JPH0799253A - Ｓｒａｍ型半導体装置およびその製造方法 - Google Patents
Ｓｒａｍ型半導体装置およびその製造方法Info
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- JPH0799253A JPH0799253A JP5240178A JP24017893A JPH0799253A JP H0799253 A JPH0799253 A JP H0799253A JP 5240178 A JP5240178 A JP 5240178A JP 24017893 A JP24017893 A JP 24017893A JP H0799253 A JPH0799253 A JP H0799253A
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Abstract
(57)【要約】
【目的】 選択トランジスタのホットキャリア耐性を向
上させると共に、その初期電流駆動能力を低下させるこ
とで、メモリセルの動作安定性および信頼性を向上させ
ることができる。 【構成】 選択トランジスタＱ3，Ｑ4のゲート絶縁膜６
ｂが、窒素含有膜９を含むＳＲＡＭ。半導体基板２の表
面における選択トランジスタＱ3，Ｑ4および駆動トラン
ジスタＱ1，Ｑ2が形成される領域に、ゲート絶縁膜６
ａ，６ｂを形成し、選択トランジスタＱ3，Ｑ4が形成さ
れる領域に形成されたゲート絶縁膜６ｂの界面に、選択
的に窒素含有膜９を形成する。窒素含有膜９の形成は、
急速熱窒化（ＲＴＮ）により形成される。
上させると共に、その初期電流駆動能力を低下させるこ
とで、メモリセルの動作安定性および信頼性を向上させ
ることができる。 【構成】 選択トランジスタＱ3，Ｑ4のゲート絶縁膜６
ｂが、窒素含有膜９を含むＳＲＡＭ。半導体基板２の表
面における選択トランジスタＱ3，Ｑ4および駆動トラン
ジスタＱ1，Ｑ2が形成される領域に、ゲート絶縁膜６
ａ，６ｂを形成し、選択トランジスタＱ3，Ｑ4が形成さ
れる領域に形成されたゲート絶縁膜６ｂの界面に、選択
的に窒素含有膜９を形成する。窒素含有膜９の形成は、
急速熱窒化（ＲＴＮ）により形成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ型半導体装置
およびその製造方法に係り、さらに詳しくは、選択トラ
ンジスタのホットキャリア耐性を向上させると共に、そ
の初期電流駆動能力を低下させることで、メモリセルの
動作安定性および信頼性を向上させることができるＳＲ
ＡＭ型半導体装置およびその製造方法に関する。
およびその製造方法に係り、さらに詳しくは、選択トラ
ンジスタのホットキャリア耐性を向上させると共に、そ
の初期電流駆動能力を低下させることで、メモリセルの
動作安定性および信頼性を向上させることができるＳＲ
ＡＭ型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭなどの半導体装置では、駆動ト
ランジスタと選択トランジスタとを有し、これらトラン
ジスタは、通常、異なるサイズのＮチャネルＭＯＳトラ
ンジスタで構成される。動作状態において回路デューテ
ィ比が高い選択トランジスタには、ホットキャリア耐性
が高い特性が要求される。
ランジスタと選択トランジスタとを有し、これらトラン
ジスタは、通常、異なるサイズのＮチャネルＭＯＳトラ
ンジスタで構成される。動作状態において回路デューテ
ィ比が高い選択トランジスタには、ホットキャリア耐性
が高い特性が要求される。
【０００３】一方、駆動トランジスタは、その動作状態
において、ドレインに加わる電圧が小さいため、ホット
キャリア耐性に関しては、それほど高い信頼性は要求さ
れないが、データの読み・書きにおける動作安定性およ
び高速性の要求から、高い電流駆動能力が必要である。
において、ドレインに加わる電圧が小さいため、ホット
キャリア耐性に関しては、それほど高い信頼性は要求さ
れないが、データの読み・書きにおける動作安定性およ
び高速性の要求から、高い電流駆動能力が必要である。
【０００４】
【発明が解決しようとする課題】ところで、窒素含有膜
をゲート絶縁膜に含ませることにより、トランジスタの
ホットキャリア耐性が向上することが報告されている。
そこで、ＳＲＡＭにおいて用いられるＭＯＳトランジス
タのゲート絶縁膜を、窒素含有膜を含む絶縁膜で構成す
ることも考えられる。
をゲート絶縁膜に含ませることにより、トランジスタの
ホットキャリア耐性が向上することが報告されている。
そこで、ＳＲＡＭにおいて用いられるＭＯＳトランジス
タのゲート絶縁膜を、窒素含有膜を含む絶縁膜で構成す
ることも考えられる。
【０００５】しかしながら、ゲート絶縁膜として窒素含
有膜を含む絶縁膜を用いると、トランジスタにおける初
期の電流駆動能力が低下することから、ＳＲＡＭの駆動
トランジスタに要求される特性を犠牲にするおそれがあ
った。本発明は、このような実状に鑑みてなされ、選択
トランジスタのホットキャリア耐性を向上させると共
に、その初期電流駆動能力を低下させることで、メモリ
セルの動作安定性および信頼性を向上させることができ
るＳＲＡＭ型半導体装置およびその製造方法を提供する
ことを目的とする。
有膜を含む絶縁膜を用いると、トランジスタにおける初
期の電流駆動能力が低下することから、ＳＲＡＭの駆動
トランジスタに要求される特性を犠牲にするおそれがあ
った。本発明は、このような実状に鑑みてなされ、選択
トランジスタのホットキャリア耐性を向上させると共
に、その初期電流駆動能力を低下させることで、メモリ
セルの動作安定性および信頼性を向上させることができ
るＳＲＡＭ型半導体装置およびその製造方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＳＲＡＭ型半導体装置は、選択トラン
ジスタのゲート絶縁膜が、窒素含有膜を含むことを特徴
とする。本発明に係るＳＲＡＭ型半導体装置の製造方法
は、半導体基板の表面における選択トランジスタおよび
駆動トランジスタが形成される領域に、ゲート絶縁膜を
形成する工程と、選択トランジスタが形成される領域に
形成されたゲート絶縁膜の界面、内部および表面のいず
れかに、窒素含有膜を形成する工程と、ゲート絶縁膜の
上に、ゲート電極を形成する工程と、ゲート電極の両側
に位置する半導体基板の表面にソース・ドレイン領域を
形成する工程とを有する。
に、本発明に係るＳＲＡＭ型半導体装置は、選択トラン
ジスタのゲート絶縁膜が、窒素含有膜を含むことを特徴
とする。本発明に係るＳＲＡＭ型半導体装置の製造方法
は、半導体基板の表面における選択トランジスタおよび
駆動トランジスタが形成される領域に、ゲート絶縁膜を
形成する工程と、選択トランジスタが形成される領域に
形成されたゲート絶縁膜の界面、内部および表面のいず
れかに、窒素含有膜を形成する工程と、ゲート絶縁膜の
上に、ゲート電極を形成する工程と、ゲート電極の両側
に位置する半導体基板の表面にソース・ドレイン領域を
形成する工程とを有する。
【０００７】上記ゲート絶縁膜は、半導体基板の表面を
熱酸化することにより形成することができる。上記ゲー
ト絶縁膜のうち、選択トランジスタが形成される領域以
外の半導体基板表面をマスクし、選択トランジスタが形
成される領域のゲート絶縁膜を、窒素を含むガス雰囲気
下で急速熱処理し、選択トランジスタが形成される領域
のゲート絶縁膜と半導体基板との界面に、窒素含有膜を
形成することが好ましい。
熱酸化することにより形成することができる。上記ゲー
ト絶縁膜のうち、選択トランジスタが形成される領域以
外の半導体基板表面をマスクし、選択トランジスタが形
成される領域のゲート絶縁膜を、窒素を含むガス雰囲気
下で急速熱処理し、選択トランジスタが形成される領域
のゲート絶縁膜と半導体基板との界面に、窒素含有膜を
形成することが好ましい。
【０００８】上記窒素を含むガスは、酸化窒素ガスおよ
びアンモニアガスのいずれかであることが好ましい。上
記急速熱処理は、加熱温度が８００〜１２００℃で、加
熱時間が５〜１４０秒の範囲で行われることが好まし
い。
びアンモニアガスのいずれかであることが好ましい。上
記急速熱処理は、加熱温度が８００〜１２００℃で、加
熱時間が５〜１４０秒の範囲で行われることが好まし
い。
【０００９】
【作用】本発明に係るＳＲＡＭ型半導体装置では、選択
トランジスタのゲート絶縁膜にのみ窒素含有膜が含まれ
ているので、選択トランジスタのホットキャリア耐性が
向上する。また、駆動トランジスタには、窒素含有膜が
形成されないことから、駆動トランジスタの初期電流能
力が低下することはない。
トランジスタのゲート絶縁膜にのみ窒素含有膜が含まれ
ているので、選択トランジスタのホットキャリア耐性が
向上する。また、駆動トランジスタには、窒素含有膜が
形成されないことから、駆動トランジスタの初期電流能
力が低下することはない。
【００１０】選択トランジスタのゲート絶縁膜には窒素
含有膜が含まれていることから、選択トランジスタの初
期電流駆動能力は低下するが、これはＳＲＡＭにおいて
は好ましい結果を生じさせる。駆動トランジスタと選択
トランジスタとの駆動能力比、すなわちセルレシオは増
加し、メモリセルの動作安定性が向上する。
含有膜が含まれていることから、選択トランジスタの初
期電流駆動能力は低下するが、これはＳＲＡＭにおいて
は好ましい結果を生じさせる。駆動トランジスタと選択
トランジスタとの駆動能力比、すなわちセルレシオは増
加し、メモリセルの動作安定性が向上する。
【００１１】また、本発明に係るＳＲＡＭ型半導体装置
の製造方法では、ホットキャリア耐性に優れた選択トラ
ンジスタを有し、しかもメモリセルの動作安定性および
信頼性に優れたＳＲＡＭ型半導体装置を、きわめて容易
に製造することができる。窒素を含むガス雰囲気下で急
速熱処理することによりゲート絶縁膜の界面に窒素含有
膜を形成する本発明の製造方法によれば、選択トランジ
スタのゲート絶縁膜の酸化が同時に進行し、そのゲート
絶縁膜の膜厚が、駆動トランジスタのゲート絶縁膜に比
べて厚くなる。そのため、これによっても実効的なセル
レシオが向上し、メモリセルの安定性が向上する。
の製造方法では、ホットキャリア耐性に優れた選択トラ
ンジスタを有し、しかもメモリセルの動作安定性および
信頼性に優れたＳＲＡＭ型半導体装置を、きわめて容易
に製造することができる。窒素を含むガス雰囲気下で急
速熱処理することによりゲート絶縁膜の界面に窒素含有
膜を形成する本発明の製造方法によれば、選択トランジ
スタのゲート絶縁膜の酸化が同時に進行し、そのゲート
絶縁膜の膜厚が、駆動トランジスタのゲート絶縁膜に比
べて厚くなる。そのため、これによっても実効的なセル
レシオが向上し、メモリセルの安定性が向上する。
【００１２】
【実施例】以下、本発明に係るＳＲＡＭ型半導体装置お
よびその製造方法を、図面に示す実施例に基づき、詳細
に説明する。図１は本発明の一実施例に係るＳＲＡＭ型
半導体装置の要部断面図、図２はＳＲＡＭの等価回路
図、図３（Ａ）〜（Ｅ）は本発明の一実施例に係るＳＲ
ＡＭの製造過程を示す概略図、図４は急速熱窒化による
トランジスタのホットキャリア耐性の向上を示すグラ
フ、図５〜図７は急速熱窒化によるトランジスタのＧｍ
特性変化を示すグラフ、図８は急速熱窒化による熱処理
時間と窒素含有率との関係を示すグラフ、図９は急速熱
窒化による熱処理時間と絶縁膜の膜厚との関係を示すグ
ラフである。
よびその製造方法を、図面に示す実施例に基づき、詳細
に説明する。図１は本発明の一実施例に係るＳＲＡＭ型
半導体装置の要部断面図、図２はＳＲＡＭの等価回路
図、図３（Ａ）〜（Ｅ）は本発明の一実施例に係るＳＲ
ＡＭの製造過程を示す概略図、図４は急速熱窒化による
トランジスタのホットキャリア耐性の向上を示すグラ
フ、図５〜図７は急速熱窒化によるトランジスタのＧｍ
特性変化を示すグラフ、図８は急速熱窒化による熱処理
時間と窒素含有率との関係を示すグラフ、図９は急速熱
窒化による熱処理時間と絶縁膜の膜厚との関係を示すグ
ラフである。
【００１３】図１，２に示すように、本発明の一実施例
に係るＳＲＡＭ型半導体装置は、負荷トランジスタとし
て薄膜トランジスタ（ＴＦＴ）を用いたＳＲＡＭのメモ
リセルを有する。なお、本発明では、負荷トランジスタ
は、必ずしもＴＦＴである必要はなく、半導体基板上に
形成されたＭＯＳトランジスタであってもよい。また、
負荷トランジスタではなく、負荷抵抗を用いたＳＲＡＭ
であっても良い。但し、以下の実施例の説明では、ＴＦ
Ｔを負荷トランジスタとして用いたＳＲＡＭ用メモリセ
ルを例にして説明する。
に係るＳＲＡＭ型半導体装置は、負荷トランジスタとし
て薄膜トランジスタ（ＴＦＴ）を用いたＳＲＡＭのメモ
リセルを有する。なお、本発明では、負荷トランジスタ
は、必ずしもＴＦＴである必要はなく、半導体基板上に
形成されたＭＯＳトランジスタであってもよい。また、
負荷トランジスタではなく、負荷抵抗を用いたＳＲＡＭ
であっても良い。但し、以下の実施例の説明では、ＴＦ
Ｔを負荷トランジスタとして用いたＳＲＡＭ用メモリセ
ルを例にして説明する。
【００１４】図２に示すように、負荷トランジスタとし
てＴＦＴを用いたＳＲＡＭのメモリセルは、フリップフ
ロップ回路を構成する一対の駆動トランジスタＱ1，Ｑ2
と、メモリセルの選択用の選択トランジスタＱ3，Ｑ4
と、負荷トランジスタＱ5，Ｑ6とを有する。選択トラン
ジスタＱ3，Ｑ4は、ワード線Ｗに生じるゲート電圧に応
じて、トランジスタをオン状態とし、駆動トランジスタ
Ｑ1，Ｑ2で構成されるフリップフロップ回路に記憶して
ある情報をビット線ｂおよび反転ビット線ｂ’に送信す
るようになっている。
てＴＦＴを用いたＳＲＡＭのメモリセルは、フリップフ
ロップ回路を構成する一対の駆動トランジスタＱ1，Ｑ2
と、メモリセルの選択用の選択トランジスタＱ3，Ｑ4
と、負荷トランジスタＱ5，Ｑ6とを有する。選択トラン
ジスタＱ3，Ｑ4は、ワード線Ｗに生じるゲート電圧に応
じて、トランジスタをオン状態とし、駆動トランジスタ
Ｑ1，Ｑ2で構成されるフリップフロップ回路に記憶して
ある情報をビット線ｂおよび反転ビット線ｂ’に送信す
るようになっている。
【００１５】本実施例に係るＳＲＡＭ型半導体装置は、
図２に示す等価回路に示すメモリセルを構成するため
に、図１に示すように、たとえばＰ型の半導体基板２の
表面に選択酸化による素子分離領域（ＬＯＣＯＳ）４お
よびゲート絶縁膜６ａ，６ｂが形成してある。ゲート絶
縁膜６ａ，６ｂの表面には、ゲート電極８ａ，８ｂ，８
ｃが形成してある。
図２に示す等価回路に示すメモリセルを構成するため
に、図１に示すように、たとえばＰ型の半導体基板２の
表面に選択酸化による素子分離領域（ＬＯＣＯＳ）４お
よびゲート絶縁膜６ａ，６ｂが形成してある。ゲート絶
縁膜６ａ，６ｂの表面には、ゲート電極８ａ，８ｂ，８
ｃが形成してある。
【００１６】ゲート絶縁膜６ａ，６ｂの詳細については
後述する。ゲート電極８ａ，８ｂ，８ｃは、たとえばＣ
ＶＤ法により成膜されたポリシリコン膜、あるいはシリ
サイドとポリシリコンとの積層構造であるポリサイド膜
などで構成される。半導体基板２の表面には、Ｎ型不純
物を含む不純物拡散層１０ａ，１０ｂ，１０ｃが、イオ
ン注入法などで、ゲート電極８ａ，８ｂに対して自己整
合的に形成される。ゲート電極８ａ，８ｂ，８ｃおよび
ソース・ドレイン領域となる不純物拡散層１０ａ，１０
ｂ，１０ｃは、図２に示すＳＲＡＭ用メモリセルの等価
回路における一対の駆動トランジスタＱ1，Ｑ2と、メモ
リセルの選択用の選択トランジスタＱ3，Ｑ4とを、半導
体基板２の表面に形成するようなパターンで形成され
る。駆動トランジスタＱ1，Ｑ2と選択トランジスタＱ
3，Ｑ4とは、たとえばＮ型ＭＯＳトランジスタで構成さ
れる。
後述する。ゲート電極８ａ，８ｂ，８ｃは、たとえばＣ
ＶＤ法により成膜されたポリシリコン膜、あるいはシリ
サイドとポリシリコンとの積層構造であるポリサイド膜
などで構成される。半導体基板２の表面には、Ｎ型不純
物を含む不純物拡散層１０ａ，１０ｂ，１０ｃが、イオ
ン注入法などで、ゲート電極８ａ，８ｂに対して自己整
合的に形成される。ゲート電極８ａ，８ｂ，８ｃおよび
ソース・ドレイン領域となる不純物拡散層１０ａ，１０
ｂ，１０ｃは、図２に示すＳＲＡＭ用メモリセルの等価
回路における一対の駆動トランジスタＱ1，Ｑ2と、メモ
リセルの選択用の選択トランジスタＱ3，Ｑ4とを、半導
体基板２の表面に形成するようなパターンで形成され
る。駆動トランジスタＱ1，Ｑ2と選択トランジスタＱ
3，Ｑ4とは、たとえばＮ型ＭＯＳトランジスタで構成さ
れる。
【００１７】なお、ポリシリコン層で構成されるゲート
電極８ａ，８ｂ，８ｃには、その導電性を高めるため
に、リン（Ｐｈｏｓ）などのＮ型不純物がドープされ
る。ゲート電極８ａ，８ｂ，８ｃが形成された半導体基
板の表面には、層間絶縁膜が形成してある。層間絶縁膜
としては、特に限定されないが、たとえばＣＶＤ法で成
膜される酸化シリコン層などで構成される。この層間絶
縁膜には、所定のゲート電極８ａに臨むコンタクトホー
ルが、ホトリソグラフィ法などで形成される。図２に示
すように、ＳＲＡＭのメモリセルでは、半導体基板の表
面に形成される駆動トランジスタＱ1，Ｑ2のゲート電極
に対して、ＴＦＴで構成される負荷トランジスタＱ5，
Ｑ6のゲート電極を接続する必要があるからである。ま
た、特定のゲート電極８ａは、特定の不純物拡散層１０
ａに対して接続される。これは、図２に示すように、駆
動トランジスタＱ1，Ｑ2のゲート電極は、選択トランジ
スタＱ3,Ｑ4のソース・ドレイン領域に対して接続する
必要があるからである。
電極８ａ，８ｂ，８ｃには、その導電性を高めるため
に、リン（Ｐｈｏｓ）などのＮ型不純物がドープされ
る。ゲート電極８ａ，８ｂ，８ｃが形成された半導体基
板の表面には、層間絶縁膜が形成してある。層間絶縁膜
としては、特に限定されないが、たとえばＣＶＤ法で成
膜される酸化シリコン層などで構成される。この層間絶
縁膜には、所定のゲート電極８ａに臨むコンタクトホー
ルが、ホトリソグラフィ法などで形成される。図２に示
すように、ＳＲＡＭのメモリセルでは、半導体基板の表
面に形成される駆動トランジスタＱ1，Ｑ2のゲート電極
に対して、ＴＦＴで構成される負荷トランジスタＱ5，
Ｑ6のゲート電極を接続する必要があるからである。ま
た、特定のゲート電極８ａは、特定の不純物拡散層１０
ａに対して接続される。これは、図２に示すように、駆
動トランジスタＱ1，Ｑ2のゲート電極は、選択トランジ
スタＱ3,Ｑ4のソース・ドレイン領域に対して接続する
必要があるからである。
【００１８】層間絶縁膜の表面には、ＴＦＴゲート電極
１８ａ，１８ｂが、図２に示すＳＲＡＭ用メモリセルの
負荷トランジスタＱ5，Ｑ6を構成するような所定のパタ
ーンで形成してある。このＴＦＴゲート電極１８ａ，１
８ｂは、特に限定されないが、たとえばＣＶＤ法で成膜
されるポリシリコン膜などで構成される。本実施例で
は、負荷トランジスタとなるＴＦＴをＰ型ＭＯＳトラン
ジスタで構成するために、ポリシリコン膜などで構成さ
れるゲート電極１８ａ，１８ｂには、Ｐ型の不純物がド
ープされる。このＴＦＴを構成する特定のゲート電極１
８ａは、コンタクトホールを通して、下層側に位置する
基板側のゲート電極８ａに対して接続される。図２に示
すように、ＴＦＴから成る負荷トランジスタＱ5，Ｑ6の
ゲート電極は、駆動トランジスタＱ1，Ｑ2のゲート電極
に対して接続する必要があるからである。
１８ａ，１８ｂが、図２に示すＳＲＡＭ用メモリセルの
負荷トランジスタＱ5，Ｑ6を構成するような所定のパタ
ーンで形成してある。このＴＦＴゲート電極１８ａ，１
８ｂは、特に限定されないが、たとえばＣＶＤ法で成膜
されるポリシリコン膜などで構成される。本実施例で
は、負荷トランジスタとなるＴＦＴをＰ型ＭＯＳトラン
ジスタで構成するために、ポリシリコン膜などで構成さ
れるゲート電極１８ａ，１８ｂには、Ｐ型の不純物がド
ープされる。このＴＦＴを構成する特定のゲート電極１
８ａは、コンタクトホールを通して、下層側に位置する
基板側のゲート電極８ａに対して接続される。図２に示
すように、ＴＦＴから成る負荷トランジスタＱ5，Ｑ6の
ゲート電極は、駆動トランジスタＱ1，Ｑ2のゲート電極
に対して接続する必要があるからである。
【００１９】ＴＦＴゲート電極１８ａ，１８ｂの表面に
は、ＴＦＴゲート絶縁膜２０が成膜してある。ＴＦＴゲ
ート絶縁膜２０は、特に限定されないが、ＣＶＤ法で成
膜される酸化シリコン膜あるいは、ＯＮＯ膜（ＳｉＯ2
／ＳｉＮ／ＳｉＯ2 ）などで構成される。
は、ＴＦＴゲート絶縁膜２０が成膜してある。ＴＦＴゲ
ート絶縁膜２０は、特に限定されないが、ＣＶＤ法で成
膜される酸化シリコン膜あるいは、ＯＮＯ膜（ＳｉＯ2
／ＳｉＮ／ＳｉＯ2 ）などで構成される。
【００２０】ＴＦＴゲート絶縁膜２０の表面には、ＴＦ
Ｔのチャネル領域およびソース・ドレイン領域が形成さ
れる半導体層２２が、所定のパターンで成膜してある。
半導体層２２は、たとえばＣＶＤ法で成膜されるポリシ
リコン膜で構成される。ポリシリコン膜から成る半導体
層２２に対して、ソース・ドレイン領域およびチャネル
領域を形成するために、チャネル領域に相当する部分の
半導体層２２をレジスト膜２４でマスクし、ソース・ド
レイン領域形成用のイオン注入を行う。イオン注入に際
して用いる不純物種は、Ｐ型ＭＯＳＴＦＴを得るために
は、ＢＦ2 などのＰ型不純物である。
Ｔのチャネル領域およびソース・ドレイン領域が形成さ
れる半導体層２２が、所定のパターンで成膜してある。
半導体層２２は、たとえばＣＶＤ法で成膜されるポリシ
リコン膜で構成される。ポリシリコン膜から成る半導体
層２２に対して、ソース・ドレイン領域およびチャネル
領域を形成するために、チャネル領域に相当する部分の
半導体層２２をレジスト膜２４でマスクし、ソース・ド
レイン領域形成用のイオン注入を行う。イオン注入に際
して用いる不純物種は、Ｐ型ＭＯＳＴＦＴを得るために
は、ＢＦ2 などのＰ型不純物である。
【００２１】半導体層２２の表面には層間絶縁膜２６を
成膜してある。この層間絶縁膜２６には、不純物拡散層
１０ｂに対して臨むコンタクトホールが形成してある。
この不純物拡散層１０ｂに対して接続するように、層間
絶縁膜２６の表面には、たとえばタングステンなどの高
融点金属で構成されるプラグ２８が形成してあり、この
プラグ２８を含む層間絶縁膜２６の上には層間絶縁膜３
０が積層してあり、その上にたとえばアルミニウムなど
で構成される金属配線層３２が形成してある。この金属
配線層３２が、図２に示すビット線ｂあるいは反転ビッ
ト線ｂ’となる。この金属配線層３２の表面には、パッ
シベーション膜などが形成されて、ＳＲＡＭ型半導体装
置が製造される。
成膜してある。この層間絶縁膜２６には、不純物拡散層
１０ｂに対して臨むコンタクトホールが形成してある。
この不純物拡散層１０ｂに対して接続するように、層間
絶縁膜２６の表面には、たとえばタングステンなどの高
融点金属で構成されるプラグ２８が形成してあり、この
プラグ２８を含む層間絶縁膜２６の上には層間絶縁膜３
０が積層してあり、その上にたとえばアルミニウムなど
で構成される金属配線層３２が形成してある。この金属
配線層３２が、図２に示すビット線ｂあるいは反転ビッ
ト線ｂ’となる。この金属配線層３２の表面には、パッ
シベーション膜などが形成されて、ＳＲＡＭ型半導体装
置が製造される。
【００２２】本実施例では、このようなＳＲＡＭ型半導
体装置において、選択トランジスタＱ3，Ｑ4のゲート絶
縁膜６ｂを、窒素含有膜を含む酸化シリコン膜で構成し
てある。また、駆動トランジスタＱ1，Ｑ2のゲート絶縁
膜６ａは、窒素含有膜を含まない酸化シリコン膜で構成
してある。なお、図１に示す断面では、駆動トランジス
タＱ1および選択トランジスタＱ4のみが現れ、駆動トラ
ンジスタＱ2および選択トランジスタＱ3は他の断面に現
れる。
体装置において、選択トランジスタＱ3，Ｑ4のゲート絶
縁膜６ｂを、窒素含有膜を含む酸化シリコン膜で構成し
てある。また、駆動トランジスタＱ1，Ｑ2のゲート絶縁
膜６ａは、窒素含有膜を含まない酸化シリコン膜で構成
してある。なお、図１に示す断面では、駆動トランジス
タＱ1および選択トランジスタＱ4のみが現れ、駆動トラ
ンジスタＱ2および選択トランジスタＱ3は他の断面に現
れる。
【００２３】本実施例に係るＳＲＡＭ型半導体装置で
は、選択トランジスタＱ3，Ｑ4のゲート絶縁膜６ｂにの
み窒素含有膜が含まれているので、選択トランジスタＱ
3，Ｑ4のホットキャリア耐性が向上する。また、駆動ト
ランジスタＱ1，Ｑ2には、窒素含有膜が形成されないこ
とから、駆動トランジスタＱ1，Ｑ2の初期電流能力が低
下することはない。
は、選択トランジスタＱ3，Ｑ4のゲート絶縁膜６ｂにの
み窒素含有膜が含まれているので、選択トランジスタＱ
3，Ｑ4のホットキャリア耐性が向上する。また、駆動ト
ランジスタＱ1，Ｑ2には、窒素含有膜が形成されないこ
とから、駆動トランジスタＱ1，Ｑ2の初期電流能力が低
下することはない。
【００２４】選択トランジスタＱ3，Ｑ4のゲート絶縁膜
６ｂには窒素含有膜が含まれていることから、選択トラ
ンジスタの初期電流駆動能力は低下するが、これはＳＲ
ＡＭにおいては好ましい結果を生じさせる。駆動トラン
ジスタＱ1，Ｑ2と選択トランジスタＱ3，Ｑ4との駆動能
力比、すなわちセルレシオは増加し、メモリセルの動作
安定性が向上する。
６ｂには窒素含有膜が含まれていることから、選択トラ
ンジスタの初期電流駆動能力は低下するが、これはＳＲ
ＡＭにおいては好ましい結果を生じさせる。駆動トラン
ジスタＱ1，Ｑ2と選択トランジスタＱ3，Ｑ4との駆動能
力比、すなわちセルレシオは増加し、メモリセルの動作
安定性が向上する。
【００２５】次に、本発明の一実施例に係るＳＲＡＭ型
半導体装置の製造方法について説明する。図３（Ａ）に
示すように、まず半導体基板２を準備する。半導体基板
２としては、たとえばＰ型のシリコンウェーハで構成さ
れる。
半導体装置の製造方法について説明する。図３（Ａ）に
示すように、まず半導体基板２を準備する。半導体基板
２としては、たとえばＰ型のシリコンウェーハで構成さ
れる。
【００２６】次に、この半導体基板２の表面に、ＬＯＣ
ＯＳ４を形成する。ＬＯＣＯＳ４は、たとえば窒化シリ
コン膜を用いて、半導体基板の表面を選択的に熱酸化す
ることにより形成され、ＳｉＯ2 で構成される。ＬＯＣ
ＯＳ４の膜厚は、特に限定されないが、たとえば６００
〜１０００ｎｍ程度である。ＬＯＣＯＳを形成するため
の酸化温度も特に限定されないが、たとえば１０００°
Ｃ程度である。
ＯＳ４を形成する。ＬＯＣＯＳ４は、たとえば窒化シリ
コン膜を用いて、半導体基板の表面を選択的に熱酸化す
ることにより形成され、ＳｉＯ2 で構成される。ＬＯＣ
ＯＳ４の膜厚は、特に限定されないが、たとえば６００
〜１０００ｎｍ程度である。ＬＯＣＯＳを形成するため
の酸化温度も特に限定されないが、たとえば１０００°
Ｃ程度である。
【００２７】次に、トランジスタの活性領域５に、しき
い値電圧Ｖth調整用のイオン注入を行う。また、その前
後に、必要に応じて、ＰウェルまたはＮウェルの形成の
ためのイオン注入を行う。次に、図３（Ｂ）に示すよう
に、トランジスタの活性領域の表面に、ゲート絶縁膜６
ａ，６ｂを形成する。このゲート絶縁膜６ａ，６ｂは、
熱酸化法により形成される酸化シリコン膜で構成され
る。熱酸化の条件は、特に限定されないが、たとえば８
００〜１０００℃、好ましくは８５０℃のウエット酸化
である。この時点のゲート絶縁膜６ａ，６ｂの膜厚は特
に限定されないが、たとえば５〜４０ｎｍ、好ましくは
１０ｎｍ程度である。
い値電圧Ｖth調整用のイオン注入を行う。また、その前
後に、必要に応じて、ＰウェルまたはＮウェルの形成の
ためのイオン注入を行う。次に、図３（Ｂ）に示すよう
に、トランジスタの活性領域の表面に、ゲート絶縁膜６
ａ，６ｂを形成する。このゲート絶縁膜６ａ，６ｂは、
熱酸化法により形成される酸化シリコン膜で構成され
る。熱酸化の条件は、特に限定されないが、たとえば８
００〜１０００℃、好ましくは８５０℃のウエット酸化
である。この時点のゲート絶縁膜６ａ，６ｂの膜厚は特
に限定されないが、たとえば５〜４０ｎｍ、好ましくは
１０ｎｍ程度である。
【００２８】次に、本実施例では、図３（Ｃ）に示すよ
うに、たとえばポリシリコン膜で構成されるマスク層７
を成膜し、そのマスク層７をホトリソグラフィ加工し、
選択トランジスタが形成される領域（選択Ｔｒ部）１４
に位置するゲート絶縁膜６ｂのみを露出させる。駆動ト
ランジスタが形成される予定領域（駆動Ｔｒ部）１２に
位置するゲート絶縁膜６ａは、マスク層７により完全に
覆う。マスク層の厚さは、特に限定されないが、たとえ
ば５０ｎｍである。
うに、たとえばポリシリコン膜で構成されるマスク層７
を成膜し、そのマスク層７をホトリソグラフィ加工し、
選択トランジスタが形成される領域（選択Ｔｒ部）１４
に位置するゲート絶縁膜６ｂのみを露出させる。駆動ト
ランジスタが形成される予定領域（駆動Ｔｒ部）１２に
位置するゲート絶縁膜６ａは、マスク層７により完全に
覆う。マスク層の厚さは、特に限定されないが、たとえ
ば５０ｎｍである。
【００２９】次に、この半導体基板２を、酸化窒素（Ｎ
2 Ｏ）ガスまたはアンモニア（ＮＨ 3 ）ガスなどの窒素
を含むガス、好ましくはＮ2 Ｏガス雰囲気下で、急速熱
処理する（急速熱窒化、ＲＴＮ）。熱処理条件は、特に
限定されないが、加熱温度が８００〜１２００℃で、加
熱時間が５〜１４０秒の範囲で行われることが好まし
い。さらに好ましくは、加熱温度が、約１１００℃、加
熱時間が６０秒程度である。また、熱処理におけるＮ 2
Ｏガスの流量は、特に限定されないが、たとえば１リッ
トル／分である。
2 Ｏ）ガスまたはアンモニア（ＮＨ 3 ）ガスなどの窒素
を含むガス、好ましくはＮ2 Ｏガス雰囲気下で、急速熱
処理する（急速熱窒化、ＲＴＮ）。熱処理条件は、特に
限定されないが、加熱温度が８００〜１２００℃で、加
熱時間が５〜１４０秒の範囲で行われることが好まし
い。さらに好ましくは、加熱温度が、約１１００℃、加
熱時間が６０秒程度である。また、熱処理におけるＮ 2
Ｏガスの流量は、特に限定されないが、たとえば１リッ
トル／分である。
【００３０】このようなＲＴＮの結果、図３（Ｄ）に示
すように、選択Ｔｒ部１４におけるゲート絶縁膜６ｂと
半導体基板２との界面に、窒素含有膜９が形成される。
窒素含有膜９は、ゲート絶縁膜６ｂに含まれる。駆動Ｔ
ｒ部１２では、ポリシリコン膜のマスク層７があるた
め、窒素含有膜９は形成されない。
すように、選択Ｔｒ部１４におけるゲート絶縁膜６ｂと
半導体基板２との界面に、窒素含有膜９が形成される。
窒素含有膜９は、ゲート絶縁膜６ｂに含まれる。駆動Ｔ
ｒ部１２では、ポリシリコン膜のマスク層７があるた
め、窒素含有膜９は形成されない。
【００３１】図３（Ｄ）に示す工程後、ポリシリコン膜
で構成されるマスク層を除去した後、またはその上に、
図３（Ｅ）に示すように、ゲート電極８ａ，８ｂを形成
する。ゲート電極８ａ，８ｂは、たとえばＣＶＤ法によ
り成膜されたポリシリコン膜、あるいはシリサイドとポ
リシリコンとの積層構造であるポリサイド膜などで構成
される。ゲート電極８ａ，８ｂをポリサイド膜で構成す
る場合には、ポリシリコン膜を約１００ｎｍ程度堆積し
た後、タングステンシリサイド膜などのシリサイド膜を
約１００ｎｍ程度堆積し、その後、ホトリソグラフィ法
によりゲート電極のパターンに加工する。
で構成されるマスク層を除去した後、またはその上に、
図３（Ｅ）に示すように、ゲート電極８ａ，８ｂを形成
する。ゲート電極８ａ，８ｂは、たとえばＣＶＤ法によ
り成膜されたポリシリコン膜、あるいはシリサイドとポ
リシリコンとの積層構造であるポリサイド膜などで構成
される。ゲート電極８ａ，８ｂをポリサイド膜で構成す
る場合には、ポリシリコン膜を約１００ｎｍ程度堆積し
た後、タングステンシリサイド膜などのシリサイド膜を
約１００ｎｍ程度堆積し、その後、ホトリソグラフィ法
によりゲート電極のパターンに加工する。
【００３２】次に、半導体基板２の表面に、Ｎ型の不純
物拡散層１０ａ，１０ｂを、イオン注入法で、ゲート電
極８ａ，８ｂに対して自己整合的に形成する。ゲート電
極８ａ，８ｂおよびソース・ドレイン領域となるＮ型の
不純物拡散層１０ａ，１０ｂは、図２に示すＳＲＡＭの
メモリセルの等価回路における一対の駆動トランジスタ
Ｑ1,Ｑ2 と、メモリセルの選択用の選択トランジスタＱ
3,Ｑ4 とを構成する。なお、図３では、単一の選択トラ
ンジスタの断面と、単一の駆動トランジスタの断面とを
示している。図３においては、駆動トランジスタの断面
には、そのソース・ドレイン領域用拡散層は現れない。
なお、ソース・ドレイン領域となるＮ型不純物拡散層
は、ＬＤＤ構造であることが好ましい。
物拡散層１０ａ，１０ｂを、イオン注入法で、ゲート電
極８ａ，８ｂに対して自己整合的に形成する。ゲート電
極８ａ，８ｂおよびソース・ドレイン領域となるＮ型の
不純物拡散層１０ａ，１０ｂは、図２に示すＳＲＡＭの
メモリセルの等価回路における一対の駆動トランジスタ
Ｑ1,Ｑ2 と、メモリセルの選択用の選択トランジスタＱ
3,Ｑ4 とを構成する。なお、図３では、単一の選択トラ
ンジスタの断面と、単一の駆動トランジスタの断面とを
示している。図３においては、駆動トランジスタの断面
には、そのソース・ドレイン領域用拡散層は現れない。
なお、ソース・ドレイン領域となるＮ型不純物拡散層
は、ＬＤＤ構造であることが好ましい。
【００３３】駆動トランジスタＱ1,Ｑ2 と選択トランジ
スタＱ3,Ｑ4 とは、Ｎ型ＭＯＳトランジスタで構成され
る。なお、ポリシリコン層で構成されるゲート電極８
ａ，８ｂには、その導電性を高めるために、リン（Ｐｈ
ｏｓ）などのＮ型不純物がドープされる。
スタＱ3,Ｑ4 とは、Ｎ型ＭＯＳトランジスタで構成され
る。なお、ポリシリコン層で構成されるゲート電極８
ａ，８ｂには、その導電性を高めるために、リン（Ｐｈ
ｏｓ）などのＮ型不純物がドープされる。
【００３４】その後、通常の方法を用いて、ＰＭＯＳ型
ＴＦＴあるいは高抵抗負荷を積層成形して後、コンタク
トホールおよび金属配線層を形成し、ＳＲＡＭ用メモリ
セルを製造する。本実施例に係るＳＲＡＭ用メモリセル
において、選択トランジスタＱ3，Ｑ4のホットキャリア
耐性が向上することは、図４に示す実験結果から明らか
になっている。
ＴＦＴあるいは高抵抗負荷を積層成形して後、コンタク
トホールおよび金属配線層を形成し、ＳＲＡＭ用メモリ
セルを製造する。本実施例に係るＳＲＡＭ用メモリセル
において、選択トランジスタＱ3，Ｑ4のホットキャリア
耐性が向上することは、図４に示す実験結果から明らか
になっている。
【００３５】図４は、基板電流（Ｉsub）が最大となる
ＤＡＨＣ領域（ゲート電圧Ｖｇがドレイン電圧Ｖｄの約
１／２）のストレスを加えた場合の寿命（リニア領域で
Ｉｄが１０％劣化の時間）を基板電流に対してプロット
したグラフである。図４中、縦軸が寿命を示し、横軸が
基板電流Ｉsubを示す。
ＤＡＨＣ領域（ゲート電圧Ｖｇがドレイン電圧Ｖｄの約
１／２）のストレスを加えた場合の寿命（リニア領域で
Ｉｄが１０％劣化の時間）を基板電流に対してプロット
したグラフである。図４中、縦軸が寿命を示し、横軸が
基板電流Ｉsubを示す。
【００３６】図４中、＋がＲＴＮ処理をしないゲート絶
縁膜（膜厚９．５ｎｍ）を用いたＮ型ＭＯＳトランジス
タのホットキャリア耐性を示し、◇が１０００℃の加熱
温度で１２０秒間ＲＴＮ処理したゲート絶縁膜（膜厚
９．４ｎｍ）を用いたＮ型ＭＯＳトランジスタのホット
キャリア耐性を示し、△が１１００℃の加熱温度で６０
秒間ＲＴＮ処理したゲート絶縁膜（膜厚９．７ｎｍ）を
用いたＮ型ＭＯＳトランジスタのホットキャリア耐性を
示し、□が１２００℃の加熱温度で６０秒間ＲＴＮ処理
したゲート絶縁膜（膜厚１０．２ｎｍ）を用いたＮ型Ｍ
ＯＳトランジスタのホットキャリア耐性を示している。
縁膜（膜厚９．５ｎｍ）を用いたＮ型ＭＯＳトランジス
タのホットキャリア耐性を示し、◇が１０００℃の加熱
温度で１２０秒間ＲＴＮ処理したゲート絶縁膜（膜厚
９．４ｎｍ）を用いたＮ型ＭＯＳトランジスタのホット
キャリア耐性を示し、△が１１００℃の加熱温度で６０
秒間ＲＴＮ処理したゲート絶縁膜（膜厚９．７ｎｍ）を
用いたＮ型ＭＯＳトランジスタのホットキャリア耐性を
示し、□が１２００℃の加熱温度で６０秒間ＲＴＮ処理
したゲート絶縁膜（膜厚１０．２ｎｍ）を用いたＮ型Ｍ
ＯＳトランジスタのホットキャリア耐性を示している。
【００３７】図４に示すように、ＲＴＮ処理により、ホ
ットキャリア耐性（寿命）で、一桁近くの改善効果が得
られることが確認された。また、図５〜７に示すよう
に、ゲート絶縁膜のＲＴＮ処理により、Ｎ型ＭＯＳトラ
ンジスタの相互コンダクタンスＧｍのピーク値が低下
し、電流駆動能力が低下することが確認された。図５中
の曲線Ａは、１０００℃および１２０秒の条件でＲＴＮ
処理したゲート絶縁膜を有するＮ型ＭＯＳトランジスタ
において、Ｇｍのゲート電圧依存性を示し、曲線ＢはＲ
ＴＮ処理をしないＮ型ＭＯＳトランジスタにおけるＧｍ
のゲート電圧依存性を示す。図６中の曲線Ａは、１１０
０℃および６０秒の条件でＲＴＮ処理したゲート絶縁膜
を有するＮ型ＭＯＳトランジスタにおいて、Ｇｍのゲー
ト電圧依存性を示し、曲線ＢはＲＴＮ処理をしないＮ型
ＭＯＳトランジスタにおけるＧｍのゲート電圧依存性を
示す。図７中の曲線Ａは、１２００℃および６０秒の条
件でＲＴＮ処理したゲート絶縁膜を有するＮ型ＭＯＳト
ランジスタにおいて、Ｇｍのゲート電圧依存性を示し、
曲線ＢはＲＴＮ処理をしないＮ型ＭＯＳトランジスタに
おけるＧｍのゲート電圧依存性を示す。図５〜７におい
て、縦軸は、ＲＴＮ処理後のゲート絶縁膜の膜厚Ｔoxで
規格化したＧｍの値（Ｇｍ×Ｔox）を示し、横軸は、ゲ
ート電圧Ｖgについて、しきい値電圧Ｖthおよびゲート
絶縁膜の膜厚Ｔoxで規格化したゲート絶縁膜中平均電界
（Ｅ＝（Ｖg−Ｖth）／Ｔox；単位ＭＶ／ｃｍ）を示
す。
ットキャリア耐性（寿命）で、一桁近くの改善効果が得
られることが確認された。また、図５〜７に示すよう
に、ゲート絶縁膜のＲＴＮ処理により、Ｎ型ＭＯＳトラ
ンジスタの相互コンダクタンスＧｍのピーク値が低下
し、電流駆動能力が低下することが確認された。図５中
の曲線Ａは、１０００℃および１２０秒の条件でＲＴＮ
処理したゲート絶縁膜を有するＮ型ＭＯＳトランジスタ
において、Ｇｍのゲート電圧依存性を示し、曲線ＢはＲ
ＴＮ処理をしないＮ型ＭＯＳトランジスタにおけるＧｍ
のゲート電圧依存性を示す。図６中の曲線Ａは、１１０
０℃および６０秒の条件でＲＴＮ処理したゲート絶縁膜
を有するＮ型ＭＯＳトランジスタにおいて、Ｇｍのゲー
ト電圧依存性を示し、曲線ＢはＲＴＮ処理をしないＮ型
ＭＯＳトランジスタにおけるＧｍのゲート電圧依存性を
示す。図７中の曲線Ａは、１２００℃および６０秒の条
件でＲＴＮ処理したゲート絶縁膜を有するＮ型ＭＯＳト
ランジスタにおいて、Ｇｍのゲート電圧依存性を示し、
曲線ＢはＲＴＮ処理をしないＮ型ＭＯＳトランジスタに
おけるＧｍのゲート電圧依存性を示す。図５〜７におい
て、縦軸は、ＲＴＮ処理後のゲート絶縁膜の膜厚Ｔoxで
規格化したＧｍの値（Ｇｍ×Ｔox）を示し、横軸は、ゲ
ート電圧Ｖgについて、しきい値電圧Ｖthおよびゲート
絶縁膜の膜厚Ｔoxで規格化したゲート絶縁膜中平均電界
（Ｅ＝（Ｖg−Ｖth）／Ｔox；単位ＭＶ／ｃｍ）を示
す。
【００３８】また、ＲＴＮ処理により窒素含有膜がゲー
ト絶縁膜と半導体基板との界面に形成されることは、図
８に示す実験結果により明らかになっている。図８で
は、熱処理温度と熱処理時に用いるガスの種類を変化さ
せ、熱処理時間に対するＳｉＯ 2 ／Ｓｉ界面の窒素濃度
を測定した。
ト絶縁膜と半導体基板との界面に形成されることは、図
８に示す実験結果により明らかになっている。図８で
は、熱処理温度と熱処理時に用いるガスの種類を変化さ
せ、熱処理時間に対するＳｉＯ 2 ／Ｓｉ界面の窒素濃度
を測定した。
【００３９】また、図９に示すように、ＲＴＮ処理によ
り、酸化シリコン膜で構成されるゲート絶縁膜の膜厚が
増加することも確認された。図９に示すように、ＲＴＮ
の熱処理時間に依存して酸化シリコン膜（ゲート絶縁
膜）の膜厚が増大することも確認された。
り、酸化シリコン膜で構成されるゲート絶縁膜の膜厚が
増加することも確認された。図９に示すように、ＲＴＮ
の熱処理時間に依存して酸化シリコン膜（ゲート絶縁
膜）の膜厚が増大することも確認された。
【００４０】本実施例の製造方法によれば、選択トラン
ジスタのホットキャリア耐性が向上する。また、駆動ト
ランジスタには、窒素含有膜が形成されないことから、
駆動トランジスタの初期電流能力が低下することはな
い。選択トランジスタのゲート絶縁膜には窒素含有膜が
含まれていることから、選択トランジスタの初期電流駆
動能力は低下するが、これはＳＲＡＭにおいては好まし
い結果を生じさせる。駆動トランジスタと選択トランジ
スタとの駆動能力比、すなわちセルレシオは増加し、メ
モリセルの動作安定性が向上する。
ジスタのホットキャリア耐性が向上する。また、駆動ト
ランジスタには、窒素含有膜が形成されないことから、
駆動トランジスタの初期電流能力が低下することはな
い。選択トランジスタのゲート絶縁膜には窒素含有膜が
含まれていることから、選択トランジスタの初期電流駆
動能力は低下するが、これはＳＲＡＭにおいては好まし
い結果を生じさせる。駆動トランジスタと選択トランジ
スタとの駆動能力比、すなわちセルレシオは増加し、メ
モリセルの動作安定性が向上する。
【００４１】また、本実施例の製造方法では、ＲＴＮ処
理により、選択トランジスタのゲート絶縁膜の酸化が同
時に進行し、そのゲート絶縁膜の膜厚が、駆動トランジ
スタのゲート絶縁膜に比べて厚くなる。そのため、これ
によっても実効的なセルレシオが向上し、メモリセルの
安定性が向上する。
理により、選択トランジスタのゲート絶縁膜の酸化が同
時に進行し、そのゲート絶縁膜の膜厚が、駆動トランジ
スタのゲート絶縁膜に比べて厚くなる。そのため、これ
によっても実効的なセルレシオが向上し、メモリセルの
安定性が向上する。
【００４２】すなわち、本実施例の製造方法によれば、
メモリセルの動作安定性および信頼性に優れたＳＲＡＭ
型半導体装置を、きわめて容易に製造することができ
る。なお、本発明は、上述した実施例に限定されるもの
ではなく、本発明の範囲内で種々に改変することができ
る。
メモリセルの動作安定性および信頼性に優れたＳＲＡＭ
型半導体装置を、きわめて容易に製造することができ
る。なお、本発明は、上述した実施例に限定されるもの
ではなく、本発明の範囲内で種々に改変することができ
る。
【００４３】たとえば、選択トランジスタのゲート絶縁
膜のみをＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 の積層
膜）で構成することにより、前記実施例と同様な作用効
果を期待できる。ただし、前記実施例の方が、その製造
工程の容易性において優れている。
膜のみをＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 の積層
膜）で構成することにより、前記実施例と同様な作用効
果を期待できる。ただし、前記実施例の方が、その製造
工程の容易性において優れている。
【００４４】また、選択トランジスタのゲート絶縁膜に
含まれる窒素含有膜は、ゲート絶縁膜と半導体基板との
界面に限らず、ゲート絶縁膜の表面または内部に形成す
ることもできる。
含まれる窒素含有膜は、ゲート絶縁膜と半導体基板との
界面に限らず、ゲート絶縁膜の表面または内部に形成す
ることもできる。
【００４５】
【発明の効果】以上説明してきたように、本発明によれ
ば、選択トランジスタのホットキャリア耐性を向上させ
ると共に、その初期電流駆動能力を低下させることで、
メモリセルの動作安定性および信頼性を向上させること
ができる。
ば、選択トランジスタのホットキャリア耐性を向上させ
ると共に、その初期電流駆動能力を低下させることで、
メモリセルの動作安定性および信頼性を向上させること
ができる。
【図１】図１は本発明の一実施例に係るＳＲＡＭ型半導
体装置の要部断面図である。
体装置の要部断面図である。
【図２】図２はＳＲＡＭの等価回路図である。
【図３】図３（Ａ）〜（Ｅ）は本発明の一実施例に係る
ＳＲＡＭの製造過程を示す概略図である。
ＳＲＡＭの製造過程を示す概略図である。
【図４】図４は急速熱窒化によるトランジスタのホット
キャリア耐性の向上を示すグラフである。
キャリア耐性の向上を示すグラフである。
【図５】図５は急速熱窒化によるトランジスタのＧｍ特
性変化を示すグラフである。
性変化を示すグラフである。
【図６】図６は急速熱窒化によるトランジスタのＧｍ特
性変化を示すグラフである。
性変化を示すグラフである。
【図７】図７は急速熱窒化によるトランジスタのＧｍ特
性変化を示すグラフである。
性変化を示すグラフである。
【図８】図８は急速熱窒化による熱処理時間と窒素含有
率との関係を示すグラフである。
率との関係を示すグラフである。
【図９】図９は急速熱窒化による熱処理時間と絶縁膜の
膜厚との関係を示すグラフである。
膜厚との関係を示すグラフである。
２… 半導体基板 ４… ＬＯＣＯＳ ６ａ，６ｂ… ゲート絶縁膜 ７… マスク層 ８ａ，８ｂ，８ｃ… ゲート電極 １０ａ，１０ｂ，１０ｃ… 不純物拡散層 １２… 選択Ｔｒ部 １４… 駆動Ｔｒ部 Ｑ1，Ｑ2… 駆動用トランジスタ Ｑ3，Ｑ4… 選択用トランジスタ Ｑ5，Ｑ6… 負荷トランジスタ（ＴＦＴ）
Claims (6)
- 【請求項１】 駆動トランジスタと選択トランジスタと
を有するＳＲＡＭ型半導体装置であって、 選択トランジスタのゲート絶縁膜が、窒素含有膜を含む
ＳＲＡＭ型半導体装置。 - 【請求項２】 駆動トランジスタと選択トランジスタと
を有するＳＲＡＭ型半導体装置を製造する方法であっ
て、 半導体基板の表面における選択トランジスタおよび駆動
トランジスタが形成される領域に、ゲート絶縁膜を形成
する工程と、 選択トランジスタが形成される領域に形成されたゲート
絶縁膜の界面、内部および表面のいずれかに、窒素含有
膜を形成する工程と、 ゲート絶縁膜の上に、ゲート電極を形成する工程と、 ゲート電極の両側に位置する半導体基板の表面にソース
・ドレイン領域を形成する工程とを有するＳＲＡＭ型半
導体装置の製造方法。 - 【請求項３】 上記ゲート絶縁膜を、半導体基板の表面
を熱酸化することにより形成する請求項２に記載のＳＲ
ＡＭ型半導体装置の製造方法。 - 【請求項４】 上記ゲート絶縁膜のうち、選択トランジ
スタが形成される領域以外の半導体基板表面をマスク
し、選択トランジスタが形成される領域のゲート絶縁膜
を、窒素を含むガス雰囲気下で急速熱処理し、選択トラ
ンジスタが形成される領域のゲート絶縁膜と半導体基板
との界面に、窒素含有膜を形成する請求項２または３に
記載のＳＲＡＭ型半導体装置の製造方法。 - 【請求項５】 上記窒素を含むガスは、酸化窒素ガスお
よびアンモニアガスのいずれかである請求項４に記載の
ＳＲＡＭ型半導体装置の製造方法。 - 【請求項６】 上記急速熱処理は、加熱温度が８００〜
１２００℃で、加熱時間が５〜１４０秒の範囲で行われ
る請求項２〜５に記載のＳＲＡＭ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240178A JPH0799253A (ja) | 1993-09-27 | 1993-09-27 | Ｓｒａｍ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240178A JPH0799253A (ja) | 1993-09-27 | 1993-09-27 | Ｓｒａｍ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799253A true JPH0799253A (ja) | 1995-04-11 |
Family
ID=17055638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240178A Pending JPH0799253A (ja) | 1993-09-27 | 1993-09-27 | Ｓｒａｍ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005104239A1 (ja) * | 2004-04-23 | 2005-11-03 | Ulvac, Inc. | 薄膜トランジスタ及びその製造方法 |
-
1993
- 1993-09-27 JP JP5240178A patent/JPH0799253A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005104239A1 (ja) * | 2004-04-23 | 2005-11-03 | Ulvac, Inc. | 薄膜トランジスタ及びその製造方法 |
| JPWO2005104239A1 (ja) * | 2004-04-23 | 2008-03-13 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
| JP5066361B2 (ja) * | 2004-04-23 | 2012-11-07 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
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