JPH1074848A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH1074848A JPH1074848A JP24892096A JP24892096A JPH1074848A JP H1074848 A JPH1074848 A JP H1074848A JP 24892096 A JP24892096 A JP 24892096A JP 24892096 A JP24892096 A JP 24892096A JP H1074848 A JPH1074848 A JP H1074848A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
- H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】Ｌｍｉｎの向上と、データの書き込みの際のフ
ォトレジスト工程の目合わせ精度を上げる半導体装置の
製造方法の提供。 【解決手段】層間膜形成後、被膜を透過し半導体基板に
達するに十分なエネルギーでＮ型不純物、例えばヒ素を
導入し、埋込Ｎ＋拡散層を形成し、これにより、前記不
純物の熱拡散が低減され、Ｌｍｉｎが向上する。また、
この拡散層形成の際にノギス領域にも前記不純物を導入
し、ノギス領域上の層間膜を除去し、ヒ素酸化する。デ
ータ書き込みの際のフォトレジスト工程で、前記ノギス
を用いることにより、目合わせ精度が向上する。
ォトレジスト工程の目合わせ精度を上げる半導体装置の
製造方法の提供。 【解決手段】層間膜形成後、被膜を透過し半導体基板に
達するに十分なエネルギーでＮ型不純物、例えばヒ素を
導入し、埋込Ｎ＋拡散層を形成し、これにより、前記不
純物の熱拡散が低減され、Ｌｍｉｎが向上する。また、
この拡散層形成の際にノギス領域にも前記不純物を導入
し、ノギス領域上の層間膜を除去し、ヒ素酸化する。デ
ータ書き込みの際のフォトレジスト工程で、前記ノギス
を用いることにより、目合わせ精度が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体記憶装置に製造に用いて好適な
製造方法に関する。
方法に関し、特に半導体記憶装置に製造に用いて好適な
製造方法に関する。
【０００２】
【従来の技術】図４及び図５は、従来のマスクＲＯＭ等
不揮発性半導体装置の製造方法を製造工程順に模式的に
断面図を示したものである。なお、図４及び図５は単に
図面作成の都合で分図されたものである。
不揮発性半導体装置の製造方法を製造工程順に模式的に
断面図を示したものである。なお、図４及び図５は単に
図面作成の都合で分図されたものである。
【０００３】Ｐ型半導体基板１０１上に、パッド酸化膜
として概ね２０ｎｍの厚さのシリコン酸化膜１０２を形
成し、その上に、概ね１２０ｎｍの厚さのシリコン窒化
膜１０３を、メモリセル領域１０４と、ノギス領域１０
５に形成する（図４（ａ）参照）。
として概ね２０ｎｍの厚さのシリコン酸化膜１０２を形
成し、その上に、概ね１２０ｎｍの厚さのシリコン窒化
膜１０３を、メモリセル領域１０４と、ノギス領域１０
５に形成する（図４（ａ）参照）。
【０００４】このシリコン窒化膜１０３をマスクとし
て、上記領域（メモリセル領域１０４とノギス領域１０
５）以外の部分のＰ型半導体基板１０１を酸化して、概
ね４００〜５００ｎｍの厚さのフィールド酸化膜１０６
を形成する（図４（ｂ）参照）。
て、上記領域（メモリセル領域１０４とノギス領域１０
５）以外の部分のＰ型半導体基板１０１を酸化して、概
ね４００〜５００ｎｍの厚さのフィールド酸化膜１０６
を形成する（図４（ｂ）参照）。
【０００５】次に、フォトレジスト１０７をマスクとし
て、メモリセル領域１０４とノギス領域１０５のシリコ
ン窒化膜１０３を除去し、シリコン窒化膜１０８を形成
する。マスクを利用し、Ｎ型不純物例えばヒ素を７０〜
１００ＫｅＶ、１．０〜２．０×１０15ｃｍ-2程度で導
入し埋込Ｎ+拡散層１０９を形成する（図４（ｃ）参
照）。
て、メモリセル領域１０４とノギス領域１０５のシリコ
ン窒化膜１０３を除去し、シリコン窒化膜１０８を形成
する。マスクを利用し、Ｎ型不純物例えばヒ素を７０〜
１００ＫｅＶ、１．０〜２．０×１０15ｃｍ-2程度で導
入し埋込Ｎ+拡散層１０９を形成する（図４（ｃ）参
照）。
【０００６】次に、フォトレジスト１０７を除去した
後、シリコン窒化膜１０８をマスクとしてメモリセル領
域１０４とノギス領域を略８００〜９００℃のＨ2Ｏ2雰
囲気で酸化し概ね１００〜１５０ｎｍの厚さのヒ素酸化
膜１１０を形成する（図４（ｄ）参照）。
後、シリコン窒化膜１０８をマスクとしてメモリセル領
域１０４とノギス領域を略８００〜９００℃のＨ2Ｏ2雰
囲気で酸化し概ね１００〜１５０ｎｍの厚さのヒ素酸化
膜１１０を形成する（図４（ｄ）参照）。
【０００７】次に、Ｐ型不純物例えばボロンを１５０〜
２００ＫｅＶ、４〜５．０×１０13ｃｍ-2程度で導入し
Ｐウェル１１１を形成し、熱酸化によりゲート酸化膜１
１２を形成した後、多結晶シリコン膜１１３、タングス
テンシリサイド膜１１４をメモリセル領域１０４上にパ
ターニングし、ゲート電極を形成する。この時、前記多
結晶シリコン膜１１３とタングステンシリサイド膜１１
４はメモリセル領域１０４では前工程で形成した埋込Ｎ
+拡散層１０９に対しゲート酸化膜１１２を介して垂直
に交差するように形成される（図５（ｅ）参照）。
２００ＫｅＶ、４〜５．０×１０13ｃｍ-2程度で導入し
Ｐウェル１１１を形成し、熱酸化によりゲート酸化膜１
１２を形成した後、多結晶シリコン膜１１３、タングス
テンシリサイド膜１１４をメモリセル領域１０４上にパ
ターニングし、ゲート電極を形成する。この時、前記多
結晶シリコン膜１１３とタングステンシリサイド膜１１
４はメモリセル領域１０４では前工程で形成した埋込Ｎ
+拡散層１０９に対しゲート酸化膜１１２を介して垂直
に交差するように形成される（図５（ｅ）参照）。
【０００８】ＣＶＤ（化学気相成長）法により、層間膜
を４００〜５００ｎｍ程度被着し、リフローのための熱
処理を略９００〜１０００℃の窒素雰囲気中で３０分程
度行なった後、層間膜１１５にコンタクト穴１１８を形
成する（図５（ｆ）参照）。
を４００〜５００ｎｍ程度被着し、リフローのための熱
処理を略９００〜１０００℃の窒素雰囲気中で３０分程
度行なった後、層間膜１１５にコンタクト穴１１８を形
成する（図５（ｆ）参照）。
【０００９】次に、フォトレジスト１１６を用いて、層
間膜１１５上からデータの書き込みを行う。データの書
き込みにはＰ型不純物、例えばボロンを３００〜４００
ＫｅＶ、１．０〜３．０×１０14ｃｍ-2程度で導入し、
コードＰ型注入層１１７を形成することによって行う
（図５（ｇ）参照）。
間膜１１５上からデータの書き込みを行う。データの書
き込みにはＰ型不純物、例えばボロンを３００〜４００
ＫｅＶ、１．０〜３．０×１０14ｃｍ-2程度で導入し、
コードＰ型注入層１１７を形成することによって行う
（図５（ｇ）参照）。
【００１０】ここで、フォトレジスト１１６の位置合わ
せは、ノギス領域上１０５のヒ素酸化膜１１０で形成さ
れたノギスに合わせるように行われる。
せは、ノギス領域上１０５のヒ素酸化膜１１０で形成さ
れたノギスに合わせるように行われる。
【００１１】しかし、ヒ素酸化膜１１０上には層間膜１
１５があるため、目合わせの位置精度が低下する。
１５があるため、目合わせの位置精度が低下する。
【００１２】また、埋込Ｎ+拡散層１０９は、後工程の
熱処理の影響で熱拡散することから、Ｌｍｉｎ（最小チ
ャネル長）の低下が起こる。
熱処理の影響で熱拡散することから、Ｌｍｉｎ（最小チ
ャネル長）の低下が起こる。
【００１３】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置の製造方法においては、下記記載
の問題点を有している。
従来の半導体記憶装置の製造方法においては、下記記載
の問題点を有している。
【００１４】（１）第１の問題点は、Ｌｍｉｎの低下が
生じる、ということである。
生じる、ということである。
【００１５】その理由は、埋込Ｎ+拡散層形成後の後工
程の熱処理工程で、この拡散層が熱拡散する、ことによ
る。
程の熱処理工程で、この拡散層が熱拡散する、ことによ
る。
【００１６】（２）第２の問題点は、データ書き込みの
際に用いるフォトレジストの位置合わせ精度が悪い、と
いうことである。
際に用いるフォトレジストの位置合わせ精度が悪い、と
いうことである。
【００１７】その理由は、層間膜下のノギスを用いて位
置合わせを行っているためである。
置合わせを行っているためである。
【００１８】したがって、本発明は、上記問題点を解消
すべくなされたものであって、その目的は、Ｌｍｉｎの
低下を防止すると共に、データ書き込みの際に用いるフ
ォトレジストの位置合わせ精度を向上することを可能と
する半導体記憶装置及びその製造方法を提供することに
ある。
すべくなされたものであって、その目的は、Ｌｍｉｎの
低下を防止すると共に、データ書き込みの際に用いるフ
ォトレジストの位置合わせ精度を向上することを可能と
する半導体記憶装置及びその製造方法を提供することに
ある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は、層間膜形成後、
前記層間膜を透過し半導体基板に達するに十分なエネル
ギーで不純物を導入して埋込拡散層を形成し、これによ
り、不純物の熱拡散を抑止低減することを特徴とする。
め、本発明の半導体装置の製造方法は、層間膜形成後、
前記層間膜を透過し半導体基板に達するに十分なエネル
ギーで不純物を導入して埋込拡散層を形成し、これによ
り、不純物の熱拡散を抑止低減することを特徴とする。
【００２０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、一導電型半導体基板の主表面に約２０ｎｍの例えば
酸化シリコンよりなるパッド酸化膜を有する素子形成領
域を形成する工程と、この素子形成領域の間に約５００
ｎｍの例えば酸化シリコンよりなる素子分離絶縁膜を有
する素子分離領域を形成する工程と、この素子形成領域
に上記半導体基板と同じ導電型の不純物を、上記絶縁
膜、素子分離絶縁膜を透過して上記半導体基板に達する
のに十分なエネルギーをもって行う第１のイオン注入
と、上記したパッド酸化膜を除去した後、上記素子形成
領域に約１５ｎｍの例えば酸化シリコンよりなるゲート
絶縁膜を形成した後、この領域にゲート電極を形成し、
全面に約４００ｎｍの例えば多結晶シリコン層から成る
層間膜を被着し、上記素子群領域に半導体基板と逆の導
電型の不純物を、上記層間膜、ゲート電極、ゲート絶縁
膜を透過して半導体基板に達するのに十分なエネルギー
をもって行う第２のイオン注入を行うことにより、第１
のＭＯＳトランジスタを形成する工程と、ノギス領域上
を開口し、酸化することによりノギスを形成する工程
と、このノギスを利用して位置合わせを行い、上記素子
群領域の一部ゲート直下に半導体基板と同じ導電型の不
純物を上記ゲート電極とゲート絶縁膜を透過して、半導
体基板に達するのに十分なエネルギーをもって行うよう
にしたものである。
に説明する。本発明は、その好ましい実施の形態におい
て、一導電型半導体基板の主表面に約２０ｎｍの例えば
酸化シリコンよりなるパッド酸化膜を有する素子形成領
域を形成する工程と、この素子形成領域の間に約５００
ｎｍの例えば酸化シリコンよりなる素子分離絶縁膜を有
する素子分離領域を形成する工程と、この素子形成領域
に上記半導体基板と同じ導電型の不純物を、上記絶縁
膜、素子分離絶縁膜を透過して上記半導体基板に達する
のに十分なエネルギーをもって行う第１のイオン注入
と、上記したパッド酸化膜を除去した後、上記素子形成
領域に約１５ｎｍの例えば酸化シリコンよりなるゲート
絶縁膜を形成した後、この領域にゲート電極を形成し、
全面に約４００ｎｍの例えば多結晶シリコン層から成る
層間膜を被着し、上記素子群領域に半導体基板と逆の導
電型の不純物を、上記層間膜、ゲート電極、ゲート絶縁
膜を透過して半導体基板に達するのに十分なエネルギー
をもって行う第２のイオン注入を行うことにより、第１
のＭＯＳトランジスタを形成する工程と、ノギス領域上
を開口し、酸化することによりノギスを形成する工程
と、このノギスを利用して位置合わせを行い、上記素子
群領域の一部ゲート直下に半導体基板と同じ導電型の不
純物を上記ゲート電極とゲート絶縁膜を透過して、半導
体基板に達するのに十分なエネルギーをもって行うよう
にしたものである。
【００２１】本発明の実施の形態によれば、層間膜を透
過させ半導体基板に達する十分なエネルギーでＮ型不純
物、例えばヒ素を導入し埋込Ｎ+拡散層を形成すること
により、Ｌｍｉｎの向上が得られる。また、ノギス領域
の上記層間膜を除去し、ノギス領域をヒ素酸化すること
で、後工程のデータ書き込みの際のフォトレジスト工程
の目合せ精度を上げることができる。
過させ半導体基板に達する十分なエネルギーでＮ型不純
物、例えばヒ素を導入し埋込Ｎ+拡散層を形成すること
により、Ｌｍｉｎの向上が得られる。また、ノギス領域
の上記層間膜を除去し、ノギス領域をヒ素酸化すること
で、後工程のデータ書き込みの際のフォトレジスト工程
の目合せ精度を上げることができる。
【００２２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１〜図３は、本発明の一実施例に
係る半導体記憶装置の製造方法を製造工程順に断面を模
式的に示した図である。なお、図１〜図３は、単に図面
作成の都合で分図されたものである。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１〜図３は、本発明の一実施例に
係る半導体記憶装置の製造方法を製造工程順に断面を模
式的に示した図である。なお、図１〜図３は、単に図面
作成の都合で分図されたものである。
【００２３】Ｐ型半導体基板１上にパッド酸化膜として
概ね２０ｎｍの厚さのシリコン酸化膜２を形成し、その
上に概ね１２０ｎｍの厚さのシリコン窒化膜をメモリセ
ル領域４とノギス領域５に形成する（図１（ａ）参
照）。
概ね２０ｎｍの厚さのシリコン酸化膜２を形成し、その
上に概ね１２０ｎｍの厚さのシリコン窒化膜をメモリセ
ル領域４とノギス領域５に形成する（図１（ａ）参
照）。
【００２４】このシリコン窒化膜３をマスクとして上記
領域以外のＰ型半導体基板１を酸化して、概ね４００〜
５００ｎｍの厚さのフィールド酸化膜６を形成する（図
１（ｂ）参照）。
領域以外のＰ型半導体基板１を酸化して、概ね４００〜
５００ｎｍの厚さのフィールド酸化膜６を形成する（図
１（ｂ）参照）。
【００２５】次に、メモリセル領域４に選択的にＰ型不
純物例えばボロンを１５０〜２００ＫｅＶ、３．０〜
５．０×１０13ｃｍ-2程度で導入することによりＰウェ
ル７を形成する（図１（ｃ）参照）。
純物例えばボロンを１５０〜２００ＫｅＶ、３．０〜
５．０×１０13ｃｍ-2程度で導入することによりＰウェ
ル７を形成する（図１（ｃ）参照）。
【００２６】シリコン酸化膜２を除去後、熱酸化により
ゲート酸化膜８を形成した後、多結晶シリコン膜９と、
タングステンシリサイド膜１０をメモリセル領域４上に
パターニングし、ゲート電極を形成する（図１（ｄ）参
照）。
ゲート酸化膜８を形成した後、多結晶シリコン膜９と、
タングステンシリサイド膜１０をメモリセル領域４上に
パターニングし、ゲート電極を形成する（図１（ｄ）参
照）。
【００２７】次に、ＣＶＤ法により層間膜１１を４００
〜５００ｎｍ程度被着し、リフローのための熱処理を略
９００〜１０００℃の窒素雰囲気中で３０分程度行なっ
た後、層間膜１１上にコンタクト穴を形成する（図２
（ｅ）参照）。
〜５００ｎｍ程度被着し、リフローのための熱処理を略
９００〜１０００℃の窒素雰囲気中で３０分程度行なっ
た後、層間膜１１上にコンタクト穴を形成する（図２
（ｅ）参照）。
【００２８】次に層間膜１１の上フォトレジスト１２を
マスクとして、メモリセル領域４とノギス領域５に、Ｎ
型不純物例えばヒ素を、層間膜１１とタングステンシリ
サイド膜１０、多結晶シリコン膜９を透過させるのに十
分なエネルギー１．０〜１．５ＭｅＶ、１．０〜２．０
×１０15ｃｍ-2程度で導入し、埋込Ｎ+拡散層１３を形
成する。
マスクとして、メモリセル領域４とノギス領域５に、Ｎ
型不純物例えばヒ素を、層間膜１１とタングステンシリ
サイド膜１０、多結晶シリコン膜９を透過させるのに十
分なエネルギー１．０〜１．５ＭｅＶ、１．０〜２．０
×１０15ｃｍ-2程度で導入し、埋込Ｎ+拡散層１３を形
成する。
【００２９】このとき、埋込Ｎ+拡散層１３は、メモリ
セル領域４では前工程で形成したタングステンシリサイ
ド１０、多結晶シリコン膜９に対し、ゲート酸化膜８を
介して垂直に交差するように形成される。（図２（ｆ）
参照）。
セル領域４では前工程で形成したタングステンシリサイ
ド１０、多結晶シリコン膜９に対し、ゲート酸化膜８を
介して垂直に交差するように形成される。（図２（ｆ）
参照）。
【００３０】ＣＶＤ法によりシリコン窒化膜を１０〜１
５ｎｍ被着し、フォトレジスト１４をマスクとして、ノ
ギス領域５上のシリコン窒化膜１５、層間膜１６を除去
する（図２（ｇ）参照）。
５ｎｍ被着し、フォトレジスト１４をマスクとして、ノ
ギス領域５上のシリコン窒化膜１５、層間膜１６を除去
する（図２（ｇ）参照）。
【００３１】ついで、フォトレジスト１４を除去した
後、ノギス領域４を略８００〜９００℃のＨ2Ｏ2雰囲気
で酸化し、概ね１００ｎｍの厚さのヒ素酸化膜１７を形
成する（図２（ｈ）参照）。
後、ノギス領域４を略８００〜９００℃のＨ2Ｏ2雰囲気
で酸化し、概ね１００ｎｍの厚さのヒ素酸化膜１７を形
成する（図２（ｈ）参照）。
【００３２】次に、シリコン窒化膜１５を除去した後、
フォトレジスト１８をマスクとして、層間膜１６上から
データの書き込みを行う。データの書き込みにはＰ型不
純物、例えばボロンを３００〜４００ＫｅＶ、１．０〜
３．０×１０14ｃｍ-2程度で導入しコードＰ型注入層１
９を形成することによって行う（図３（ｉ）参照）。
フォトレジスト１８をマスクとして、層間膜１６上から
データの書き込みを行う。データの書き込みにはＰ型不
純物、例えばボロンを３００〜４００ＫｅＶ、１．０〜
３．０×１０14ｃｍ-2程度で導入しコードＰ型注入層１
９を形成することによって行う（図３（ｉ）参照）。
【００３３】ここで、フォトレジスト１８の目合わせ
は、層間膜１６が除去されたノギス領域５のヒ素酸化膜
１７に合わせて行われるため、本実施例は、上記した従
来技術よりも位置精度が上がるという利点を有してい
る。
は、層間膜１６が除去されたノギス領域５のヒ素酸化膜
１７に合わせて行われるため、本実施例は、上記した従
来技術よりも位置精度が上がるという利点を有してい
る。
【００３４】また、埋込Ｎ+拡散層１３は、層間膜１１
形成後に導入されるため、後工程での不純物の熱拡散を
押さえることが可能とされ、Ｌｍｉｎの向上が得られ
る。
形成後に導入されるため、後工程での不純物の熱拡散を
押さえることが可能とされ、Ｌｍｉｎの向上が得られ
る。
【００３５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００３６】（１）本発明の第１の効果は、Ｌｍｉｎを
向上させることができ、今後の微細化技術に好適とされ
る、ということである。
向上させることができ、今後の微細化技術に好適とされ
る、ということである。
【００３７】その理由は、本発明においては、層間膜リ
フロー後に埋込Ｎ+拡散層を形成しており、このため拡
散層の熱拡散を抑えることができる、ことによる。
フロー後に埋込Ｎ+拡散層を形成しており、このため拡
散層の熱拡散を抑えることができる、ことによる。
【００３８】（２）本発明の第２の効果は、コード書き
込み工程のフォトレジストの位置合わせの精度を向上す
る、ということである。
込み工程のフォトレジストの位置合わせの精度を向上す
る、ということである。
【００３９】その理由は、本発明においては、層間膜を
除去したヒ素酸化膜から成るノギスを用いたことによ
り、位置合わせ精度が向上しているためである。
除去したヒ素酸化膜から成るノギスを用いたことによ
り、位置合わせ精度が向上しているためである。
【図１】本発明の一実施例に係る半導体装置の製造方法
を製造工程順に模式的に示す断面図である。
を製造工程順に模式的に示す断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を製造工程順に模式的に示す断面図である（図１の続
き）。
を製造工程順に模式的に示す断面図である（図１の続
き）。
【図３】本発明の一実施例に係る半導体装置の製造方法
を製造工程順に模式的に示す断面図である（図２の続
き）。
を製造工程順に模式的に示す断面図である（図２の続
き）。
【図４】従来技術の半導体装置の製造方法を製造工程順
に模式的に示す断面図である。
に模式的に示す断面図である。
【図５】従来技術の半導体装置の製造方法を製造工程順
に模式的に示す断面図である（図４の続き）。
に模式的に示す断面図である（図４の続き）。
１、１０１ Ｐ型半導体基板 ２、１０２ シリコン酸化膜 ３、１５、１０３、１０８ シリコン窒化膜 ４、１０４ メモリセル領域 ５、１０５ ノギス領域 ６、１０６ フィールド酸化膜 ７、１１１ Ｐウェル ８、１１２ ゲート酸化膜 ９、１１３ 多結晶シリコン膜 １０、１１４ タングステンシリサイド膜 １１、１６、１１５ 層間膜 １２、１４、１８、１０７、１１６ フォトレジスト １３、１０９ 埋込Ｎ+拡散層 １７、１１０ ヒ素酸化膜 １９、１１７ コードＰ型注入層
Claims (5)
- 【請求項１】層間膜形成後、前記層間膜を透過し半導体
基板に達するに十分なエネルギーで不純物を導入して埋
込拡散層を形成し、これにより、不純物の熱拡散を抑止
低減することを特徴とする半導体装置の製造方法。 - 【請求項２】前記拡散層形成の際にノギス領域にも前記
不純物を導入し、前記ノギス領域上の前記層間膜を除去
して酸化しノギスパターンを形成し、データ書き込みの
際のフォトレジスト工程において、前記ノギスパターン
を用いて位置合わせすることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】（ａ）一導電型半導体基板の主表面にパッ
ド酸化膜を有する素子形成領域を形成する工程と、 （ｂ）前記素子形成領域の間に素子分離領域を形成する
工程と、 （ｃ）前記素子形成領域に前記半導体基板と同じ導電型
の不純物を、前記絶縁膜、素子分離絶縁膜を透過して前
記半導体基板に達するのに十分なエネルギーをもって行
う第１のイオン注入と、 （ｄ）前記パッド酸化膜除去後、前記素子形成領域にゲ
ート絶縁膜を形成した後、前記領域にゲート電極を形成
し、全面に層間膜を被着し、前記素子群領域に前記半導
体基板と逆導電型の不純物を、前記層間膜、ゲート電
極、ゲート絶縁膜を透過して前記半導体基板に達するの
に十分なエネルギーをもって行う第２のイオン注入を行
うことにより、第１のＭＯＳトランジスタを形成する工
程と、 （ｅ）ノギス領域上を開口し、酸化することによりノギ
スを形成する工程と、 （ｆ）前記ノギスを利用して位置合わせを行い、前記素
子群領域の一部のゲート直下に前記半導体基板と同じ導
電型の不純物を前記ゲート電極とゲート絶縁膜を透過し
て、前記半導体基板に達するのに十分なエネルギーをも
って行う第３のイオン注入を行う工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】前記半導体基板が、Ｐ型、第１のイオン注
入はボロン、第２のイオン注入はヒ素、第１のＭＯＳト
ランジスタはＮチャネル型、第３のイオン注入は、ボロ
ンであることを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項５】前記ゲート電極と第２のイオン注入によっ
てできた拡散層が、垂直に交差することを特徴とする請
求項３記載の半導体装置の製造方法。
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|---|---|---|---|
| JP24892096A JP3191694B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置の製造方法 |
| US08/924,075 US5960287A (en) | 1996-08-30 | 1997-08-28 | Method for manufacturing semiconductor memory devices having a ROM device |
| TW086112368A TW359875B (en) | 1996-08-30 | 1997-08-28 | Method for manufacturing semiconductor memory devices |
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| JP24892096A JP3191694B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置の製造方法 |
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| JP24892096A Expired - Fee Related JP3191694B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置の製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1997
- 1997-08-28 TW TW086112368A patent/TW359875B/zh active
- 1997-08-28 US US08/924,075 patent/US5960287A/en not_active Expired - Fee Related
- 1997-08-30 KR KR1019970045082A patent/KR100314716B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313543B1 (ko) * | 1999-12-30 | 2001-11-07 | 박종섭 | 플랫 롬 제조방법 |
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| Publication number | Publication date |
|---|---|
| TW359875B (en) | 1999-06-01 |
| KR19980019211A (ko) | 1998-06-05 |
| JP3191694B2 (ja) | 2001-07-23 |
| US5960287A (en) | 1999-09-28 |
| KR100314716B1 (ko) | 2002-02-19 |
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