KR19980019211A - 반도체 메모리 장치를 제조하기 위한 방법(Method for Manufacuring Semiconductor Memory Devices) - Google Patents

반도체 메모리 장치를 제조하기 위한 방법(Method for Manufacuring Semiconductor Memory Devices) Download PDF

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KR19980019211A
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가네꼬 히사시
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Abstract

종래의 방법에 있어서, 반도체 메모리 장치의 표면에 있는 금속 단자와 이 장치의 게이트 전극 사이의 절연층으로서 작용하는 중간층을 형성하는 것은 중간층의 열처리와 함께 반도체 메모리 장치의 비트 라인으로서 작용하는 주입된 확산층을 형성한 후에 실행된다. 본 발명에 따른 반도체 메모리 장치의 제조 방법에 있어서, 중간층을 형성하고 열처리하는 것은 주입된 확산층을 형성한 후에 실행된다. 주입된 확산층의 형성은 불순물이 중간층을 침투할수 있게 하기에 충분한 에너지로 반도체 메모리장치의 메모리 셀 영역 내로 불순물 재료를 주입함으로써 실행된다. 본 방법에 따르면, 열처리 단계에 기인한 불순물 재료의 열 확산은 방지되어, 'Lmin' 즉, 최소 채널 길이가 짧게 설정될 수 있으며 장치의 고집적이 가능해진다. 더욱이, 불순물 재료는 반도체 메모리 장치의 캘리퍼 영역내에 주입된다. 캘리퍼 영역 상의 중간층의 일부는 제거되고 캘리퍼 영역 내의 불순물 재료는 산화되어 캘리퍼 패턴이 형성된다. 캘리퍼 패턴에 의해서 데이타 기입 프로세스에 이용된 포토레지스트 층의 위치설정이 아주 정확하게 실행될 수 있고 있어서, 반도체 메모리 장치의 제조 처리량이 증대된다.

Description

반도체 메모리 장치를 제조하기 위한 방법
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 특히는 반도체 메모리 장치를 제조하는 방법에 관한 것이다.
도 1a 내지 도 1g는 마스크 ROM과 같은 비휘발성 반도체 메모리 장치를 제조하는 종래의 방법에 관련된 단계들을 프로세스 순서대로 보여주는 개략 단면도이다.
먼저 도 1a를 보면, 제1 단계에서, 패드 산화물 층으로서 대략 20 nm 두께의 실리콘 산화물(SiO2) 층(102)이 P-형 반도체 기판(101) 상에 형성된다. 후속해서, 대략 120 nm 두께의 실리콘 질화물 층(103)이 메모리 셀 영역(104) 및 캘리퍼 영역(calipers region)(105) 내의 실리콘 산화물 층(102) 상에 형성된다.
도 1b의 단계에서, 마스크로서 실리콘 질화물 층(103)을 이용하여, 메모리 셀 영역(104) 및 캘리퍼 영역(105)이 아닌 P-형 반도체 기판(101)의 부분은 대략 400-500 nm 두께의 필드 산화물 층(106)이 형성되도록 산화된다.
도 1c의 단계에서, 마스크로서 포토레지스트 층(107)을 이용하여, 메모리 셀 영역(104) 및 캘리퍼 영역(105) 내의 실리콘 질화물 층(103)의 부분이 개구들 및 잔여 실리콘 질화물 층(108)이 형성되도록 제거된다. 다음에는 마스크를 이용하여, 비소와 같은 N-형 불순물 재료가 이온 주입에 의해 대략 70-100 KeV에서 1.0-2.0×1015cm-2으로 P-형 반도체 기판(101) 내에 주입되어, 반도체 메모리 장치의 비트 라인으로서 작용하는 주입된 N+확산층(109)이 형성된다.
도 1d의 단계에서는 포토레지스트 층(107)이 제거된 후에 실리콘 질화물 층(108)을 마스크로서 이용하여 메모리 셀 영역(104) 및 캘리퍼 영역(105)을 H2O2대기에서 약 800-900 ℃의 온도로 산화시켜 대략 100-150 nm 두께의 비소 산화물 층(110)을 형성한다.
도 1e의 단계에서는 붕소와 같은 P-형 불순물 재료가 대략 150-200 KeV 및 4.0-5.0×1013cm-2의 이온 주입에 의해서 P-형 반도체 기판(101)내에 주입되어, P-형 웰(111)이 형성된다. 이후에는, 게이트 산화물 절연체 층(112)이 열 산화에 의해서 형성된 후, 다결정 실리콘 층(113) 및 텅스텐 실리사이드 층(114)이 메모리 셀 영역(104)상에서 패턴화되어 반도체 메모리 장치의 게이트 전극 또는 워드 라인이 형성된다. 이 단계에서, 메모리 셀 영역(104) 내의 다결정 실리콘 층(113) 및 텅스텐 실리사이드 층(114)은 전 단계에서 형성된 주입된 N+확산층(109)에 관해서 거의 직각으로 지향되도록 게이트 산화물 절연체 층(112)상에서 패턴화된다.
도 1f의 단계에서, 약 400-500 nm 두께의 중간층(115)이 CVD(화학 증착)법에 의해서 피착된다. 계속해서, 중간층(115)의 표면을 리플로우(reflow)하여 평탄화하기 위한 열처리가 약 30분 동안 약 900-1000℃의 온도의 질소 대기에서 실행된다. 다음에는, 콘택트 홀(118)이 중간층(115)에 형성된다. 부연하면, 단계 1g후의 단계에서 알루미늄 등으로 이루어진 금속 단자가 중간층(115)의 표면에 형성된다. 금속 단자 및 게이트 전극( 다결정 실리콘 층(113) 및 텅스텐 실리사이드 층(114)은 콘택트 홀(118)을 통해서 전기적으로 접속된다. 중간층(115)은 금속 단자와 게이트 전극 간의 절연층으로서 작용한다.
도 1g의 단계에서, 마스크로서 포토레지스트 층(116)을 이용하여 중간층(115) 위로부터 데이타가 기입된다. 이러한 데이타 기입은 대략 300-400 KeV 및 1.0-3.0×1014cm-2으로 붕소와 같은 P-형 불순물 재료를 주입함으로써 실행되어 P-형 코드 주입층(117)이 형성된다. P-형 코드 주입층(117)은 반도체 메모리 장치의 채널 영역에 기입된 '0' 또는 '1'과 같은 데이타로서 역활을 한다.
이 단계에서, 포토레지스트 층(116)의 위치설정에 대한 확인은 캘리퍼 영역(105) 내에 비소 산화물 층(110)으로 형성된 캘리퍼들이 포토레지스트 층(116) 내에 형성된 대응하는 홀들 아래에 정확히 위치하고 있는지를 주시하여 확인함으로써 실행된다. 포토레지스트 층(116)의 위치가 정확하지 않으면, 포토레지스트 층(116)을 제거한 후 다시 형성한다.
그러나, 반도체 메모리 장치를 제조하는 종래의 방법은 다음과 같은 결점을 갖고 있다.
첫째로, 데이타 기입 프로세스에서 이용된 포토레지스트 층(116)의 위치 설정은 고정밀도로 실행할 수 없다. 중간층(115)은 비소 산화물 층(110)을 덮고 있으므로, 중간층(115) 아래에 있는 캘리퍼 영역(105) 내의 비소 산화물 층(110)으로 이루어진 캘리퍼들을 주시하여 실행되는 포토레지스트 층(116)의 위치 확인에 대한 정밀도는 필연적으로 떨어질 수 밖에 없다. 그러므로, 데이타 기입 프로세스에 대한 정밀도는 하이 레벨로 유지될 수 없으며 이로 인해 반도체 메모리 장치의 제조 처리량이 떨어진다.
둘째로, 반도체 메모리 장치의 비트 라인으로서 작용하는 주입된 N+확산층(109)은 다음의 열처리 프로세스 동안에 확산되므로, 반도체 메모리 장치의 값 'Lmim' 즉, 반도체 메모리 장치 내에 설정되거나 선정될 수 있는 최소 채널 길이가 필연적으로 길어진다. 그러므로, 반도체 메모리 장치의 소형화 또는 고집적이 어렵다.
그러므로, 본 발명의 주 목적은 Lmin의 열화를 방지하여 반도체 메모리 장치의 소형화 또는 고집적을 가능하게 해주는 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 데이타 기입 프로세스에 이용된 포토레지스트 층의 위치설정의 정확도가 향상되고 반도체 메모리 장치의 제조 처리량이 증가하게 해주는 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 3 단계를 포함하는 반도체 메모리 장치를 제조하는 방법이 제공된다. 제1 단계에서, 반도체 메모리 장치의 표면상의 금속 단자와 게이트 전극간의 절연층으로서의 중간층이 형성된다. 제2 단계에서는, 중간층의 표면을 리플로우하여 평탄화시키기 위한 열처리가 실행된다. 제3 단계에서는, 열처리 단계 후에 반도체 메모리 장치의 비트 라인으로서 작용하는 주입된 확산층을 형성하기 위해 중간층을 침투하기에 충분한 에너지로 불순물 재료를 반도체 메모리 장치의 메모리 셀 영역 내로 주입하므로, 열처리 단계에 기인한 불순물 재료의 열 확산이 방지된다.
양호하게는, 제3 단계에서, 메모리 셀 영역 내로 불순물 재료를 주입함과 함께 반도체 메모리 장치의 캘리퍼 영역 내로 불순물 재료를 주입한다. 계속해서, 개구를 형성하기 위하여 캘리퍼 영역 내의 중간층의 일부를 제거한다. 다음에는, 캘리퍼 패턴을 형성하기 위하여 캘리퍼 영역 내의 불순물의 산화를 개구를 통해서 실행한다. 이후에 캘리퍼 패턴을 이용하여 포토레지스트 층의 위치설정을 캘리퍼 패턴을 이용해서 실행하고 포토레지스트 층을 마스크로서 이용하여 데이타를 메모리 셀 내에 기입한다.
본 발명의 다른 양태에 따르면, 9 단계를 포함하는 반도체 메모리 장치를 제조하는 방법이 제공된다. 제1 단계에서, 제1 유형의 반도체 기판의 표면에 있는 패드 산화물 층을 포함하는 장치 형성 영역이 형성된다. 제2 단계에서, 장치 형성 영역을 분할하는 장치 분리 영역이 형성된다. 제3 단계에서는, 반도체 기판까지 불순물 재료를 도달시키기에 충분한 에너지로 제1 유형의 불순물 재료를 장치 형성 영역에 주입하는 제1 이온 주입을 실행한다. 제4 단계에서는, 패드 산화물 층을 제거하고, 장치 형성 영역 내에 게이트 전극을 형성한다. 제5 단계에서 상기 구조의 상부면 전체에 중간층을 형성한다. 제 6 단계에서는, 불순물 재료가 중간층, 게이트 전극 및 게이트 산화물 절연체 층을 침투하여 반도체 기판에 도달하게 해줄수 있는 에너지로 제1 유형과 반대인 제2 유형의 불순물 재료를 장치 형성 영역에 주입하는 제2 이온 주입을 실행하여, 제2 유형의 주입된 확산층을 형성한다. 제7 단계에서는 개구를 형성하기 위하여 캘리퍼 영역 내의 중간층의 일부를 제거하고, 캘리퍼 패턴을 형성하기 위하여 개구를 통해 캘리퍼 영역 내의 불순물 재료의 산화를 실행한다. 제8 단계에서는 캘리퍼 패턴을 이용하여 포토레지스트 층의 위치설정을 실행한다. 제9 단계에서는 포토레지스트 층을 마스크로서 이용하여, 불순물 재료가 게이트 전극 및 게이트 산화물 절연체 층을 침투하여 반도체 기판에 도달하게 하기에 충분한 에너지로 제1 유형의 불순물 재료를 게이트 전극 아래에 있는 장치 형성 영역의 일부 내로 이온 주입하는 제3 이온 주입이 실행된다.
양호하게는, 반도체 기판은 P-형이고, 제1 이온 주입시의 불순물 재료는 붕소이며, 제2 이온 주입시의 불순물 재료는 비소이며, 주입된 확산층은 N-형이며, 제3 이온 주입시의 불순물 재료는 붕소이다.
양호하게는, 반도체 기판은 N-형이며, 주입된 확산층은 P-형이며 제3 이온 주입시의 불순물 재료는 인이다.
양호하게는, 게이트 전극은 제2 이온 주입으로 형성된 주입된 확산층에 대하여 거의 직각으로 향해 있다.
양호하게는, 복수의 주입된 확산층은 동일한 간격으로 거의 평행한 공간을 두게 배열되어 있다
양호하게는, 복수의 게이트 전극은 동일한 간격으로 거의 평행한 공간을 두게 배열되어 있다.
양호하게는, 실리콘 질화물 층은 캘리퍼 영역 내의 불순물 재료의 산화 전에 중간층 상에 피착된다.
양호하게는, 게이트 전극은 다결정 실리콘 층 및 텅스텐 실리사이드 층으로 구성된다.
도 1a 내지 도 1g는 비휘발성 반도체 메모리 장치를 제조하는 종래의 방법을 프로세스 순서대로 보여주는 개략 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치 제조 방법을 프로세스 순서대로 보여주는 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : P-형 반도체 기판
2 : 실리콘 산화물 층
3, 15 : 실리콘 질화물 층
4 : 메모리 셀 영역
5 : 캘리퍼 영역
6 : 필드 산화물 층
7 : P-형 웰
8 : 게이트 산화물 절연체 층
9 : 다결정 실리콘 층
10 : 텅스텐 실리사이드 층
11 : 중간층
12, 14, 18 : 포토레지스트 층
13 : 주입된 N+확산층
17: 비소 산화물 층
19 : P-형 코드 주입층
본 발명의 목적 및 특징은 첨부된 도면을 참조하여 이루어진 다음의 상세한 설명으로 부터 보다 명백하게 될 것이다.
도면을 참조하여 본 발명에 따른 양호한 실시예에 대하여 살세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 한 실시예에 따른 반도체 메모리 장치 제조 방법에 있어서의 단계들을 프로세스 순서대로 보여주는 개략 단면도이다.
먼저 도 2a를 보면, 제1 단계로서 대략 20nm 두께의 실리콘 산화물(SiO2)(2)이 패드 산화물 층으로서 P-형 반도체 기판(1)에 형성된다. 계속해서, 대략 120 nm 두께의 실리콘 질화물 층(3)이 메모리 셀 영역(4) 및 캘리퍼 영역(5) 내의 실리콘 산화물 층(2) 상에 형성된다.
도 2b의 후속 단계에서, 실리콘 질화물 층(3)을 마스크로서 이용하여, 대략 400-500 nm 두께의 필드 산화물 층(6)이 형성되도록 메모리 셀 영역(4)과 캘리퍼 영역(5) 이외의 P-형 반도체 기판(1)의 표면의 일부를 산화시킨다. 이후에는, 실리콘 질화물 층(3)을 제거한다.
도 2c의 단계에서, P-형 웰(7)을 형성하기 위하여 붕소와 같은 P-형 불순물 재료를 대략 150-200 KeV 및 3.0-5.0×1013cm-2의 이온 주입으로 메모리 셀 영역(4) 내에 주입한다.
도 2d의 단계에서, 실리콘 산화물 층(2)을 제거한 후에 열산화로 게이트 산화물 절연체 층(8)을 형성하고 나서 반도체 메모리 장치의 게이트 전극 또는 워드 라인을 형성하기 위해서 다결정 실리콘 층(9) 및 텅스텐 실리사이드 층(10)을 메모리 셀 영역(4) 상에서 패턴닝한다.
도 2e의 단계에서, 약 400-500 nm 두께의 중간층(11)을 CVD법으로 피착한다. 이후에는 약 30분 동안 약 900-1000℃의 질소 대기에서 중간층(11)의 표면을 리플로우한 후 평탄화 시킨다. 이후 중간층(11) 내에 콘택트 홀을 형성한다. 부연하면, 도 2i 후의 단계에서, 알루미늄 등으로 이루어진 금속 단자가 중간층(11)의 표면에 형성되고, 금속 단자 및 게이트 전극(다결정 실리콘 층(9) 및 텅스텐 실리사이드 층(10))는 콘택트 홀을 통하여 전기적으로 접속된다. 중간층(11)은 금속 단자와 게이트 전극 간의 절연층으로서 작용한다.
도 2f의 단계에서는 반도체 메모리 장치의 비트 라인으로서 작용하는 주입된 N+확산층을 형성하기 위하여 중간층(11), 텅스텐 실리사이드 층(10) 및 다결정 실리콘 층(9)을 침투하게 하기에 충분한 에너지에 의한 이온 주입 즉, 대략 1.0-1.5 MeV 및 1.0-2.0×1015cm-2의 이온 주입으로 마스크로서 중간층(11) 위의 포토레지스트 층(12)을 이용하여, 비소와 같은 N-형 분순물 재료를 메모리 셀 영역(4) 및 캘리퍼 영역(5)에 주입시킨다.
이 단계에서, 메모리 셀 영역(4)에 주입된 N+확산층(13)은 전 단계에서 형성된 텅스텐 실리사이드 층(10) 및 다결정 실리콘 층(9)에 대하여 거의 직각으로 향하도록 게이트 산화물 절연체 층(8) 아래에 패턴닝된다.
도 2g의 단계에서, 약 10-15nm 두께의 실리콘 질화물 층(15)은 증간 층(11) 상에 CVD법에 의해서 피착된다. 계속해서, 포토레지스트 층(15)을 마스크로서 이용하여 캘리퍼 영역(5) 내의 실리콘 질화물 층(15) 및 중간층(11)의 일부를 제거하여 개구를 형성한다.
도 2h의 단계에서, 포토레지스트 층(14)을 제거한 후에, 대략 100nm 두께의 비소 산화물 층(17)을 형성하기 위하여 약 800-900℃의 H2O2대기에서 캘리퍼 영역(5)을 개구를 통해 산화시킨다. 캘리퍼 영역(5) 내의 비소 산화물 층(17)은 다음의 데이타 기입 프로세스에서 이용될 캘리퍼로서 작용한다.
도 2i의 단계에서, 실리콘 질화물 층(15)을 제거한 후에, 포토레지스트 층(18)을 마스크로서 이용하여 데이타를 중간층(11) 위로 부터 기입한다. 이러한 데이타 기입은 대략 300-400KeV 및 1.0-3.0×1014cm-2으로 붕소와 같은 P-형 불순물 재료를 주입하여 P-형 코드 주입 층(19)을 형성함으로써 실행된다. P-형 코드 주입 층(19)은 반도체 메모리 장치의 채널 영역에 기입된 '0' 또는 '1'과 같은 데이타로서 작용한다.
부연하면, 포토레지스트 층(18)은 일반적으로 다음 프로세스에 의해서 형성된다. 먼저, 중간층(11)의 상부에 포토레지스트 재료를 제공한다. 다음에는 스텝퍼 노출 장치(stepper exposure apparatus)의 위치 제어로, 제공된 포토레지스트 층의 특정 부분들을 제거하여 포토레지스트 층(19)에 개구들을 형성한다. 이후에, 포토레지스트 층(18)의 위치설정이 올바르고 포토레지스트 층(18)의 개구가 캘리퍼 영역(5) 내의 비소 산화물 층(17)으로 이루어진 캘리퍼들 상에 올바르게 있는지 여부가 확인된다. 포토레지스트 층(18)의 위치설정이 올바르다면, 마스크로서 포토레지스트 층(18)을 이용하여 P-형 코드 주입 층(19)의 형성이 실행된다. 포토레지스트 층(18)의 위치설정이 바르지 않다면, 포토레지스트 층(18)을 제거하고 다시 포토레지스트 층(18)을 형성한다.
이 실시예에서, 포토레지스트 층(18)의 위치설정에 대한 확인은 비소 산화물 층(17)을 덮는 어떤 층이 없이도 캘리퍼로서 캘리퍼 영역(5) 내에 있는 비소 산화물 층(17)을 주시함으로써 실행된다. 그러므로, 데이타 기입 프로세스에 이용된 포토레지스트 층(18)의 위치설정의 정확도가 종래의 방법에서 보다 현저하게 높다.
더욱이, 비트 라인으로서 작용하는 주입된 N+확산층은 중간층(11)의 형성 후에 다음의 열처리 프로세스로 형성된다. 그러므로, 열처리 프로세스 동안 불순물 재료의 확산이 이루어지지 않으므로 Lmin이 개량 즉 짧아진다.
앞서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치를 제조하는 방법에서는, 반도체 메모리 장치의 'Lmin' 즉, 반도체 메모리 장치내에 설정 즉, 미리 정해질 수 있는 최소 채널 길이의 품질 저하가 방지된다. 그러므로, 반도체 메모리 장치의 소형화 또는 고집적이 가능하게 된다.
더욱이, 데이타 기입 프로세스에 이용된 포토레지스트 층의 위치설정은 고정밀도로 실행된다. 그러므로, 데이타 기입 프로세스에 대한 정밀도가 높은 레벨로 유지되고 반도체 메모리 장치의 제조 처리량이 증대된다.
부연하면, ROM을 제조하는 방법이 앞서 설명되었을 지라도 본 발명에 따른 반도체 메모리 장치 제조 방법은 데이타 기입 프로세스에 관련된 단계를 제외하고는 랜덤 억세스 메모리와 같은 다른 유형의 반도체 메모리 장치에도 적용될 수 있다.
본 발명이 특정 실시예를 들어 설명되었을지라도 본 발명이 이러한 특정 실시예에 한정되는 것이 아니며 단지 첨부된 특허 청구 범위에 의해서만 한정된다. 본 기술 분야에 숙련된 자이면 본 발명의 범위 및 사상을 벗어나지 않고 이 실시예를 수정 또는 변형시킬 수 있을 것이다.

Claims (10)

  1. 반도체 메모리 제조 방법에 있어서,
    (1) 반도체 메모리 장치의 표면상의 금속 단자와 이 장치의 게이트 전극 사이에 절연층으로서 중간층을 형성하는 단계;
    (2) 상기 중간층의 표면을 리플로우하고 나서 패턴닝하기 위해 열처리를 실행하는 단계;
    (3) 상기 열처리 단계에 기인해서 불순물 재료가 열 확산되는 것이 방지되도록,상기 열처리 단계후에 상기 반도체 메모리 장치의 비트 라인으로서 작용하는 주입된 확산층을 형성하기 위하여 상기 중간층에 침투시키기에 충분한 에너지로 상기 반도체 메모리 장치의 메모리 셀 영역내로 불순물 재료를 주입시키는 단계를 포함하는 반도체 메모리 장치 제조 방법.
  2. 제 1항에 있어서,
    (a) 상기 단계(3)에 있어서의 메모리 셀 영역 내로 불순물 재료 주입과 함께 상기 반도체 메모리 장치의 캘리퍼 영역 내로 불순물 재료를 주입하는 단계;
    (b) 개구를 형성하기 위하여 상기 캘리퍼 영역내의 상기 중간층의 일부를 제거하는 단계;
    (c) 캘리퍼 패턴을 형성하기 위하여 상기 개구를 통해서 상기 캘리퍼 영역 내의 불순물 재료의 산화를 실행하는 단계;
    (d) 상기 캘리퍼 패턴을 이용하여 포토레지스트 층의 위치설정을 실행하는 단계; 및
    (e) 마스크로서 상기 포토레지스트 층을 이용하여 상기 메모리 영역에 데이타를 기입하는 단계를 더 포함하는 반도체 메모리 장치 제조 방법.
  3. 반도체 메모리 장치 제조 방법에 있어서,
    (1) 제1 유형의 반도체 기판의 표면에 패드 산화물 층을 구비하고 있는 장치 형성 영역을 형성하는 단계;
    (2) 상기 장치 형성 영역을 분할하는 장치 분리 영역을 형성하는 단계;
    (3) 불순물이 상기 반도체 기판에 도달하게 하기에 충분한 에너지로 제1 유형의 불순물 재료를 상기 장치 형성 영역 내로 이온 주입하는 제1 이온 주입을 실행하는 단계;
    (4) 상기 패드 산화물 층을 제거하고, 상기 장치 형성 영역 내에 게이트 산화물 절연체 층을 형성한 후 상기 장치 형성 영역에 게이트 전극을 형성하는 단계;
    (5) 앞서의 단계에 의해 형성된 구조의 전체 상부면에 중간층을 형성하는 단계;
    (6) 제2 유형의 주입된 확산층을 형성하기 위하여, 불순물 재료가 상기 중간층, 상기 게이트 전극, 및 상기 게이트 산화물 절연체 층을 침투해서 상기 반도체 기판에 도달하게 하기에 충분한 에너지로 제1 유형과 반대인 제2 유형의 불순물 재료를 상기 장치 형성 영역에 이온 주입하는 제2 이온 주입을 실행하는 단계;
    (7) 개구를 형성하기 위하여 상기 캘리퍼 영역 내의 상기 중간층의 일부를 제거하고, 캘리퍼 패턴을 형성하기 위하여 상기 개구를 통해서 상기 캘리퍼 영역 내의 불순물 재료의 산화를 실행하는 단계;
    (8) 상기 캘리퍼 패턴을 이용하여 포토레지스트 층의 위치 설정을 실행하는 단계; 및
    (9) 상기 포토레지스트 층을 마스크로서 이용하여 불순물 재료가 상기 게이트 전극 및 상기 게이트 산화물 절연체 층을 침투해서 상기 반도체 기판에 도달하게 하기에 충분한 에너지로 제1 유형의 불순물 재료를 상기 게이트 전극 아래의 상기 장치 형성 영역의 일부 내로 이온 주입하는 제3 이온 주입을 실행하는 단계를 포함하는 반도체 메모리 장치 제조 방법.
  4. 제 3항에 있어서, 상기 반도체 기판은 P-형이고, 상기 제1 이온 주입시의 불순물 재료는 붕소이고, 상기 제2 이온 주입시의 불순물 재료는 비소이며, 상기 주입된 확산층은 N-형이며, 상기 제3 이온 주입시의 불순물 재료는 붕소인 반도체 메모리 장치 제조 방법.
  5. 제 3항에 있어서, 상기 반도체 기판은 N-형이고, 상기 주입된 확산층은 P-형이며, 상기 제3 이온 주입시의 불순물 재료는 인(phosphorus)인 반도체 메모리 장치 제조 방법.
  6. 제 3항에 있어서, 상기 게이트 전극은 상기 제2 이온 주입시에 형성된 상기 주입된 확산층에 대하여 거의 직각으로 향하는 반도체 메모리 장치 제조 방법.
  7. 제 3항에 있어서, 복수의 상기 주입된 확산층은 동일한 간격으로 실질적으로 평행하게 공간을 두고 배열되는 반도체 메모리 장치 제조 방법.
  8. 제 3항에 있어서, 복수의 상기 게이트 전극은 동일한 간격으로 실질적으로 평행하게 공간을 두고 배열되는 반도체 메모리 장치 제조 방법.
  9. 제 3항에 있어서, 상기 단계(7)에서 상기 캘리퍼 영역 내의 불순물 재료를 산화시키기 전에 상기 중간층 상에 실리콘 질화물 층이 피착되는 반도체 메모리 장치 제조 방법.
  10. 제 3항에 있어서, 상기 게이트 전극은 다결정 실리콘 층과 텅스텐 실리사이드 층으로 구성되는 반도체 메모리 장치 제조 방법.
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