KR101184232B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
박막 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101184232B1 KR101184232B1 KR1020067005921A KR20067005921A KR101184232B1 KR 101184232 B1 KR101184232 B1 KR 101184232B1 KR 1020067005921 A KR1020067005921 A KR 1020067005921A KR 20067005921 A KR20067005921 A KR 20067005921A KR 101184232 B1 KR101184232 B1 KR 101184232B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- silicon
- silicon oxide
- gas
- oxide film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010408 film Substances 0.000 claims abstract description 272
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 94
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 92
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 65
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000007789 gas Substances 0.000 claims description 94
- 230000015572 biosynthetic process Effects 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 239000000203 mixture Substances 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 20
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 12
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 12
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 11
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 claims description 6
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 claims description 6
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 6
- 238000010790 dilution Methods 0.000 claims description 5
- 239000012895 dilution Substances 0.000 claims description 5
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 5
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 229910002092 carbon dioxide Inorganic materials 0.000 claims description 3
- 239000001569 carbon dioxide Substances 0.000 claims description 3
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- VUZPPFZMUPKLLV-UHFFFAOYSA-N methane;hydrate Chemical compound C.O VUZPPFZMUPKLLV-UHFFFAOYSA-N 0.000 claims description 2
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 claims 1
- 239000010410 layer Substances 0.000 description 132
- 238000005259 measurement Methods 0.000 description 23
- 230000007423 decrease Effects 0.000 description 15
- 230000007547 defect Effects 0.000 description 14
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 9
- 229910001882 dioxygen Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 5
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000003054 catalyst Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000003085 diluting agent Substances 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- VZPPHXVFMVZRTE-UHFFFAOYSA-N [Kr]F Chemical compound [Kr]F VZPPHXVFMVZRTE-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004050 hot filament vapor deposition Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HGCGQDMQKGRJNO-UHFFFAOYSA-N xenon monochloride Chemical compound [Xe]Cl HGCGQDMQKGRJNO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
양호한 생산성을 확보하면서, 우수한 특성과 신뢰성이 높은 게이트 절연층을 갖는 박막 트랜지스터 및 그 제조 방법을 제공한다. 기판 (9) 상에 소스 영역 (17), 채널 영역 (18), 드레인 영역 (19) 을 갖는 활성층 (11) 과, 게이트 전극층 (16) 과, 활성층 (11) 과 게이트 전극층 (16) 사이에 형성되는 게이트 절연층 (15) 을 갖는 박막 트랜지스터로서, 게이트 절연층 (15) 을 활성층 (11) 측에 형성되는 제 1 산화 규소막 (12) 과, 게이트 전극층 (16) 측에 형성되는 제 2 산화 규소막 (14) 과, 제 1 산화 규소막 (12) 과 제 2 산화 규소막 (14) 사이에 형성되는 질화 규소막 (13) 으로 형성하였다.
박막 트랜지스터, 게이트 전극층, 산화 규소막
Description
기술분야
본 발명은, 산화 규소막을 게이트 절연층으로 하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
배경기술
종래부터 액정 디스플레이 (LCD) 나 유기 일렉트로루미네선스 (OLED) 등의 디바이스에는, 어모퍼스실리콘 (a-Si) 이나 질화 규소막 (SiNx), 산화 규소막 (SiOx) 이라는 박막으로 형성되는, 박막 트랜지스터인 어모퍼스실리콘 TFT(a-SiTFT), 저온 폴리실리콘 TFT(LTPS-TFT) 가 이용되고 있다. 특히, 저온 폴리실리콘 TFT 는, 어모퍼스실리콘 TFT 보다 고이동도화가 가능하고, 또한 투명하고 절연성이 있는 예를 들어 유리 기판과 같은 기판 상에 제작할 수 있다.
저온 폴리실리콘 TFT 의 대표적인 구조로서는, 예를 들어 도 18 에 나타내는 코프레너형 트랜지스터를 들 수 있다.
코프레너형 트랜지스터의 구성은, 도 18 에 나타내는 바와 같이, 투명성 및 절연성을 갖는 유리 기판 (100) 상에, 활성층 (101) 이 되는 다결정 규소 박막이 형성된다. 이 활성층 (101) 은, N 형또는 P 형 불순물이 도핑되어 이루어지는 소스 영역 (102), 채널 영역 (103), 드레인 영역 (104) 으로 나누어져 있고, 이 활성층 (101) 을 덮도록 게이트 절연층 (105) 이 형성되고, 게이트 전극 (106) 이 채널 영역 (103) 상에 형성된다. 또한, 층간 절연층 (107) 상에 소스 전극 (108) 과 드레인 전극 (109) 이 배치된다.
그런데, 저온 폴리실리콘 TFT 의 제조 공정에 있어서는, 그 이용되는 반도체 소자가 대면적을 필요로 하기 때문에 저렴한 유리 기판이 사용되고 있고, 그 내열성이 충분하지 않기 때문에, 비교적 저온 (약 600℃ 정도 이하) 의 프로세스 온도로 제작해야 한다.
한편, 실리콘 단결정 기판을 사용한 실리콘 TFT 의 제조 공정에 있어서는, 그 표면을 수증기 분위기 중 또는 산소 분위기 중에서 표면을 고온 (900℃～1100℃ 정도) 산화함으로써, 게이트 절연막인 산화 규소막을 형성한다. 이 열산화에 의해 형성된 게이트 절연막은, 막중의 결함이 적은 매우 고품질인 막이고, 또한 활성층과 게이트 절연막의 계면도 깨끗한 상태로 유지되기 때문에, 게이트 절연막과 실리콘 기판의 계면 특성도 양질이다.
이에 대하여, 상기한 종래의 저온 폴리실리콘 TFT 의 제조 방법에서는, 계면 특성이 양호한 게이트 절연막을 얻는 것이 어려웠지만, 최근, 저온 폴리실리콘 TFT 에서도 계면 특성이 양호한 게이트 절연막을 얻을 수 있는 제조 방법이 제안되어 있다 (예를 들어, 특허문헌 1 참조).
상기 특허문헌 1 에 의한 게이트 절연막의 제조 방법에서는, 다결정 규소 박막 상에 산화막을 형성한 후에 촉매 금속을 퇴적하고, 600℃ 이하의 산화 분위기 중에서 열처리하도록 하고 있다.
특허문헌 1: 일본 공개특허공보 평10-163193호
발명의 개시
발명이 해결하고자 하는 과제
그런데, 상기 특허문헌 1 과 같은 종래의 저온 폴리실리콘 TFT 의 제조 방법에서는, 촉매 금속을 도포하는 공정 및 열처리에 의해 절연층을 형성하는 공정, 또한 실용성을 고려하여, 최종적으로 촉매 금속을 활성층으로부터 제거하는 공정이 있지만, 생산성이 좋지 않았다.
또한, 도 18 에 나타낸 바와 같은 종래의 저온 폴리실리콘 TFT (코프레너형 트랜지스터) 의 제조 공정에서는, 게이트 절연층 (105) 의 형성 전에 활성층 (101; 소스 영역 (102) 및 드레인 영역 (104) 과, 채널 영역 (103)) 의 패터닝 공정이 필요해진다. 이 때문에, 이 활성층 (101) 과 게이트 절연층 (105) 의 계면 특성은, 상기한 실리콘 TFT 의 제조 공정과 같은 양호한 특성을 얻는 것이 어려웠다.
그 결과, 캐리어의 트랩 및 산란이 생기고, 저온 폴리실리콘 TFT 의 특성 중 하나인 스레쉬홀드 전압(임계값 전압) 의 변위(시프트) 가 커지거나, 서브 스레쉬홀드 스윙값 (S 값) 이 커져 버린다는 문제가 있었다.
그래서 본 발명은, 양호한 생산성을 확보하면서, 우수한 특성과 신뢰성이 높은 게이트 절연층을 갖는 박막 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 목적을 달성하기 위해서 본 발명의 박막 트랜지스터 중 제 1 항에 기재된 발명은, 기판 상에 소스 영역, 드레인 영역, 채널 영역을 갖는 활성층과, 게이트 전극층과, 활성층과 게이트 전극층 사이에 형성되는 게이트 절연층을 갖는 박막 트랜지스터로서, 게이트 절연층이, 활성층에 접하여 형성되는 제 1 산화 규소막과, 제 1 산화 규소막과 게이트 전극층 사이에 제 1 산화 규소막에 접하여 형성되는 질화 규소막을 포함하는 것을 특징으로 하고 있다.
또한, 제 2 항에 기재된 발명은, 상기 구성에 더하여, 질화 규소막과 게이트 전극층 사이에 제 2 산화 규소막을 갖는 것을 특징으로 하는 것이다.
제 3 항에 기재된 발명은, 활성층이 폴리실리콘으로 형성되는 것을 특징으로 하고 있다.
제 4 항에 기재된 발명은, 제 1 산화 규소막, 질화 규소막의 막두께의 비가 4～5:1～2 인 것을 특징으로 하고 있다.
제 5 항에 기재된 발명은, 제 1 산화 규소막, 질화 규소막, 및 제 2 산화 규소막의 각각의 막두께의 비가 4～5:1～2:4～5 인 것을 특징으로 하고 있다.
제 6 항에 기재된 발명은, 제 1 산화 규소막의 막두께가 40nm 이상 50nm 이하인 것을 특징으로 하고 있다.
제 7 항에 기재된 발명은, 질화 규소막의 막두께가 10nm 이상 20nm 이하인 것을 특징으로 하고 있다.
제 8 항에 기재된 발명은, 게이트 절연층 전체의 층두께가 50nm 이상 200nm 이하인 것을 특징으로 하고 있다.
본 발명의 박막 트랜지스터의 제조 방법 중 제 9 항에 기재된 발명은, 기판 표면에 활성층을 형성하는 공정, 활성층 상에 제 1 산화 규소막을 형성하는 공정, 제 1 산화 규소막 상에 질화 규소막을 형성하는 공정, 및 질화 규소막 상에 게이트 전극층을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
또한, 제 10 항에 기재된 발명은, 상기 구성에 더하여, 게이트 전극층을 형성하는 공정이, 질화 규소막 상에 제 2 산화 규소막을 형성한 후, 게이트 전극층을 형성하는 공정인 것을 특징으로 하는 것이다.
또한, 제 11 항에 기재된 발명은, 제 1 산화 규소막을 형성하는 공정에 있어서는, 압력 조정된 반응 용기 내에 규소 원자를 함유하는 제 1 규소 부여 가스, 산소 원자를 함유하는 산소 부여 가스의 각각의 적어도 1 종류씩 도입하여, 플라즈마 CVD 법에 의해 산화 규소막을 형성하고, 질화 규소막을 형성하는 공정에 있어서는, 압력 조정된 반응 용기 내에 규소 원자를 함유하는 제 2 규소 부여 가스, 질소 원자를 함유하는 질소 부여 가스, 및 희석 가스의 각각의 적어도 1 종류씩을 도입하여, 플라즈마 CVD 법에 의해 질화 규소막을 형성하는 것을 특징으로 하고 있다.
제 12 항에 기재된 발명은, 제 1 규소 부여 가스는 테트라에톡시오르토실리케이트, 헥사메틸디실라잔, 모노실란, 및 디실란으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스이고, 산소 부여 가스는 산소, 아산화질소, 오존, 이산화탄소, 및 물로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스인 것을 특징으로 하고 있다.
제 13 항에 기재된 발명은, 제 1 규소 부여 가스와 상기 산소 부여 가스의 조성비가 1:30～50 인 것을 특징으로 하고 있다.
제 14 항에 기재된 발명은, 산화 규소막의 막형성시의 압력은 80～200Pa 이고, 기판 온도는 330～430℃ 인 것을 특징으로 하고 있다.
제 15 항에 기재된 발명은, 제 2 규소 부여 가스는 테트라에톡시오르토실리케이트, 헥사메틸디실라잔, 모노실란, 및 디실란으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스이고, 질소 부여 가스는 암모니아, 일산화질소, 및 히드라진으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스인 것을 특징으로 하고 있다.
제 16 항에 기재된 발명은, 제 2 규소 부여 가스, 질소 부여 가스, 및 희석 가스의 조성비가 1:10～25:10～30 인 것을 특징으로 하고 있다.
제 17 항에 기재된 발명은, 질화 규소막의 막형성시의 압력은 200～400Pa 이고, 기판 온도는 330～430℃ 인 것을 특징으로 하고 있다.
제 18 항에 기재된 발명은, 플라즈마 CVD 법으로 제 1 산화 규소막, 제 2 산화 규소막, 질화 규소막을 각각 형성할 때의, 전극에 인가하는 고주파 전압의 주파수가 27.1MHz 인 것을 특징으로 하고 있다.
발명의 효과
본 발명의 박막 트랜지스터에 의하면, 임계값 전압 및 S 값을 작게 할 수 있어, 우수한 특성을 가질 수 있다.
또한, 본 발명의 박막 트랜지스터의 제조 방법에 의하면, 양호한 생산성을 확보하면서, 게이트 절연층의 막 중의 결함 및 규소 박막과의 계면의 결함 밀도를 대폭 저감시켜 계면 특성이 양호한 게이트 절연층을 갖는 박막 트랜지스터를 얻을 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 실시형태에 관련된 제조 방법에 의해서 형성된 박막 트랜지스터로서의 폴리실리콘 TFT 를 나타내는 개략 단면도이다.
도 2 는 본 발명에 관련된 폴리실리콘 TFT 의 게이트 절연층을 막형성하기위한 플라즈마 CVD 장치를 나타내는 개략 단면도이다.
도 3 은 본 발명에 관련된 게이트 절연층과 종래의 게이트 절연층의 각각의 막형성 프로세스 조건을 나타내는 도면이다.
도 4 는 본 발명에 관련된 게이트 절연층의 제 1, 제 3 층으로서의 산화 규소막의 형성시에 있어서의, 막형성 온도와 막형성 속도의 관계를 나타내는 도면이다.
도 5 는 본 발명에 관련된 게이트 절연층의 제 1, 제 3 층으로서의 산화 규소막의 형성시에 있어서의, 막형성 온도와 Dit, Vfb 의 관계를 나타내는 도면이다.
도 6 은 본 발명에 관련된 게이트 절연층의 제 1, 제 3 층으로서의 산화 규소막의 형성시에 있어서의, 규소 부여 가스에 대한 산소 가스 조성비와 막형성 속도의 관계를 나타내는 도면이다.
도 7 은 본 발명에 관련된 게이트 절연층의 제 1, 제 3 층으로서의 산화 규소막의 형성시에 있어서의, 산소 가스 조성비와 Dit, Vfb 의 관계를 나타내는 도면이다.
도 8 은 본 발명에 관련된 게이트 절연층의 제 1, 제 3 층으로서의 산화 규소막을 형성시에 있어서의, 프로세스 압력과 막형성 속도 및 기판면내 분포의 관계를 나타내는 도면이다.
도 9 는 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막을 형성시에 있어서의, 규소 부여 가스에 대한 질소 부여 가스로서의 암모니아 가스 조성비와 막형성 속도의 관계를 나타내는 도면이다.
도 10 은 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막을 형성시에 있어서의, 암모니아 가스 조성비와 Dit, Vfb 의 관계를 나타내는 도면이다.
도 11 은 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막을 형성시에 있어서의, 규소 부여 가스에 대한 질소 부여 가스의 조성비와, 막형성 속도와 기판면내 분포의 관계를 나타내는 도면이다.
도 12 는 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막을 형성시에 있어서의, 프로세스 압력과, 막형성 속도와 기판면내 분포의 관계를 나타내는 도면이다.
도 13 은 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막을 형성시에 있어서의, 막형성 온도와 막형성 속도의 관계를 나타내는 도면이다.
도 14 는 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막을 형성시에 있어서의, 막형성 온도와 Dit, Vfb 의 관계를 나타내는 도면이다.
도 15 는 본 발명에 관련된 게이트 절연층의 제 1, 제 2 층으로서의 각 산화 규소막에 있어서의 막두께와, Dit, Vfb 의 관계를 나타내는 도면이다.
도 16 은 본 발명에 관련된 게이트 절연층의 제 2 층으로서의 질화 규소막에 있어서의 막두께와, Dit, Vfb 의 관계를 나타내는 도면이다.
도 17 은 본 발명에 관련된 게이트 절연층과 종래의 게이트 절연층을 사용한 각 폴리실리콘 TFT 에 있어서의, 서브 스레쉬홀드 스윙값 (S 값) 과 스레쉬홀드 전압 (Vth) 을 나타내는 도면이다.
도 18 은 종래예에 관련된 제조 방법에 의해서 형성된 박막 트랜지스터로서의 폴리실리콘 TFT 를 나타내는 개략 단면도이다.
(부호의 설명)
1 : CVD 장치
2 : 반응 용기
5 : 상부 전극
6 : 하부 전극
9 : 기판
12 : 제 1 산화 규소막
13 : 질화 규소막
14 : 제 2 산화 규소막
15 : 게이트 절연층
16 : 게이트 전극
21 : 층간 절연층
22 : 소스 전극
23 : 드레인 전극
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 도시하는 실시형태에 기초하여 설명한다.
도 1 은 본 발명에 관련된 제조 방법에 의해서 형성된 박막 트랜지스터로서의 저온 폴리실리콘 TFT (이하, 폴리실리콘 TFT 라고 한다) 를 나타내는 개략 단면도이고, (a) 는 게이트 절연층이 제 1 산화 규소막, 질화 규소막 및 제 2 산화 규소막의 3층 적층 구조인 것, (b) 는 제 1 산화 규소막 및 질화 규소막의 2 층 적층구조인 것을 나타낸다.
도 1(a) 를 참조하여, 본 실시형태의 박막 트랜지스터는, 기판 (9) 상에 소스 영역 (17), 드레인 영역 (19), 채널 영역 (19) 을 갖는 활성층 (11) 과, 게이트 전극층 (16) 과, 활성층 (11) 과 게이트 전극층 (16) 사이에 형성되는 게이트 절연층 (15) 을 구비하고, 게이트 절연층 (15) 이 활성층 (11) 측에 형성되는 제 1 산화 규소막 (12) 과, 게이트 전극층 (16) 측에 형성되는 제 2 산화 규소막 (14) 과, 제 1 산화 규소막 (12) 과 제 2 산화 규소막 (14) 사이에 형성되는 질화 규소막 (13) 을 갖고 있다.
이러한 구성의 본 실시형태의 박막 트랜지스터에서는, 임계값 전압 및 S 값을 작게 할 수 있다.
또한, 도 1(b) 에 나타내는 바와 같이, 게이트 절연층이 제 1 산화 규소막 및 질화 규소막의 2 층 구조에서도, 게이트 절연막의 절연성이 만족되는 것이면, 도 1(a) 에서 나타낸 제 2 산화 규소막을 막형성하지 않아도 된다.
다음으로, 본 실시형태의 제조 장치에 대해서 설명한다.
도 2 는, 이 폴리실리콘 TFT 의 게이트 절연층을 막형성하기 위한 플라즈마 CVD 장치를 나타내는 개략 단면도이다.
이 플라즈마 CVD 장치 (1) 의 반응 용기 (2) 의 상부에는, 가스봄베 등의 복수의 가스원 (도시 생략) 등이 접속되어 있는 가스 도입계 (3) 가 형성되고 있고, 반응 용기 (2) 의 하부에는, 진공 펌프 (도시 생략) 등이 접속되어 있는 배기계 (4) 가 형성되어 있다. 반응 용기 (2) 내에는, 2개의 평판 형상의 상부 전극 (5) 과 하부 전극 (6) 이 대향하여 설치되어 있고, 상측에 위치하는 상부 전극 (5) 에는 고주파 전력을 펄스 변조시키는 변조기 (7) 를 개재하여 외부의 고주파 전원 (8) 이 접속되고, 하측에 위치하는 하부 전극 (6) 상에는 막형성이 실시되는 기판 (9) 이 탑재되어, 하부 전극 (6) 은 기판 홀더도 겸하고 있다. 고주파 전원 (8) 은 상부 전극 (5) 에 대하여 27.12MHz 의 고주파 전압을 인가하도록 구성되어 있다. 또, 고주파 전압으로서 13.56MHz 도 가능하지만, 상기 27.12MHz 의 고주파 전압쪽이 가스의 분해 효율이 향상되어 바람직하다.
상부 전극 (5) 은, 그 전면측 (하부 전극 (6) 측) 에 샤워플레이트 (10) 가 형성되도록 중공부 (5a) 를 갖고 있고, 그 중공부 (5a) 와 연통하도록 하여 가스 도입계 (3) 의 선단측을 접속하고, 샤워플레이트 (10) 에 형성되어 있는 다수의 가스 분출구 (10a) 로부터 하부 전극 (6) 상의 기판 (9) 을 향하여 균일하게 원료 가스를 분출시키도록 구성되어 있다. 또한, 하부 전극 (6) 은, 탑재되는 기판 (9) 을 소정 온도로 가열하는 히터 (도시 생략) 가 내장되어 있고, 막형성 중에는 어스 전위로 유지되도록 구성되어 있다.
다음으로, 본 발명에 관련된 폴리실리콘 TFT 의 제조 방법에 관해서 설명한다.
먼저, 기판 (9) 상에 감압열 CVD 법이나 플라즈마 CVD 법 등에 의해서 비정질 규소막을 50nm 의 두께로 막형성한 후에, 크세논클로라이드(XeC1) 엑시머레이저(파장 308nm) 또는 크립톤플로라이드 (KrF) 엑시머레이저 (파장 248nm) 를 조사함으로써, 비정질 규소막을 결정화시켜 결정성 규소막인 폴리실리콘 (Poly-Si) 을 얻을 수 있다. 이것을 포토리소그래피 및 에칭을 사용하여 패터닝하고, 활성층 (11) 을 형성한다.
그리고, 활성층 (11) 이 형성된 기판 (9) 을, 상기한 플라즈마 CVD 장치 (1) 의 반응 용기 (2) 내의 하부 전극 (6) 상에 탑재하고, 히터 (도시 생략) 에 통전하여 저항 가열하고, 기판 (9) 을 소정 온도로 가열한다. 이 때, 반응 용기 (2) 내를 배기계 (4) 를 통하여 배기하고 소정의 압력으로 조정한다.
그리고, 가스 도입계 (3) 를 통해서 반응 용기 (2) 내에 제 1 규소 부여 가스로서의 테트라에톡시오르토실리케이트 (TEOS) 등의 실란계 가스와, 산소 등의 산소 부여 가스로 이루어지는 혼합 가스 (원료 가스) 를 도입하여, 샤워플레이트 (10) 의 다수의 가스 분출구 (1Oa) 로부터 하부 전극 (6) 상의 기판 (9) 을 향하여 균일하게 혼합 가스를 분출시킨다. 이 때, 고주파 전원 (8) 으로부터 상부 전극 (5) 에 대하여 27.12MHz 의 고주파 전압을 인가하여, 상부 전극 (5) 과 하부 전 극 (6) 사이의 공간에 방전을 발생시켜 상기 혼합 가스를 플라즈마화하고, 활성층 (11) 상에 제 1 절연층인 제 1 산화 규소막 (12) 을 40～50nm 의 두께로 막형성한다.
또, 제 1 산화 규소막 (12) 을 막형성할 때에, 제 1 규소 부여 가스로서 상기한 테트라에톡시오르토실리케이트 (TEOS) 등의 실란계 가스 이외에도, 예를 들어 모노실란과, 디실란으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스를 사용해도 되고, 또한, 산소 부여 가스로서 산소 이외에도, 예를 들어 아산화질소, 오존, 이산화탄소, 물로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스를 사용할 수 있다.
그리고, 그 후, 동일하게 하여 제 2 규소 부여 가스로서의 모노실란 (SiH4) 등의 실란계 가스와, 암모니아 등의 질소 부여 가스와, 질소 등의 희석 가스로 이루어지는 혼합 가스를 도입하고, 방전에 의해 상기 혼합 가스를 플라즈마화하여, 제 1 산화 규소막 (12) 상에 제 2 절연층인 질화 규소막 (13) 을 10～20nm 의 두께로 막형성한다.
또, 질화 규소막 (13) 을 막형성할 때에, 제 2 규소 부여 가스로서 모노실란이외에도, 예를 들어 테트라에톡시오르토실리케이트, 헥사메틸디실라잔과, 디실라잔으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스를 사용해도 되고, 또한, 상기 질소 부여 가스로서 암모니아 이외에도, 예를 들어 일산화질소, 히드라진으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스를 사용할 수 있다.
그리고, 그 후, 제 1 산화 규소막 (12) 과 동일한 가스계의 혼합 가스를 도입하고, 방전에 의해 상기 혼합 가스를 플라즈마화하여, 질화 규소막 (13) 상에 제 3 절연층인 제 2 산화 규소막 (14) 을 50nm 의 두께로 막형성한다. 그리고, 이것을 포토리소그래피 및 에칭을 사용하여 패터닝하고, 게이트 절연층 (15) 을 형성한다. 본 발명의 특징인 게이트 절연층 (15) 의 상세함에 대해서는 후술한다.
이 제 2 산화 규소막 (14) 은 게이트 절연막의 절연성이 만족되는 것이면 막형성하지 않아도 된다.
또, 제 1, 2 산화 규소막 (12, 14) 을 형성하는 혼합 가스로서는, 실란계 가스, 산소 부여 가스의 각각으로부터 적어도 1 종류씩 골라서 소정량 혼합하여 이루어지는 혼합 가스를 사용하고, 질화 규소막 (13) 을 형성하는 혼합 가스로서는, 실란계 가스, 질소 부여 가스, 희석 가스의 각각으로부터 적어도 1 종류씩 골라 소정량 혼합하여 이루어지는 혼합 가스를 사용하고 있다.
다음으로, 상기 게이트 절연층 (15; 제 2 산화 규소막 (14)) 상에, 알루미늄막을 스퍼터법으로 250nm 의 두께로 막형성한 후에 몰리브덴막 50nm 을 스퍼터법으로 막형성한다. 이 알루미늄막 중에는 스칸듐을 0.2 중량% 함유시킨다. 이것은, 후의 공정에 있어서 힐록이나 위스커라고 불리는 바늘 형상의 돌기물이 형성되는 것을 억제하기 위해서이다. 그리고, 이것을 포토리소그래피 및 에칭을 사용하여 패터닝함으로써, 게이트 전극 (16) 을 형성한다.
그리고, 게이트 전극 (16) 을 형성하면 다음으로 소스/드레인 영역을 형성하기 위한 불순물 (1 도전형을 부여하기 위한 불순물) 의 도핑을 실시한다. 여기 에서는, N 채널형의 박막 트랜지스터를 얻기 위해, P(인) 의 도핑을 플라즈마 도핑법에 의해서 실시한다. 도핑의 종료 후에 어닐을 실시함으로써, 도핑된 불순물의 활성화와 도핑시의 손상 어닐을 실시한다. 상기의 공정에 있어서, 각각 소스 영역 (17), 채널 영역 (18), 드레인 영역 (19) 이 자기 정합적으로 형성된다.
다음으로, 게이트 전극 (16) 과 게이트 절연층 (15) 상에, CVD 법 (플라즈마 CVD 법, 열 CVD 법, ECR 플라즈마 CVD 법 등) 에 의해 산화 규소막 (20) 을 250nm 의 두께로 막형성한다. 그리고, 이것을 포토리소그래피 및 에칭을 사용하여 컨택트홀의 형성을 실시하여 층간 절연층 (21) 을 형성한 후, 몰리브덴막을 스퍼터법으로 50nm 의 두께로 막형성한 후에 알루미늄막 300nm 을 막형성하고, 소스 전극 (22) 과 드레인 전극 (23) 을 형성함으로써, 도 1 에 나타낸 본 발명에 관련된 폴리실리콘 TFT 가 얻어진다.
다음으로, 상기한 촉매 CVD 장치 (1) 에 의해서 제조되는 본 발명에 관련된 게이트 절연층 (15) 의 막형성 조건 등에 대해서 설명한다.
본 발명에 관련된 게이트 절연층 (15) 의 막두께는, 제 1 층 (제 1 산화 규소막 (12)):제 2 층 (질화 규소막 (13)):제 3 층 (제 2 산화 규소막 (14))=50nm:10nm:50nm 이고, 각각의 막형성 프로세스 조건은, 도 3 에 나타낸 바와 같다. 또, 비교를 위해, 종래의 폴리실리콘 TFT 의 게이트 절연층으로 사용되고 있는 TEOS 를 원료 가스로 한 산화 규소막의 대표적인 막형성 프로세스 조건도 함께 도 3 에 나타내었다. 또, 막형성 속도, 기판면내에서의 막두께 분포에 대해서는, 730mm×920mm 사이즈의 유리 기판 상에 막형성한 경우의 결과이다. 또 한, Vfb (단위:V) 는, 게이트 절연층 중의 결함의 양을 나타내는 지표로서 플랫밴드전압이고, Dit (단위:cm-2ㆍeV-1)는, 게이트 절연층과 규소 박막의 계면의 결함 밀도를 나타내는 지표로서의 계면 준위 밀도이다. 또한, 이 경우의 기판은, P 형의 Si[001] 단결정 웨이퍼 (Na=2×1015cm-3) 를 사용하고 있다.
도 3 에 나타낸 바와 같이, 종래의 게이트 절연층의 경우는, TEOS 를 원료 가스로 한 산화 규소막의 막형성 속도: 80nm/min 정도로, 기판면내에서의 막두께 분포 (10mm 단):±7.5% 정도이다. 또한, 그 막두께를 110nm 으로 한 경우, Vfb=-1.5～-2.0V 이고, Dit=8×1011cm-2ㆍeV-1 이었다.
이것을 근거로 하면, 후술하는 도 4～도 16 에 나타내는 측정 결과로부터, 본 발명에 있어서의 게이트 절연층의 막형성 프로세스 조건은, 게이트 절연층 전체의 막형성 속도: 78～83nm/min 정도로, 기판면내에서의 막두께 분포 (10mm 단):±5.5～7.0% 정도이다. 또한, 그 막두께를 110nm 으로 한 경우, Vfb=-1.0～-1.5V 이고, Dit=4.3×1010～9.6×1010cm-2ㆍeV-1이다.
도 4 는 제 1, 제 3 층으로서의 산화 규소막 (제 1, 제 2 산화 규소막 (12, 14)) 의 형성시에 있어서의, 막형성 온도와 막형성 속도의 관계를 나타내는 측정 결과이고, 도 5 는 산화 규소막 (제 1, 제 2 산화 규소막 (12, 14)) 의 형성시에 있어서의, 막형성 온도와 Dit, Vfb 의 관계를 나타내는 측정 결과이다. 또, 도 5 에 있어서, a 는 Dit 이고, b 는 Vfb 이다.
도 4 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 막형성 온도를 올리면 막형성 속도가 저하되어 생산성이 떨어진다. 또한, 도 5 에 나타내는 결과로부터 분명히 알 수 있듯이, Dit 는 막형성 온도가 올라가면 감소되어 계면의 결함 밀도가 저하되지만, 430℃ 정도 이상에서 대략 일정값이 된다. 한편, Vfb 는 막형성 온도가 오르면 상승하여 층내의 결함량의 감소를 나타내지만, 430℃ 이상에서 일정값이 된다. 또, 기판의 내열 온도 및 장치 재료의 형편상 450℃ 정도 이하가 바람직하다.
이 때문에, 산화 규소막 (제 1, 제 2 산화 규소막 (12, 14)) 의 막형성 속도를 높게 유지하고, Dit 를 낮게, Vfb 를 높게 막형성하기 위해서는, 330℃～430℃ 정도의 범위에서 막형성하는 것이 바람직하다.
도 6 은 산화 규소막 (제 1, 제 2 산화 규소막 (12, 14)) 의 형성시에 있어서의, 규소 부여 가스에 대한 산소 가스 조성비와 막형성 속도의 관계를 나타내는 측정 결과이고, 도 7 은, 산화 규소막 (제 1, 제 2 산화 규소막 (12, 14)) 의 형성에 있어서의, 산소 가스 조성비와 Dit, Vfb 의 관계를 나타내는 측정 결과이다. 또, 도 7 에 있어서, a 는 Dit 이고, b 는 Vfb 이다.
도 6 에 나타내는 결과로부터 분명히 알 수 있듯이, 산소 가스 조성비를 올리면 막형성 속도가 저하되어 생산성이 떨어진다. 또한, 도 7 에 나타내는 결과로부터 분명히 알 수 있듯이, Dit 는 산소 가스 조성비가 오르면 감소되어 계면의 결함 밀도가 저하되고, 산소 가스 조성비가 30 이하에서 급격히 저하되고, 50 이상에서 대략 일정값이 된다. 한편, Vfb 는 산소 가스 조성비가 오르면 상승 하여 층내의 결함량의 감소를 나타내지만, 30 이하에서 급격히 상승하고 50 이상에서 대략 일정값이 된다.
이 때문에, 산화 규소막 (제 1, 제 2 산화 규소막 (12 ,14)) 의 막형성 속도를 높게 유지하고, Dit 를 낮게, Vfb 를 높게 막형성하기 위해서는, 규소 부여 가스에 대한 산소 가스 조성비가 30～50 인 범위에서 막형성하는 것이 바람직하다.
도 8 은 산화 규소막 (제 1, 제 2 산화 규소막 (12 ,14)) 을 형성시에 있어서의, 프로세스 압력과 막형성 속도 및 기판면내 분포의 관계를 나타내는 측정 결과이다. 또, 도 8 에 있어서, a 는 막형성 속도, b 는 기판면내 분포이다. 이 측정 결과로부터 분명히 알 수 있듯이, 프로세스 압력을 올리면 막형성 속도가 감소한다. 또한, 기판면내 분포는 프로세스 압력 (125Pa) 부근에서 최소값을 취한다.
이 때문에, 산화 규소막 (제 1, 제 2 산화 규소막 (12 ,14)) 의 기판면내 분포를 작게 하기 위해서는, 프로세스 압력 80～200Pa 정도의 범위에서 막형성하는 것이 바람직하다.
도 9 는 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 형성시에 있어서의, 규소 부여 가스에 대한 질소 부여 가스로서의 암모니아 가스 조성비와 막형성 속도의 관계를 나타내는 측정 결과이고, 도 10 은 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 형성시에 있어서의, 암모니아 가스 조성비와 Dit, Vfb 의 관계를 나타내는 측정 결과이다. 또, 도 10 에 있어서, a 는 Dit 이고, b 는 Vfb 이다.
도 9 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 암모니아 가스 조성비를 올리면 막형성 속도가 저하되어 생산성이 떨어진다. 또한, 도 10 에 나타내는 결과로부터 분명히 알 수 있듯이, 암모니아 가스 조성비가 오르면 Dit 는 감소되어 계면의 결함 밀도가 저하되고, 암모니아 가스 조성비가 20 정도까지 Dit 는 급격히 저하되고, 20 이상에서 대략 일정값이 된다. 한편, Vfb 는 암모니아 가스 조성비가 오르면 상승하여 층내의 결함량의 감소를 나타내지만, 20 정도까지 급격히 상승되어 20 이상에서 대략 일정값이 된다.
따라서, 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 막형성 속도를 높게 유지하고, Dit 를 낮게, Vfb 를 높게 막형성하기 위해서는, 암모니아 가스 조성비가 10～25 정도인 범위에서 막형성하는 것이 바람직하다.
도 11 은 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 형성시에 있어서의, 규소 부여 가스에 대한 질소 가스 (희석 가스) 의 조성비와, 막형성 속도와 기판면내 분포의 관계를 나타내는 측정 결과이다. 또, 도 11에 있어서, a 는 막형성 속도이고, b 는 기판면내 분포이다.
도 11 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 질소 가스의 조성비를 올리면 막형성 속도가 감소한다. 또한, 기판면내 분포는, 질소 가스의 조성비 20 부근에서 최소값을 취한다. 이 때문에, 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 기판면내 분포를 작게 하기 위해서는, 질소 가스의 조성비 10～30 정도의 범위에서 막형성하는 것이 바람직하다.
도 12 는, 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 형성시 에 있어서의, 프로세스 압력과, 막형성 속도와 기판면내 분포의 관계를 나타내는 측정 결과이다. 또, 도 12 에 있어서, a 는 막형성 속도이고, b 는 기판면내 분포이다.
도 12 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 프로세스 압력을 올리면 막형성 속도가 감소하고, 기판면내 분포는 프로세스 압력 (250Pa) 부근에서 최소값을 취한다. 이 때문에, 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 기판면내 분포를 작게 하기 위해서는, 프로세스 압력 200～400Pa 정도의 범위에서 막형성하는 것이 바람직하다.
도 13 은 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 형성시에 있어서의, 막형성 온도와 막형성 속도의 관계를 나타내는 측정 결과이고, 도 14 는 질화 규소막 (제 2 절연층으로서의 질화 규소막 (13)) 의 형성시에 있어서의, 막형성 온도와 Dit, Vfb 의 관계를 나타내는 측정 결과이다. 또, 도 14 에 있어서, a 는 Dit 이고, b 는 Vfb 이다.
도 13 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 막형성 온도를 올리면 막형성 속도가 저하되어 생산성이 떨어진다. 또한, 도 14 에 나타내는 결과로부터 분명히 알 수 있듯이, Dit 는 막형성 온도가 오르면 감소되어 계면의 결함 밀도가 저하되지만, 430℃ 정도 이상에서 대략 일정값이 된다. 한편, Vfb 는 막형성 온도가 오르면 상승하여 층내의 결함량의 감소를 나타내지만, 430℃ 정도 이상에서 일정값이 된다. 또, 기판의 내열 온도로부터 450℃ 정도 이하가 바람직하다.
이 때문에, 질화 규소막 ((제 2 절연층으로서의 질화 규소막 (13)) 의 막형성 속도를 높게 유지하고, Dit 를 낮게, Vfb 를 높게 막형성하기 위해서는, 330℃～430℃ 정도의 범위에서 막형성하는 것이 바람직하다.
도 15 는 본 발명에 있어서의 게이트 절연층 (15) 의 제 1, 제 3 층 (제 1, 제 2 산화 규소막 (12, 14)) 에 있어서의 막두께와, Dit, Vfb 의 관계를 나타내는 측정 결과이다. 도 16 은 본 발명에 있어서의 게이트 절연층 (15) 의 제 2 층 (질화 규소막 (13)) 에 있어서의 막두께와, Dit, Vfb 의 관계를 나타내는 측정 결과이다. 또, 도 15, 도 16 에 있어서, a 는 Dit 이고, b 는 Vfb 이다.
도 15, 도 16 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 제 2 층 (질화 규소막 (13)) 의 막두께를 10～20nm 으로 한 경우에, 제 1, 제 3 층 (제 1, 제 2 산화 규소막 (12, 14)) 의 막두께가 각각 40～50nm 의 범위에서 양질의 막질 (Dit 가 낮고, 또한 Vfb 높다) 인 게이트 절연층을 얻을 수 있었다.
또한, 상기한 본 발명에 관련된 게이트 절연층 (15) 과, TEOS 를 원료 가스로 한 산화 규소막으로 이루어지는 종래의 게이트 절연층을 각각 갖는 상기 폴리실리콘 TFT 를 제조한 경우에 있어서의, 서브 스레쉬홀드 스위칭값 (S 값, 단위:V/dec) 과 스레쉬홀드 전압 (Vth, 단위:V) 을 측정한 결과, 도 17 에 나타내는 측정 결과가 얻어졌다. 또, 이 때의 각 게이트 절연층의 막형성 프로세스 조건은, 도 3 의 경우와 동일하다.
도 17 에 나타내는 측정 결과로부터 분명히 알 수 있듯이, 본 발명에 관련된 3 층 구조의 게이트 절연층 (15; 제 1 산화 규소막 (12), 질화 규소막 (13), 제 2 산화 규소막 (14)) 을 막형성함으로써, 종래의 단층 구조의 게이트 절연층 (산화 규소막) 에 비교하여, 서브 스레쉬홀드 스위칭값 (S 값) 이 작고, 또한 스레쉬홀드 전압 (Vth) 이 작은 고성능인 폴리실리콘 TFT 를 제작할 수 있다.
이와 같이, 발명에 관련된 제조 방법에 의하면, 양호한 생산성을 확보하면서, 우수한 특성 (낮은 기판 온도(450℃ 정도 이하) 으로 게이트 절연층의 막중의 결함 및 규소 박막 계면의 결함 밀도를 대폭 저감시켰다) 의 게이트 절연층을 갖는 폴리실리콘 TFT 를 얻을 수 있다.
Claims (18)
- 기판 상에 소스 영역, 드레인 영역, 채널 영역을 갖는 활성층과, 게이트 전극층과, 상기 활성층과 상기 게이트 전극층 사이에 형성되는 게이트 절연층을 갖는 박막 트랜지스터로서,상기 게이트 절연층이, 상기 활성층에 접하여 형성되는 제 1 산화 규소막과, 이 제 1 산화 규소막과 상기 게이트 전극층 사이에 상기 제 1 산화 규소막에 접하여 형성되는 질화 규소막을 포함하고,상기 제 1 산화 규소막의 막두께가 40nm 이상 50nm 이하이고, 상기 질화 규소막의 막두께가 10nm 이상 20nm 이하인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 질화 규소막과 상기 게이트 전극층 사이에 제 2 산화 규소막을 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 활성층이 폴리실리콘으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 산화 규소막, 상기 질화 규소막의 막두께의 비가 4～5:1～2 인 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서,상기 제 1 산화 규소막, 상기 질화 규소막, 상기 제 2 산화 규소막의 각각의 막두께의 비가 4～5:1～2:4～5 인 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 삭제
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 절연층 전체의 층두께가 50nm 이상 200nm 이하인 것을 특징으로 하는 박막 트랜지스터.
- 기판 표면에 활성층을 형성하는 공정,상기 활성층 상에 막두께가 40nm 이상 50nm 이하인 제 1 산화 규소막을 형성하는 공정,상기 제 1 산화 규소막 상에 막두께가 10nm 이상 20nm 이하인 질화 규소막을 형성하는 공정, 및상기 질화 규소막 상에 게이트 전극층을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서,상기 게이트 전극층을 형성하는 공정이 상기 질화 규소막 상에 제 2 산화 규소막을 형성한 후, 게이트 전극층을 형성하는 공정인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 산화 규소막을 형성하는 공정에 있어서는, 압력 조정된 반응 용기 내에 규소 원자를 함유하는 제 1 규소 부여 가스, 산소 원자를 함유하는 산소 부여 가스의 각각의 적어도 1 종류씩 도입하여, 플라즈마 CVD 법에 의해 산화 규소막을 형성하고,상기 질화 규소막을 형성하는 공정에 있어서는, 압력 조정된 반응 용기 내에 규소 원자를 함유하는 제 2 규소 부여 가스, 질소 원자를 함유하는 질소 부여 가스, 및 희석 가스의 각각의 적어도 1 종류씩을 도입하여, 플라즈마 CVD 법에 의해 질화 규소막을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 1 규소 부여 가스는 테트라에톡시오르토실리케이트, 헥사메틸디실라 잔, 모노실란, 및 디실란으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스이고,상기 산소 부여 가스는 산소, 아산화질소, 오존, 이산화탄소, 및 물로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 제 1 규소 부여 가스와 상기 산소 부여 가스의 조성비가 1:30～50 인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 산화 규소막의 막형성시의 압력은 80～200Pa 이고, 기판 온도는 330～430℃ 인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 2 규소 부여 가스는 테트라에톡시오르토실리케이트, 헥사메틸디실라잔, 모노실란, 및 디실란으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스이고,상기 질소 부여 가스는, 암모니아, 일산화질소, 및 히드라진으로 이루어지는 군으로부터 선택되는 어느 1 종류의 가스인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 2 규소 부여 가스, 상기 질소 부여 가스, 및 상기 희석 가스의 조성비가, 1:10～25:10～30 인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 질화 규소막의 막형성시의 압력은 200～400Pa 이고, 기판 온도는 330～430℃ 인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,플라즈마 CVD 법으로 상기 제 1 산화 규소막, 상기 제 2 산화 규소막, 및 상기 질화 규소막을 각각 형성할 때의, 전극에 인가하는 고주파 전압의 주파수가 27.1MHz 인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00127777 | 2004-04-23 | ||
| JP2004127777 | 2004-04-23 | ||
| PCT/JP2005/007808 WO2005104239A1 (ja) | 2004-04-23 | 2005-04-25 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070009526A KR20070009526A (ko) | 2007-01-18 |
| KR101184232B1 true KR101184232B1 (ko) | 2012-09-19 |
Family
ID=35197275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067005921A KR101184232B1 (ko) | 2004-04-23 | 2005-04-25 | 박막 트랜지스터 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| JP (2) | JP5066361B2 (ko) |
| KR (1) | KR101184232B1 (ko) |
| CN (2) | CN100550426C (ko) |
| TW (1) | TW200537573A (ko) |
| WO (1) | WO2005104239A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200106797A (ko) * | 2019-03-05 | 2020-09-15 | 에스케이머티리얼즈 주식회사 | 박막 트랜지스터 및 이의 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4978847B2 (ja) * | 2007-06-01 | 2012-07-18 | Ｎｌｔテクノロジー株式会社 | シリコン酸化膜及びその製造方法並びにそれを用いたゲート絶縁膜を有する半導体装置 |
| EP2449593B1 (en) | 2009-07-03 | 2019-08-28 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
| KR101202319B1 (ko) | 2010-07-26 | 2012-11-16 | 삼성전자주식회사 | 노광 장치 및 그 제어 방법 |
| CN102646595A (zh) | 2011-11-11 | 2012-08-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、显示器件 |
| CN103715266A (zh) * | 2013-12-25 | 2014-04-09 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管、阵列基板的制造方法及显示器件 |
| CN104600082A (zh) * | 2015-01-14 | 2015-05-06 | 京东方科技集团股份有限公司 | 一种阵列基板、显示面板及阵列基板的制作方法 |
| CN111052397B (zh) * | 2017-10-31 | 2023-07-14 | 株式会社爱发科 | 薄膜晶体管及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| JP3338481B2 (ja) * | 1992-09-08 | 2002-10-28 | ソニー株式会社 | 液晶表示装置 |
| JPH0799253A (ja) * | 1993-09-27 | 1995-04-11 | Sony Corp | Ｓｒａｍ型半導体装置およびその製造方法 |
| JPH07162009A (ja) * | 1993-12-08 | 1995-06-23 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP2742381B2 (ja) * | 1994-02-24 | 1998-04-22 | 株式会社ジーティシー | 絶縁膜の形成方法 |
| JPH07262009A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | パイプライン処理コンピュータ装置 |
| KR100407084B1 (ko) * | 1997-10-06 | 2003-11-28 | 세이코 엡슨 가부시키가이샤 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| JPH11168216A (ja) * | 1997-12-04 | 1999-06-22 | Matsushita Electron Corp | 薄膜トランジスタおよびその製造方法 |
| JP2000150389A (ja) * | 1998-11-06 | 2000-05-30 | Furontekku:Kk | プラズマｃｖｄ装置およびこれを用いた半導体装置の製造方法 |
| JP2000243802A (ja) * | 1999-02-19 | 2000-09-08 | Toshiba Corp | 半導体装置の製造方法及び装置 |
| JP2001102322A (ja) * | 1999-09-29 | 2001-04-13 | Seiko Epson Corp | 半導体装置の製造方法及び電気光学装置の製造方法並びにこれらの製造方法により製造された半導体装置及び電気光学装置 |
| JP4562835B2 (ja) * | 1999-11-05 | 2010-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP1127957A1 (en) * | 2000-02-24 | 2001-08-29 | Asm Japan K.K. | A film forming apparatus having cleaning function |
| JP4537610B2 (ja) * | 2001-04-11 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置及びその製造方法 |
| JP2003142496A (ja) * | 2001-11-08 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 薄膜半導体素子の製造方法 |
-
2005
- 2005-04-22 TW TW94112893A patent/TW200537573A/zh unknown
- 2005-04-25 WO PCT/JP2005/007808 patent/WO2005104239A1/ja active Application Filing
- 2005-04-25 KR KR1020067005921A patent/KR101184232B1/ko active IP Right Grant
- 2005-04-25 CN CNB2005800009560A patent/CN100550426C/zh active Active
- 2005-04-25 CN CN2009101417694A patent/CN101567392B/zh active Active
- 2005-04-25 JP JP2006519508A patent/JP5066361B2/ja active Active
-
2011
- 2011-12-20 JP JP2011278653A patent/JP2012119691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200106797A (ko) * | 2019-03-05 | 2020-09-15 | 에스케이머티리얼즈 주식회사 | 박막 트랜지스터 및 이의 제조방법 |
| KR102189557B1 (ko) | 2019-03-05 | 2020-12-11 | 에스케이머티리얼즈 주식회사 | 박막 트랜지스터 및 이의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070009526A (ko) | 2007-01-18 |
| CN101567392A (zh) | 2009-10-28 |
| JP2012119691A (ja) | 2012-06-21 |
| JP5066361B2 (ja) | 2012-11-07 |
| WO2005104239A1 (ja) | 2005-11-03 |
| CN1842919A (zh) | 2006-10-04 |
| CN100550426C (zh) | 2009-10-14 |
| TW200537573A (en) | 2005-11-16 |
| JPWO2005104239A1 (ja) | 2008-03-13 |
| CN101567392B (zh) | 2011-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101184232B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JP5317384B2 (ja) | 膜形成先駆物質の制御による窒化シリコン膜の特性及び均一性の制御 | |
| US7420202B2 (en) | Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device | |
| US20060019502A1 (en) | Method of controlling the film properties of a CVD-deposited silicon nitride film | |
| CN108987279A (zh) | 薄膜晶体管的制造方法 | |
| KR100344845B1 (ko) | 반도체장치와 그 제조방법 | |
| US20060145158A1 (en) | Poly-crystalline silicon thin film transistor | |
| US20090200553A1 (en) | High temperature thin film transistor on soda lime glass | |
| Kim et al. | Excimer-laser crystallized poly-Si TFT's with transparent gate | |
| CN105742370A (zh) | 低温多晶硅薄膜晶体管及其制备方法 | |
| Lee et al. | Improved long-term stability of low-temperature polysilicon thin-film transistors by using a tandem gate insulator with an atomic layer of deposited silicon dioxide | |
| JP2000068518A (ja) | 薄膜トランジスタの製造方法 | |
| Higashi et al. | Development of high-performance polycrystalline silicon thin-film transistors (TFTs) using defect control process technologies | |
| TWI773844B (zh) | 薄膜電晶體及其製造方法 | |
| JP4337554B2 (ja) | 半導体装置の製造方法 | |
| JPH05291220A (ja) | 半導体装置の製造方法 | |
| Schropp et al. | Low Temperature Poly-Si Layers Deposited by Hot Wire CVD Yielding a Mobility of 4.0 cm2V− 1s− 1 in Top Gate Thin Film Transistors | |
| JP2005327836A (ja) | 成膜方法 | |
| KR100659911B1 (ko) | 다결정 실리콘 형성방법 및 이를 이용한 박막트랜지스터의 제조 방법 | |
| KR101201316B1 (ko) | 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의제조방법 | |
| KR930009547B1 (ko) | SiNx/a-Si 계면 형성 방법 | |
| JP4337555B2 (ja) | 半導体装置の製造方法 | |
| EP2613346B1 (en) | Thin film transistor, manufacturing method thereof and display device | |
| Pangal et al. | Integrated amorphous and polycrystalline silicon thin-film transistors in a single silicon layer | |
| US20090146264A1 (en) | Thin film transistor on soda lime glass with barrier layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160819 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170817 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180813 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190906 Year of fee payment: 8 |