TWI773844B - 薄膜電晶體及其製造方法 - Google Patents

薄膜電晶體及其製造方法 Download PDF

Info

Publication number
TWI773844B
TWI773844B TW107138025A TW107138025A TWI773844B TW I773844 B TWI773844 B TW I773844B TW 107138025 A TW107138025 A TW 107138025A TW 107138025 A TW107138025 A TW 107138025A TW I773844 B TWI773844 B TW I773844B
Authority
TW
Taiwan
Prior art keywords
oxide layer
layer
thin film
metal oxide
film transistor
Prior art date
Application number
TW107138025A
Other languages
English (en)
Other versions
TW201931610A (zh
Inventor
菊池亨
大園修司
太田淳
座間秀昭
浅利伸
Original Assignee
日商愛發科股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商愛發科股份有限公司 filed Critical 日商愛發科股份有限公司
Publication of TW201931610A publication Critical patent/TW201931610A/zh
Application granted granted Critical
Publication of TWI773844B publication Critical patent/TWI773844B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本發明之一形態的薄膜電晶體的製造方法，係包含以下的工序：於基板上形成活性層。源極區域以及汲極區域係形成為可與上述活性層電連接。以氧化矽構成的氧化物層係藉由電漿CVD而形成於上述活性層的表面。將以氧化鋁所構成的金屬氧化物層係藉由ALD而形成於上述氧化物層的表面。於上述金屬氧化物層的表面係形成有閘極電極。

Description

薄膜電晶體及其製造方法
本發明係關於一種具有多層構造之閘極絕緣膜的薄膜電晶體及其製造方法。
LTPS(Low Temperature Poly-Silicon；低溫多晶矽)TFT(Thin Film Transistor；薄膜電晶體)的遷移率高，能用於有機EL(electro luminescence；電致發光)顯示裝置或液晶顯示裝置。例如，在專利文獻1中已有揭示一種已於活性層中使用LTPS的薄膜電晶體。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開2010-98149號公報。
一般而言，已使用多晶矽的薄膜電晶體係依照在多晶矽上的閘極絕緣膜以及閘極電極的順序來製作。然而，如閘極絕緣膜的披覆率不良，則閘極絕緣膜無法在具有凹凸的多晶矽上均勻的成膜。因此導致在閘極電極與多晶矽之間流動漏電流(leak current)，從而發生在影像上出現不均等的顯示裝置上的問題。
有鑑於如以上的情形，本發明之目的係在於提供一種披覆率高且電晶體特性良好的薄膜電晶體及其製造方法。
為了達成上述目的，本發明之一形態的薄膜電晶體的製造方法，係包含以下的工序。
於基板上形成活性層。
源極區域以及汲極區域係形成為可與上述活性層電連接。
藉由電漿CVD(Chemical Vapor Deposition；化學氣相沉積)而將以氧化矽構成的氧化物層形成於上述活性層的表面。
藉由ALD(Atomic Layer Deposition；原子層沉積)而將以氧化鋁所構成的金屬氧化物層形成於上述氧化物層的表面。
於上述金屬氧化物層的表面係形成有閘極電極。
在上述製造方法中，作為閘極絕緣膜係依照順序形成氧化物層以及金屬氧化物層。由於金屬氧化物層係以經由ALD所成膜而成的氧化鋁所構成，因此與經由電漿CVD所成膜的氧化矽單膜所產生的閘極絕緣膜相比能得到高的被覆率。藉此，能有效防止閘極電極與活性層之間的漏電流，且能製造可進行良好臨限值電壓控制的薄膜電晶體。
又，與氧化矽單膜所產生的閘極絕緣膜相比，可使以多層地形成閘極絕緣膜之表觀的介電常數變高。藉此，能改善活性層的電荷遷移率。
亦可更包含以下工序：於上述氧化物層與上述金屬氧化物層之間形成富含有氫的中間層，以及對上述中間層進行退火處理。
根據此製造方法，富含有氫的中間層所包含的大量的氫原子藉由退火而移動於活性層與氧化物層之間的界面處。大量的氫原子以存在於該界面處的懸鍵為終端，而使界面態(interface state)密度下降。藉此，能防止閘極電極與活性層之間的漏電流，且能製造具有良好切換特性的薄膜電晶體。
又，根據此製造方法，金屬氧化物層作為阻障層而發揮作用，氧化物層以及中間層所包含的氫原子藉由退火 而容易移動於活性層與氧化物層之間的界面處。藉此，能提高該界面的缺陷修復功效。
亦可藉由對上述氧化物層進行氫電漿處理而形成上述中間層。
亦可藉由於上述氧化物層以及上述金屬氧化物層之間形成氮化矽或氧氮化矽的層而形成上述中間層。
形成上述氧化物層的工序以及形成上述氮化矽或上述氧氮化矽的層的工序亦可於同一腔室(chamber)內進行。如此，藉由於同一腔室內進行基板處理能防止基板的交換所伴隨的基板表面的污染。又，能減少基板交換的時間或機器的成本。
形成上述氧化物層的工序以及形成上述金屬氧化物層的工序亦可於真空環境中連續進行。
如此，藉由將基板處理設為一貫地真空的方式，能防止因氣體或空氣所導致的基板表面的污染。
本發明之一形態的薄膜電晶體，係具備：閘極電極、活性層、源極區域以及汲極區域，以及閘極絕緣膜。
上述活性層係以多晶矽構成。
上述源極區域以及汲極區域係與上述活性層電連接。
上述閘極絕緣膜係包含氧化物層以及金屬氧化物層。
上述氧化物層係以氧化矽構成且配置於上述閘極電極與上述活性層之間。
上述金屬氧化物層係以氧化鋁構成且配置於上述氧化層與上述閘極電極之間。
上述閘極絕緣膜亦可於上述氧化物層與上述金屬氧化物層之間更包含了含有氮化矽的中間層。
上述閘極絕緣膜亦可於上述氧化物層與上述金屬氧化物層之間更包含了含有氧氮化矽的中間層。
上述中間層的厚度亦可為3nm以上10nm以下。
為了使中間層僅作為氫原子的供給源發揮作用，能以3nm以上10nm以下的厚度於界面處供給足夠的量的氫。
如以上所述，依據本發明能提供一種披覆率高且電晶體特性良好並具有閘極絕緣膜之薄膜電晶體及其製造方法。
1、2:薄膜電晶體
10:基板
10a:絕緣膜
11:活性層
12、22、32:閘極絕緣膜
12A:氧化物層
12B:金屬氧化物層
12C、12D:中間層
13:閘極電極
14D:汲極區域
14S:源極區域
15:層間絕緣膜
16D:汲極電極
16S:源極電極
100:電漿CVD裝置
110、210:真空腔室
111、211:載物台
112、212:加熱器
113:高頻電極
114:淋頭
115:氣體擴散板
116:噴出孔
120:真空排氣系統
130:電力供給系統
140、220:控制器
200:ALD裝置
A:非晶矽膜
D1、D2:開口部
圖1係顯示本發明之一實施形態的薄膜電晶體之構成的概略剖視圖。
圖2係說明上述薄膜電晶體之製造方法的工序剖視圖。
圖3係說明上述薄膜電晶體之製造方法的工序剖視圖。
圖4係用於本發明之一實施形態的薄膜電晶體之製造的電漿CVD裝置的概略圖。
圖5係用於本發明之一實施形態的薄膜電晶體之製造的ALD裝置的概略圖。
圖6係說明上述薄膜電晶體之製造方法的工序剖視圖。
圖7係說明上述薄膜電晶體之製造方法的工序剖視圖。
圖8係說明上述薄膜電晶體之製造方法的工序剖視圖。
圖9係顯示各金屬氧化物薄膜的平帶電壓(flat-band voltage)的一實驗結果。
圖10係顯示Al2O3薄膜的CV曲線的一實驗結果。
圖11係顯示TEOS(Tetra-ethoxy-silane；四乙氧基矽烷)-SiOx(氧化矽)與Al2O3(氧化鋁)之間的雙層構造的薄膜的CV曲線的一實驗結果。
圖12係顯示上述薄膜電晶體之氧化物層的膜厚與平帶電壓之間的關係的示意圖。
圖13係顯示上述薄膜電晶體之氧化物層的膜厚與遲滯(hysteresis)特性之間的關係的示意圖。
圖14係顯示上述薄膜電晶體之氧化物層的膜厚與界面態密度之間的關係的示意圖。
圖15係顯示本發明之第二實施形態的薄膜電晶體之構成的概略剖視圖。
圖16係顯示上述薄膜電晶體之中間層的膜厚與界面態密度之間的關係的示意圖。
圖17係顯示本發明之第三實施形態的薄膜電晶體之構成的概略剖視圖。
[LTPS-TFT的概要]
一般而言，被用於LTPS中的閘極絕緣膜可使用TEOS-SiOx。與以SiH4(矽烷)-SiO(氧化矽)所作成的閘極絕緣膜相比，用於TEOS-SiOx的閘極絕緣膜的薄膜電晶體特性良好。具體而言，TEOS-SiOx之中的平帶電壓接近理想值，比較容易進行薄膜電晶體的臨限值電壓控制，且具有良好的薄膜電晶體特性的長期安定性以及界面的缺陷態密度較小等特長。
然而，TEOS-SiOx膜具有難以得到相對於元件圖案(device pattern)的良好披覆率的問題。頂部閘極型(top gate type)的LTPS-TFT的膜構造係於作為活性層的多晶矽上依照順序形成閘極絕緣膜以及閘極電極。如在具有凹凸的多晶矽上所形成的閘極絕緣膜的披覆率不良，則閘極絕緣膜 無法均勻地成膜，導致在閘極電極與多晶矽之間流動漏電流，從而發生在影像上不均等的顯示裝置上的問題。
為了提升顯示裝置的畫素部分的開口率，或為了降低畫素以外的周邊電路的消耗電力，必須要使動作電壓下降。為了進行此些的對策，必須加大薄膜電晶體的遷移率，為此必須進行閘極絕緣膜的薄膜化。然而，由於閘極絕緣膜的薄膜化會導致漏電流的增加，因而閘極絕緣膜的薄膜化是有界限的。
因此近年，電晶體特性良好且相對於凹凸的披覆率佳的閘極絕緣膜特性係在顯示裝置的特性改善上作為必要的技術而受到注目。
已知有一種作為相對於凹凸的披覆率良好的絕緣膜成膜技術的原子層沉積法(ALD)。這是一種將二種以上的原料氣體依序地供給至基板表面從而形成已控制原子層的薄膜的手法。ALD是一種絕緣膜的形成方法，於將原料供給至基板表面時，以一分子層使用自我停止吸附、反應的功能，藉此使相對於基板的凹凸的周圍附著非常良好，作為披覆率可幾乎接近100%。
然而，對以ALD技術所成膜而成的Al2O3薄膜進行CV(容量-電壓)特性的評價後，如後所述，平帶電壓會有向正側大量偏移的傾向。於CV曲線測量時的開始電壓為正的時候與為負的時候而有產生平帶電壓的差異之類的遲滯 發生時，電晶體特性的臨限值(threshold)電壓變的不穩定，此狀況下無法作為閘極絕緣膜使用。
為了解決以上的問題，本實施形態中，藉由設法對閘極絕緣膜的構造以及製作方法進行設計，可一邊抑制CV曲線的遲滯特性一邊提高多晶矽的披覆率，從而得到良好的電晶體特性。
以下一邊參照圖式一邊說明本發明的實施形態。
<第一實施形態>
圖1係本發明之一實施形態的薄膜電晶體1的概略剖視圖。
[薄膜電晶體之構成]
本實施形態的薄膜電晶體1具有：活性層11、源極區域14S以及汲極區域14D、閘極絕緣膜12以及閘極電極13。
薄膜電晶體1係由活性層11、閘極絕緣膜12、閘極電極13以及頂部閘極型的薄膜電晶體所構成，前述活性層11係形成於基板10上，前述閘極絕緣膜12係以披覆源極區域14S以及汲極區域14D的方式形成，前述閘極電極13係形成於前述閘極絕緣膜12上。
以下針對薄膜電晶體1的各部的構成進行說明。
(活性層)
活性層11係由已形成於基板10上的絕緣膜(例如氧化矽膜)10a的多晶矽構成，且作為薄膜電晶體1的通道層(channel layer)而發揮功能。雖然基板10典型上是透明的玻璃基板，但亦可以是矽基板等的半導體基板或塑膠膜等的樹脂基板。如後所述，活性層11係藉由將已形成於基板10上的非晶矽進行退火處理所結晶化而形成。活性層11的厚度並無特別限定，例如為40nm至50nm。
(源極區域以及汲極區域)
源極區域14S以及汲極區域14D係以隔著活性層11的方式相互地分離而被形成。源極區域14S以及汲極區域14D係如後所述，例如能藉由將雜質離子植入於構成活性層11的多晶矽膜而形成。
(閘極絕緣膜)
閘極絕緣膜12係配置於活性層11與閘極電極13之間，且具有以下功能：一邊將活性層11與閘極電極13之間電性絕緣一邊藉由施加於閘極絕緣膜12的電壓而在活性層11內形成電荷反轉的層(反轉層)。閘極絕緣膜12係具有氧化物層12A以及金屬氧化物層12B。
氧化物層12A係以披覆活性層11、源極區域14S以及汲極區域14D的方式形成於基板10上。
氧化物層12A係以氧化矽(SiOx)構成，本實施形態中，係以將矽烷(SiH4)或TEOS作為成膜材料所形成的氧化矽來構成。藉此，薄膜電晶體1能變的比較容易進行臨限值電壓控制，且容易得到良好的電晶體特性的長期安定性以及界面的缺陷態密度較小等良好的特性。氧化物層12A的厚度例如能設為10nm至120nm。
作為氧化物層12A的形成方法係使用如後所述的電漿CVD。作為電漿CVD的原料氣體例如能使用矽烷(SiH4)以及四乙氧基矽烷(TEOS)等的矽化合物。本實施形態中，作為電漿CVD的原料氣體係使用TEOS以及氧(O2)。
金屬氧化物層12B係形成於氧化物層12A之上。金屬氧化物層12B係以氧化鋁(Al2O3)構成。作為金屬氧化物層12B的形成方法係使用ALD。作為ALD的原料氣體能使用各種的鋁化合物，本實施形態中係使用三甲基鋁(Trimethylaluminium；TMA)。又，作為ALD的反應氣體能使用氧、臭氧(O3)等的氧化氣體，本實施形態中係使用水蒸氣(H2O)。又，作為ALD的沖洗氣體並無特別限定，本實施形態中係使用氮(N2)
ALD的段差披覆性以及膜厚控制性良好，藉由ALD所製作出的Al2O3層具有良好的披覆率，且能有效的防止漏電流。但反方面來看，在由Al2O3薄膜的單一層來構成閘極絕緣膜的狀況下，平帶電壓會有向正方向偏移的傾向，因而使遲滯特性發生，而有因為前述遲滯特性的大小而導致薄膜電晶體的臨限值電壓變的不穩定的疑慮。
本實施形態中，閘極絕緣膜12係由依照氧化物層12A以及金屬氧化物層12B的順序所積層而成的雙層構造，前述氧化物層12A係由TEOS-SiOx所構成，前述金屬氧化物層12B係由Al2O3所構成。藉由此構造能抑制由Al2O3層所引起的遲滯特性，且能得到良好的披覆率。藉此，薄膜電晶體1能一邊防止漏電流一邊進行良好的臨限值電壓控制。
金屬氧化物層12B的厚度例如能設為10nm至120nm。藉此，能一邊抑制遲滯特性一邊得到良好的披覆率。
藉由將閘極絕緣膜12的厚度(氧化物層12A的厚度以及金屬氧化物層12B的厚度的總和)設為合計在130nm以內，能一邊謀求薄膜電晶體1的小型化一邊得到上述的各個功效。
(閘極電極)
閘極電極13係由已形成於閘極絕緣膜12之上的導電膜構成。閘極電極13典型上係由Al(鋁)、Mo(鉬)、Cu(銅)、Ti(鈦)等的金屬單層膜或金屬多層膜所構成，例如可藉由濺鍍法形成。閘極電極13的厚度並無特別限定，例如為200nm至300nm。
(其他)
閘極絕緣膜12以及閘極電極13之上係形成有層間絕緣膜15。層間絕緣膜15係用於保持電極間的絕緣。層間絕緣膜15係由電絕緣性材料所構成，典型上係由氧化矽、氮化矽等所構成。層間絕緣膜15的厚度並無特別限定，例如為200nm至500nm。
薄膜電晶體1進一步具備有源極電極16S以及汲極電極16D。源極電極16S以及汲極電極16D係貫穿層間絕緣膜15以及閘極絕緣膜12，並分別電連接於源極區域14S以及汲極區域14D。源極電極16S以及汲極電極16D係將源極區域14S以及汲極區域14D作為用於連接未圖示的周邊電路的引出電極來構成。
[薄膜電晶體的製造方法]
其次，針對以上所述之構成本實施形態的薄膜電晶體1的製造方法進行說明。圖2至圖8係說明薄膜電晶體1 之製造方法的各工序的剖視圖以及成膜裝置的概略剖視圖。
(閘極電極的形成)
首先，如圖2所示，將絕緣膜10a以及非晶矽膜A形成於基板10上。雖然絕緣膜10a典型上係由氧化矽膜所構成，當然亦可由其他的材料來構成，或亦可因應需要而省略。非晶矽膜A的原料並無特別限定，例如若為藉由電漿CVD所進行的形成，則能使用矽烷(SiH4)或乙矽烷(Si2H6)等的矽化合物來作為原料氣體。
(閘極絕緣膜的形成)
其次，為了使已形成於基板10上的非晶矽膜A結晶化而施以熱處理。其後，藉由圖案化(patterning)為預定形狀而形成由多晶矽所構成的活性層11。
接下來，如圖3所示，以披覆活性層11的表面的方式於基板10上形成閘極絕緣膜12。閘極絕緣膜12的形成工序係具有：形成氧化物層12A的步驟以及形成金屬氧化物層12B的步驟。
〔氧化物層的形成工序〕
氧化物層12A係以披覆活性層11的表面的方式形成於基板10上。氧化物層12A係藉由電漿CVD形成。電漿 CVD裝置並無特別限定，本實施形態中係使用圖4所概略顯示的電漿CVD裝置100。
電漿CVD裝置100係具備：真空腔室110以及已設置於真空腔室110內部的基板支撐用的載物台(stage)111。載物台111的內部係具有加熱器112。真空腔室110的內部與加熱器載物台111相對向的位置係配置有高頻電極113。高頻電極113係具有淋頭114，淋頭114中係設置有：氣體擴散板115以及複數個噴出孔116，前述氣體擴散板115係用於使已從氣體導入系統導入的氣體均勻的擴散，前述複數個噴出孔116係用於噴出氣體。真空腔室110中係連接有：真空排氣系統120、具有高頻電源的電力供給系統130、控制器140以及未圖示之氣體導入系統統。控制器140係分別控制加熱器112、電力供給系統130、真空排氣系統120以及氣體導入系統。
本實施形態中，作為電漿CVD的原料氣體(CVD氣體)能使用TEOS以及氧。TEOS以及氧之間的流量比並無特別限定，例如能設為氧/TEOS=50。
成膜條件並無特別限定，例如在玻璃基板尺寸為730mm×920mm時，能以以下的條件實施。
TEOS流量：360[sccm]
氧流量：16000[sccm]
處理壓力：175[Pa]
RF頻率：27.12[MHz]
RF電力：4000[W]
加熱器溫度：350[℃]
〔金屬氧化物層的形成〕
金屬氧化物層12B係以披覆氧化物層12A的方式來形成。金屬氧化物層12B係藉由ALD來形成。ALD裝置並無特別限定，本實施形態中係使用圖5所概略顯示的ALD裝置200。
ALD裝置200係具備：真空腔室210以及已設置於真空腔室210內部的基板支撐用的載物台211。載物台211的內部係具有加熱器212。真空腔室210中係配置有：控制器220、未圖示之氣體導入系統以及真空排氣系統。控制器220係分別控制加熱器212、氣體導入系統以及真空排氣系統。
氣體導入系統可構成為分別獨立地將原料氣體、反應氣體以及沖洗氣體導入於真空腔室210內部，或者可構成為將上述氣體混合之後導入於真空腔室210內部。本實施形態中分別使用TMA氣體作為原料氣體，使用水蒸氣作為反應氣體，使用氮氣作為沖洗氣體。
於金屬氧化物層12B的形成時，作為第一工序係將來自氣體導入系統的作為原料氣體的TMA氣體導入至真空腔室210。已導入至真空腔室210內的TMA氣體的分子係吸附(化學吸附)於基板10的表面。於基板10的表面已吸附了TMA氣體的分子後，停止來自氣體導入系統的TMA氣體的導入。
披覆條件例如在玻璃基板尺寸為730mm×920mm時，能將基板10的溫度設為250℃，能將真空腔室210內的壓力設為100Pa以及能將TMA氣體的導入量設為3cc/循環(cycle)。再者，以下的處理中係將基板10的溫度設定為250℃。
其次，作為第二工序，係將來自氣體導入系統的氮氣作為沖洗氣體而導入。藉由沖洗氣體而使真空腔室210內的壓力升高從而將原料氣體推出。已擴散於真空腔室210內的原料氣體係藉由排氣泵而被真空排氣。
沖洗條件係已被設為如下，亦即，將氮氣的導入時間設為1秒，將真空腔室210內的壓力設為100Pa以及將氮氣的流量設為1000sccm。
其次，作為第三工序，係將來自氣體導入系統的水蒸氣作為反應氣體而導入。被導入於真空腔室210的水蒸氣 係與已附著於基板10的表面的TMA氣體的分子反應而將TMA氧化，從而於基板10表面形成氧化鋁(Al2O3)的薄膜。反應後停止來自氣體導入系統的反應氣體的導入。
氧化條件係將真空腔室210內的壓力設為100Pa以及將水蒸氣的導入量設為3cc/循環(cycle)。
其次，作為第四工序，係將來自氣體導入系統的氮氣作為沖洗氣體而導入。藉由沖洗氣體而使真空腔室210內的壓力升高從而將水蒸氣推出。已擴散於真空腔室210內的水蒸氣係藉由排氣泵而被真空排氣。
沖洗條件係已被設為如下，亦即，將氮氣的導入時間設為1秒，將真空腔室210內的壓力設為100Pa以及將氮氣的流量設為1000sccm。
藉由重複上述第一工序至第四工序複數個循環直到薄膜成為所期望的厚度為止，從而形成由Al2O3薄膜所構成的金屬氧化物層12B。
(閘極電極的形成工序)
其次，如圖6所示，將閘極電極13形成於金屬氧化物層12B之上。
閘極電極13典型上係由Al、Mo、Cu、Ti等的金屬單層膜或金屬多層膜所構成，例如可藉由濺鍍法形成。閘極電極13能藉由將上述金屬膜圖案化為預定形狀而形成。
(源極區域以及汲極區域的形成工序)
接下來，如圖7所示，分別形成源極區域14S以及汲極區域14D。
源極區域14S以及汲極區域14D的形成方法並無特別限定，本實施形態中，係藉由將閘極電極13作為遮罩的離子植入技術而能於構成活性層11的多晶矽膜的預定區域分別形成源極區域14S以及汲極區域14D。所植入的雜質離子(dopant；摻雜物)能因應活性層11的導電型(N型、P型)來適當的選擇，典型上係使用硼(B)或磷(P)。
(層間絕緣膜以及源極電極/汲極電極的形成工序)
其次，如圖8所示，以披覆閘極電極13以及金屬氧化物層12B的方式形成層間絕緣膜15。
層間絕緣膜15能以電絕緣性材料構成。典型上係以氧化矽膜、氮化矽膜等的氧化膜或氮化膜來構成，亦可進一步以積層此些膜的積層膜來構成。層間絕緣膜15例如能藉由CVD法、濺鍍法來形成
接下來，到達源極區域14S以及汲極區域14D的開口部D1以及開口部D2係以貫穿層間絕緣膜15以及閘極絕緣膜12的方式來形成。開口部D1以及開口部D2的形成方法並無特別限定，例如能使用雷射加工技術或蝕刻法等。
之後，填充開口部D1以及開口部D2的金屬膜係形成於層間絕緣膜15之上，藉由將該金屬膜圖案化為預定形狀而能形成源極電極16S以及汲極電極16D。能藉由以上的方式而製造出圖1所顯示的薄膜電晶體1。
[本實施形態的作用]
本實施形態中，閘極絕緣膜12能由氧化物層12A與金屬氧化物層12B之間的積層膜所構成。由於金屬氧化物層12B係以經由ALD所成膜而成的氧化鋁層所構成，因此與經由電漿CVD所成膜的氧化矽單膜所產生的閘極絕緣膜相比，能得到相對於活性層11的高的被覆率。
在此，如上所述，以Al2O3薄膜的單一層來構成閘極絕緣膜的狀況下，平帶電壓會有向正方向偏移的傾向。又，容易發生遲滯特性。將具有遲滯特性的閘極絕緣膜應用於薄膜電晶體時，會有導致薄膜電晶體的臨限值電壓變的不穩定的疑慮。
發明者們將閘極絕緣膜的構成相異之複數個樣品製作於矽晶圓上，並且對此些樣品的平帶電壓以及遲滯特性進行了評價。
首先，製作出樣品1以及樣品2，樣品1具有藉由ALD所成膜而成的Al2O3薄膜的單一層所構成的閘極絕緣膜樣品2具有藉由電漿CVD所成膜而成的TEOS-SiOx薄膜的單一層所構成的閘極絕緣膜。本實驗例中，作為成膜裝置係使用了分別已顯示於圖4以及圖5的電漿CVD裝置100以及ALD裝置200。
將顯示有樣品1及樣品2中之閘極絕緣膜的膜厚與平帶電壓(Vfb)之間的關係的測量結果顯示於圖9以及表1。圖9中，分別以白色菱形記號以及黑色方塊顯示Al2O3薄膜以及TEOS-SiOx薄膜。
Figure 107138025-A0305-02-0023-1
藉由圖11以及表1，與閘極絕緣膜係由TEOS-SiOx薄膜所構成的樣品2進行比較，確認到閘極絕緣膜係由Al2O3薄膜所構成的樣品1的平帶電壓為+3V以上且大量向正方向偏移。
其次，製作出樣品3，具有藉由電漿CVD所成膜而成的厚度50nm的TEOS-SiOx薄膜與藉由ALD所成膜而成的厚度50nm的Al2O3薄膜的積層膜所構成的閘極絕緣膜(相當於本實施形態的閘極絕緣膜12的構成)，並且比較了樣品1與樣品3的CV曲線。圖10以及圖11中係顯示樣品1、樣品3的CV曲線測量結果。
根據圖10，閘極絕緣膜係由Al2O3薄膜所構成的樣品1中，平帶電壓係如上述向正向偏移。又，CV曲線測量時的開始電壓為正之時與為負之時產生了平帶電壓的差異，能確認到發生了遲滯特性。由於在CV曲線發生了遲滯特性係意味著電晶體特性的臨限值電壓不穩定的緣故，因此作為閘極絕緣膜係為不佳。
另一方面，根據圖11，閘極絕緣膜於TEOS-SiOx薄膜之上形成Al2O3薄膜的樣品中，確認到只有上述Al2O3薄膜的樣品並未發生遲滯特性。如此，於矽基板上依照TEOS-SiOx薄膜與Al2O3薄膜的順序所形成的雙層構造的薄膜中，可以確認到幾乎不發生CV曲線的遲滯特性。
根據以上的實驗結果，即使是在本實施形態的薄膜電晶體1中，由於閘極絕緣膜12係由依照在活性層11之上以TEOS-SiOx所構成的氧化物層12A以及以Al2O3所構成的 金屬氧化物層12B的順序所形成的構造，因此能抑制遲滯特性的發生。藉此，薄膜電晶體1能進行良好的臨限值電壓控制。
接下來，本實施形態的薄膜電晶體1之中，將金屬氧化物層12B的膜厚固定於50nm，且分別測量將氧化物層12A的膜厚設為0nm至80nm時中之平帶電壓Vfb(V)、遲滯(V)以及界面態密度Dit(eV-1．cm-2)。上述各測量分別進行於成膜後立即以及退火處理(500℃)之後。
圖12至圖14以及表2係分別顯示藉由上述各測量所得到的平帶電壓、遲滯以及界面態密度。
Figure 107138025-A0305-02-0025-2
根據圖12，氧化物層12A(TEOS-SiOx)的膜厚在20nm以上80nm以下之時，遵照平帶電壓的絕對值比樣品2為低，膜厚變大，則能確認到平帶電壓接近0。
又，根據圖13，氧化物層12A(TEOS-SiOx)的膜厚在20nm以上80nm以下之時，確認到於退火後中幾乎未發生 遲滯特性。
再者，氧化物層12A的膜厚為0nm之時，確認到有遲滯特性發生。此為實質相當於上述樣品1。
更且，根據圖14，氧化物層12A(TEOS-SiOx)的膜厚在20nm以上80nm以下之時，確認到退火處理後中之界面態密度大大降低。針對此結果，認為有以下情形。由於氧化物層12A係藉由電漿CVD所形成的緣故，因此氧化物層12A中含有氫原子。該氫原子藉由退火處理而移動於活性層11與氧化物層12A間之界面處，以存在於該界面處的懸鍵為終端，而使界面態密度下降。
如上所述，本實施形態的薄膜電晶體1中，由於閘極絕緣膜12具有由TEOS-SiOx薄膜所構成的氧化物層12A以及由Al2O3所構成的金屬氧化物層12B的積層構造，因此不會發生Al2O3的遲滯特性，從而確保良好的臨限值電壓控制。又，由於能以對於活性層11非常高的披覆率來形成閘極絕緣膜12，所以能防止閘極電極13與活性層11之間的漏電流，從而得到良好切換特性。
進一步根據本實施形態，由於閘極絕緣膜12能得到對於活性層11的良好披覆率，所以閘極絕緣膜的薄膜化變的可能。藉此，由於能謀求薄膜電晶體的小型化以及薄型化，因此能使顯示裝置的畫素部分的開口率上升。又， 由於能使薄膜電晶體的動作電壓下降，所以能降低顯示裝置的消耗電力。
<第二實施形態>
圖15係本發明之第二實施形態的薄膜電晶體2的概略剖視圖。以下主要針對與第一實施形態相異的構成進行說明，與上述的實施形態相同的構成附上相同的符號且省略或簡化其說明。
本實施形態的薄膜電晶體2之閘極絕緣膜22的構成與第一實施形態相異。具體而言，閘極絕緣膜22進一步具有配置於氧化物層12A以及金屬氧化物層12B之間的中間層12C。
中間層12C係包含有大量的氫原子的富含有氫的層，例如係由以電漿CVD法所形成的氮化矽(SiNX)或氧氮化矽(SiOXNy)所構成。
中間層12C係藉由後述之退火處理而使中間層12C中包含有大量的氫原子移動於活性層11與氧化物層12A的界面處。大量的氫原子以存在於該界面處的懸鍵為終端，而能得到使界面態密度下降的功效。
中間層12C如具有將上述之氫原子供給至懸鍵的功能，其膜厚並無特別限定，例如為3nm以上30nm以下。
其次，說明中間層12C的形成方法。本實施形態中，於閘極絕緣膜的形成工序中，係在氧化物層的形成工序之後具有中間層的形成工序。再者，由於活性層的形成工序、源極區域以及汲極區域的形成工序、閘極電極的形成工序、層間絕緣膜的形成工序、源極電極以及汲極電極的形成工序與第一實施形態相同的緣故，在此省略其說明。
中間層12C係被形成於氧化物層12A之上。作為中間層12C的形成方法，只要是能使中間層12C中含有氫原子的方法則並無特別限定。例如能使用電漿CVD。本實施形態中，作為電漿CVD的原料氣體係使用SiH4、NH3以及N2，從而形成由SiNX所構成的中間層12C。中間層12C成膜後，以預定的溫度(例如500℃)進行退火處理。退火處理既可在金屬氧化物層12B的形成前實施，也可在金屬氧化物層12B的形成後實施。但是，如果是為了將中間層12C中所含有的氫原子效率佳地供給至活性層11與氧化物層12A之間的界面處，則期望在金屬氧化物層12B的成膜後實施退火處理。
作為形成中間層12C的電漿CVD裝置並無特別限制，例如能採用已參照圖4說明的電漿CVD裝置100。
中間層12C的成膜條件並無特別限制，例如在玻璃基板尺寸為730mm×920mm時，能以以下的條件實施。
SiH4流量：500[sccm]
NH3流量：5000[sccm]
N2流量：7000[sccm]
處理壓力：200[Pa]
RF頻率：27.12[MHz]
RF電力：4000[W]
加熱器溫度：350[℃]
根據本實施形態能得到與上述第一實施形態相同的作用功效。本實施形態中，富含有氫的中間層12C所包含有大量的氫原子藉由退火處理而移動於活性層11與氧化物層12A的界面處。大量的氫原子以存在於該界面處的懸鍵為終端，而能使界面態密度下降。藉此，能防止閘極電極13與活性層11之間的漏電流，從而得到良好切換特性。
又，根據本實施形態，金屬氧化物層12B作為氫阻障層而發揮作用，中間層12C所包含的氫原子藉由退火而容易移動於活性層11與氧化物層12A之間的界面處。藉此，能提高該界面的缺陷修復功效。
本實施形態中，氧化物層12A的形成工序以及中間層 12C的形成工序亦可於同一腔室內進行。藉此，能防止被處理基板的交換所伴隨的氧化物層12A表面的污染。又，能減少基板交換的時間或機器的成本。
為了評價本實施形態的薄膜電晶體2的特性係將閘極絕緣膜的構造變更為以下內容，並且測量了界面態密度Dit(eV-1．cm-2)。
實驗中所使用的各薄膜電晶體的閘極絕緣膜的構造係設定為：只有氧化物層12A(膜厚80nm)的構造、只有金屬氧化物層12B(膜厚80nm)的構造、氧化物層12A(膜厚50nm)與金屬氧化物層12B(膜厚50nm)的雙層構造，以及氧化物層12A(膜厚50nm)與金屬氧化物層12B(膜厚80nm)之間已配置中間層12C(膜厚3nm)的三層構造。界面態密度的測量分別於成膜後立即進行以及退火處理(500℃)後進行。
表3係顯示藉由上述測量所得到的界面態密度。
Figure 107138025-A0305-02-0030-3
根據表3，與閘極絕緣膜為單膜時相比，確認到上述 雙層構造、以及上述三層構造中的退火處理後的界面態密度低，具有作為薄膜電晶體特性較佳的值。且確認到閘極絕緣膜為上述三層構造時的界面態密度比上述雙層構造之時更低，並具有更佳的值。這是認為有以下因素，亦即，中間層12C中包含有大量的氫原子藉由退火處理而移動於活性層11與氧化物層12A間之界面處，且以懸鍵為終端而進一步使界面態密度下降。藉此，薄膜電晶體2能得到更良好的切換特性
又，此結果也認為與金屬氧化物層12B作為氫阻障層有所關聯。具體而言，金屬氧化物層12B作為氫阻障層而發揮作用，中間層12C所包含的氫原子藉由退火而容易移動於活性層11與氧化物層12A之間的界面處。藉此，能提高該界面的缺陷修復功效。
其次，考察中間層12C的膜厚。本實施形態的薄膜電晶體2之中，分別將氧化物層12A以及金屬氧化物層12B的膜厚固定於50nm，且測量將中間層12C的膜厚設為0nm至30nm時的界面態密度Dit(eV-1．cm-2)。
圖16以及表4係顯示藉由上述測量所得到的界面態密度。
Figure 107138025-A0305-02-0031-4
Figure 107138025-A0305-02-0032-5
根據圖16，確認到中間層12C即使只有3nm也會使界面態密度下降。確認到隨著使中間層12C的膜厚變厚，界面態密度會進一步降低，且在實施例3-3的膜厚為10nm時界面態密度成為最低值。另一方面，確認到一旦中間層12C的膜厚超過10nm時，則界面態密度不再下降。因此可以得知，中間層12C在3nm以上10nm以下的極薄的膜厚下具有供給足夠的氫原子的功能。
接下來，於已將閘極絕緣膜的構造變更為以下內容的薄膜電晶體中，進行了薄膜電晶體特性(TFT特性)值的測量。各薄膜電晶體的閘極絕緣膜的構造係設定為：只有氧化物層12A(膜厚100nm)的構造、氧化物層12A(膜厚50nm)與金屬氧化物層12B(膜厚50nm)的雙層構造(薄膜電晶體1)，以及氧化物層12A(膜厚50nm)與金屬氧化物層12B(膜厚80nm)之間已配置中間層12C(膜厚10nm)的三層構造(薄膜電晶體2)。
作為TFT特性值，係測量了遷移率(cm2/Vs)以及次臨限擺幅值(Subthreshold Swing；S值)(V/dec)。TFT特性的測量係進行於上述各薄膜電晶體的退火處理(500℃)之後。
表5係顯示藉由上述測量所得到的遷移率以及S值。
Figure 107138025-A0305-02-0033-6
根據表5，與閘極絕緣膜為單膜構造時相比，確認到雙層構造或三層構造中的遷移率提升，且S值變小。
遷移率提升的理由認為是以下的原因，亦即，由於藉由ALD所成膜而成的Al2O3的介電常數(約7.5)高於TEOS-SiOx的介電常數(約4.5)，所以與TEOS-SiOx單膜相比，換算氧化膜的膜厚變薄，同一電壓中能產生更多的載體。又，認為是藉由以ALD成膜而成的Al2O3的氫阻障功效，膜中的氫不只以界面為終端亦以膜中的缺陷為終端，TEOS-SiOx膜中的不需要的電荷消失，因而同樣地在同一電壓中產生更多的載體。
其次，針對S值已改善的理由，歸因於如上所述之金 屬氧化物層12B作為氫阻障層發揮功能，而藉由使氧化物層12A中的氫原子有效的修復活性層-閘極絕緣膜界面的缺陷從而降低界面態密度。
尤其是，關於閘極絕緣膜為三層構造之時，由於具有中間層12C，界面態密度藉由中間層12C中之大量的氫原子而進一步降低，S值變成特佳的值。
如以上所述，根據本實施形態，由於能得到閘極絕緣膜的良好的披覆率以及均勻性，故能得到TFT特性良好的薄膜電晶體。
<第三實施形態>
圖17係本發明之第三實施形態的薄膜電晶體3的概略剖視圖。以下主要針對與第一實施形態相異的構成進行說明，與上述的實施形態相同的構成附上相同的符號且省略或簡化其說明。
本實施形態的薄膜電晶體3之中，閘極絕緣膜32進一步具有配置於氧化物層12A以及金屬氧化物層12B之間的中間層12D的這一點與第一實施形態相異。
中間層12D係包含有大量的氫原子的富含有氫的層，係藉由將氧化物層12A進行氫電漿處理而形成。中間層 12D具有與第二實施形態的中間層12C相同的功效。中間層12D的厚度並無特別限定，例如為3nm以上10nm以下。
其次，說明中間層12D的形成方法。本實施形態中，於閘極絕緣膜的形成工序中，係在氧化物層的形成工序之後具有中間層的形成工序。再者，由於活性層的形成工序、源極區域以及汲極區域的形成工序、閘極電極的形成工序、層間絕緣膜的形成工序、源極電極以及汲極電極的形成工序與第一實施形態相同的緣故，在此省略其說明。
中間層12D能藉由對氧化物層12A的表面進行氫電漿處理而形成。中間層12D的形成後，以預定的溫度(例如500℃)進行退火處理。退火處理既可在金屬氧化物層12B的形成前實施，也可在金屬氧化物層12B的形成後實施。但是，如果是為了將中間層12D中所含有的氫原子效率佳地供給至活性層11與氧化物層12A之間的界面處，則期望在金屬氧化物層12B的成膜後實施退火處理。中間層12D亦可在退火處理後於氧化物層12A中進行擴散等而消失。
作為氫電漿處理用的裝置，只要是可對氧化物層12A的表面進行氫電漿處理的電漿裝置並無特別限制。又，該電漿裝置亦可構成為於進行氫電漿處理時對被處理基板側的電極施加偏壓電位。
成膜條件並無特別限定，例如在玻璃基板尺寸為730mm×920mm時，能以以下的條件實施。
H2流量：1000[sccm]
處理壓力：200[Pa]
RF頻率：27.12[MHz]
RF電力：500[W]
加熱器溫度：350[℃]
本實施形態中也能得到與上述第一實施形態以及第二實施形態相同的作用功效。
以上，雖然已針對本發明的實施形態加以說明，但是本發明並非僅被限定於上述的實施形態，當然能施加各種變更。
例如，在以上的實施形態中所使用的電漿CVD裝置以及ALD裝置並不限定於上述之裝置，亦可使用其他的裝置。
又，以上的實施形態中，氧化物層的形成工序與金屬氧化物層的形成工序亦可藉由單片式多腔室(chamber)系統或直列系統來進行。
藉由單片式多腔室系統來進行上述各工序的狀況下，於第一腔室(形成氧化物層用的電漿CVD腔室)形成氧化物層後，從電漿CVD腔室取出被處理基板，搬送至下一個第二腔室(形成金屬氧化物層用的ALD腔室)，從而逐片進行基板處理。
或是，藉由直列系統來進行上述各工序的狀況下，例如，一邊藉由步進梁式(walking beam)或各種的輸送帶等的搬送手段搬送被處理基板，一邊於搬送方向所區隔出的第一處理室(具有形成氧化物層用的電漿CVD裝置)以及下一個第二處理室(具有形成金屬氧化物層用的ALD裝置)分別進行基板處理。
於上述之單片式多腔室系統或直列系統中，氧化物層的形成工序與金屬氧化物層的形成工序亦可於真空環境下連續進行。如此，藉由將基板處理工序設為一貫地真空的方式，能防止因氣體或空氣所導致的基板表面的污染。
又，在以上的實施形態中，雖然已列舉頂部閘極型(top gate type)(交錯型(staggered type))構造的薄膜電晶體為例來加以說明本發明，但是本發明亦能夠應用於底部閘極型(逆交錯型(inverted staggered type))構造的薄膜電晶體，底部閘極型係閘極電極配置於基板上且在該閘極電極之上隔著閘極絕緣膜配置活性層。
又，上述的薄膜電晶體係可以作為液晶顯示面板或有機EL顯示器等的主動矩陣型(active matrix type)顯示面板用的TFT來使用。除此以外，上述電晶體係可以作為各種半導體裝置或是電子機器之電晶體元件來使用。
1:薄膜電晶體
10:基板
10a:絕緣膜
11:活性層
12:閘極絕緣膜
12A:氧化物層
12B:金屬氧化物層
13:閘極電極
14D:汲極區域
14S:源極區域
15:層間絕緣膜
16D:汲極電極
16S:源極電極

Claims (10)

  1. 一種薄膜電晶體的製造方法，係具有以下工序：於基板上形成活性層；將源極區域以及汲極區域形成為可與前述活性層電連接；藉由電漿化學氣相沉積而將以氧化矽構成的氧化物層形成於前述活性層的表面；藉由原子層沉積而將以氧化鋁所構成的金屬氧化物層形成於前述氧化物層的表面；於前述金屬氧化物層的表面形成閘極電極。
  2. 如請求項1所記載之薄膜電晶體的製造方法，其中更包含以下工序：於前述氧化物層與前述金屬氧化物層之間形成含有氫的中間層；以及對前述中間層進行退火處理。
  3. 如請求項2所記載之薄膜電晶體的製造方法，其中藉由對前述氧化物層進行氫電漿處理而形成前述中間層。
  4. 如請求項2所記載之薄膜電晶體的製造方法，其中藉由於前述氧化物層以及前述金屬氧化物層之間形成氮化矽或氧氮化矽的層而形成前述中間層。
  5. 如請求項4所記載之薄膜電晶體的製造方法，其中形成前述氧化物層的工序以及形成前述氮化矽或前述氧氮化矽的層的工序係於同一腔室內進行。
  6. 如請求項1至5中任一項所記載之薄膜電晶體的製造方法，其中形成前述氧化物層的工序以及形成前述金屬氧化物層的工序係於真空環境中連續進行。
  7. 一種薄膜電晶體，係具備：閘極電極；活性層，係以多晶矽構成；源極區域以及汲極區域，係與前述活性層電連接；以及閘極絕緣膜，係包含氧化物層以及金屬氧化物層，前述氧化物層係以氧化矽構成且配置於前述閘極電極與前述活性層之間，前述金屬氧化物層係以氧化鋁的原子層沉積膜構成且以披覆前述氧化物層的方式配置於前述氧化層與前述閘極電極之間。
  8. 一種薄膜電晶體，係具備：閘極電極；活性層，係以多晶矽構成；源極區域以及汲極區域，係與前述活性層電連接；閘極絕緣膜，係包含氧化物層以及金屬氧化物層，前述氧化物層係以氧化矽構成且配置於前述閘極電極與前述活性層之間，前述金屬氧化物層係以氧化鋁構成且配置於前述氧化層與前述閘極電極之間；前述閘極絕緣膜係於前述氧化物層與前述金屬氧化物層之間更包含了含有氮化矽的中間層。
  9. 一種薄膜電晶體，係具備： 閘極電極；活性層，係以多晶矽構成；源極區域以及汲極區域，係與前述活性層電連接；閘極絕緣膜，係包含氧化物層以及金屬氧化物層，前述氧化物層係以氧化矽構成且配置於前述閘極電極與前述活性層之間，前述金屬氧化物層係以氧化鋁構成且配置於前述氧化層與前述閘極電極之間；前述閘極絕緣膜係於前述氧化物層與前述金屬氧化物層之間更包含了含有氧氮化矽的中間層。
  10. 如請求項8或9所記載之薄膜電晶體，其中前述中間層的厚度為3nm以上10nm以下。
TW107138025A 2017-10-31 2018-10-26 薄膜電晶體及其製造方法 TWI773844B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-210449 2017-10-31
JP2017210449 2017-10-31

Publications (2)

Publication Number Publication Date
TW201931610A TW201931610A (zh) 2019-08-01
TWI773844B true TWI773844B (zh) 2022-08-11

Family

ID=66333160

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107138025A TWI773844B (zh) 2017-10-31 2018-10-26 薄膜電晶體及其製造方法

Country Status (5)

Country Link
JP (1) JP6703186B2 (zh)
KR (1) KR102317441B1 (zh)
CN (1) CN111052397B (zh)
TW (1) TWI773844B (zh)
WO (1) WO2019087784A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW502450B (en) * 2001-08-10 2002-09-11 Ind Tech Res Inst Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step
WO2011108615A1 (ja) * 2010-03-02 2011-09-09 次世代パワーデバイス技術研究組合 半導体トランジスタ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02228042A (ja) * 1989-02-28 1990-09-11 Seiko Epson Corp 薄膜半導体装置の製造方法
JPH05251701A (ja) * 1992-03-04 1993-09-28 Fujitsu Ltd 薄膜トランジスタの形成方法
JP2001284600A (ja) * 2000-04-04 2001-10-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
TW200537573A (en) * 2004-04-23 2005-11-16 Ulvac Inc Thin-film transistor and production method thereof
CN101346810B (zh) * 2006-01-25 2012-04-18 夏普株式会社 半导体装置的制造方法和半导体装置
CN101501820B (zh) * 2006-08-10 2012-11-28 株式会社爱发科 导电膜形成方法、薄膜晶体管、带薄膜晶体管的面板、及薄膜晶体管的制造方法
JP2010098149A (ja) 2008-10-17 2010-04-30 Hitachi Displays Ltd 表示装置およびその製造方法
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5668917B2 (ja) * 2010-11-05 2015-02-12 ソニー株式会社 薄膜トランジスタおよびその製造方法
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102956713B (zh) * 2012-10-19 2016-03-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN104716193A (zh) * 2013-12-11 2015-06-17 昆山工研院新型平板显示技术中心有限公司 一种薄膜晶体管及其制备方法和应用
TWI548100B (zh) * 2015-01-08 2016-09-01 友達光電股份有限公司 薄膜電晶體、顯示面板以及其製造方法
TWI611463B (zh) * 2016-06-29 2018-01-11 友達光電股份有限公司 金屬氧化物半導體層的結晶方法及半導體結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW502450B (en) * 2001-08-10 2002-09-11 Ind Tech Res Inst Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step
WO2011108615A1 (ja) * 2010-03-02 2011-09-09 次世代パワーデバイス技術研究組合 半導体トランジスタ

Also Published As

Publication number Publication date
TW201931610A (zh) 2019-08-01
JPWO2019087784A1 (ja) 2019-11-14
KR20200040887A (ko) 2020-04-20
JP6703186B2 (ja) 2020-06-03
KR102317441B1 (ko) 2021-10-25
CN111052397B (zh) 2023-07-14
WO2019087784A1 (ja) 2019-05-09
CN111052397A (zh) 2020-04-21

Similar Documents

Publication Publication Date Title
US9123707B2 (en) Methods for forming a hydrogen free silicon containing dielectric film
US7884035B2 (en) Method of controlling film uniformity and composition of a PECVD-deposited A-SiNx : H gate dielectric film deposited over a large substrate surface
CN103828061B (zh) 使用氩气稀释来沉积含硅层的方法
TWI394282B (zh) 使用多主動通道層之薄膜電晶體
TWI525773B (zh) Wiring structure, thin film transistor substrate, manufacturing method thereof, and display device
KR20160100263A (ko) 저 저항 및 얕은 접합 깊이를 갖는 막 형성 방법
KR20140050631A (ko) PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법
JP2010206161A (ja) 成膜方法および半導体装置の製造方法
KR20150133235A (ko) 다층 패시베이션 또는 식각 정지 ｔｆｔ
TW201442238A (zh) 金屬氧化物薄膜電晶體及其製作方法
TW201528524A (zh) 薄膜電晶體及其製造方法和應用
KR101184232B1 (ko) 박막 트랜지스터 및 그 제조 방법
JP2024028772A (ja) 薄膜トランジスタを形成する方法
US7446023B2 (en) High-density plasma hydrogenation
US20140273342A1 (en) Vth control method of multiple active layer metal oxide semiconductor tft
US10170569B2 (en) Thin film transistor fabrication utlizing an interface layer on a metal electrode layer
TWI773844B (zh) 薄膜電晶體及其製造方法
KR20180125623A (ko) 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이-k 유전체 재료들
CN109148596B (zh) 低温多晶硅薄膜晶体管及其制作方法
US10748759B2 (en) Methods for improved silicon nitride passivation films
US20080241355A1 (en) Thin film transistor devices having high electron mobility and stability
US9391133B2 (en) Capacitor and preparation method thereof
US20240194479A1 (en) Methods and applications of novel amorphous high-k metal-oxide dielectrics by super-cycle atomic layer deposition
TWI840259B (zh) 薄膜電晶體結構、用以形成用於顯示裝置之複合膜層之方法、及用於顯示裝置中的裝置結構
US11049881B2 (en) Method for manufacturing a top-gate self-aligned indium-tin-zinc oxide thin-film transistor