CN1109354C - 薄膜半导体器件的制造方法 - Google Patents

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Abstract

一种简化而且可靠性提高了的制造方法。一种薄膜制造方法，包括在衬底表面上选择地形成光刻胶图形的第1步、在衬底表面和光刻胶图形表面形成薄膜的第2步、除去光刻胶图形以选择地除去其上淀积的薄膜即去掉的第3步，由此制成有所要求图形的薄膜。

Description

薄膜半导体器件的制造方法
本发明涉及薄膜和薄膜半导体器件的制造方法，特别涉及薄膜晶体管的制造方法。
图1A至1C是用于说明薄膜晶体管制造工艺的薄膜半导体器件的薄膜晶体管的剖面图。例如，如图1A所示，在玻璃衬底1上淀积Mo、Ta等金属，制成栅电极2，并用阳极氧化法形成氧化膜3，使其覆盖栅电极2。在整个衬底1上形成SiN绝缘底膜层4，阻挡来自该衬底的杂质，其厚度约为50nm。用形成第1SiO2层的工艺在整个绝缘膜上形成栅绝缘膜5。在整个栅绝缘膜5表面上形成由本身或低杂质浓度非晶硅构成的第1半导体层6，该第1半导体层6最后要形成薄膜晶体管的沟道形成层。用激光辐照第1半导体层6进行第1热处理(退火)。用准分子激光辐照使其结晶，由此，使第1半导体层6结晶。结果，第1半导体层6变成多晶半导体层。然后，用第2SiO2层形成工艺在整个第1半导体层6上形成SiO2绝缘层7，它在后续工艺中是腐蚀工艺停止层。
如图1B所示，对SiO2绝缘层7用氟腐蚀液进行光刻湿腐蚀刻图。在最后要构成沟通形成部分的第1半导体层6上的SiO2绝缘层7留下，而其它部分上的SiO2绝缘层7用腐蚀除去。然后，整个淀积用n型或p型杂质重掺杂的非晶硅半导体层形成的第2半导体层8。用准分子激光辐照第2半导体层8进行第2热处理，例如，由此使第2半导体层8结晶化，制成该半导体层多晶。来自第2半导体层8的杂质扩散进位于用作掩模的绝缘层7下的第1半导体层6中，并激活该杂质。
如图1C所示，用光刻腐蚀法对第2半导体层8和位于下面的第1半导体层6刻图，用腐蚀法除去两层半导体层中上面的一层即第2半导体层8，只留下要形成源区和漏区部分，腐蚀除去两层半导体层中下面一层即第1半导体层6，只留下位于源区和漏区形成部分上面的和源区与漏区之间形成其沟通的部分上面的第1半导体层6。
用光刻法对第2和第1半导体层8，6刻图。具体地说，在绝缘层7上腐蚀以分开上面的第2半导体层8的源区和漏区，绝缘层7用作腐蚀停止层。即，用作第1半导体层6的腐蚀掩模。因而，如图1C所示，腐蚀下面的第1半导体层6时，不会在绝缘层7下面进行腐蚀。结果，只隔开了上面的第2半导体层8的源区和漏区。由于在第2半导体层8下面，除该分开部分，即，相对的源区和漏区部分淀积有绝缘膜7之外，外围部分没淀积绝缘膜7。因此，同时对上面的第2半导体层8和下面的第1半导体层6腐蚀刻图。
这种情况下，为防止下面的第1半导体层6影响分开腐蚀上面的第2半导体层8的漏区和源区，必须在绝缘层7上可靠地进行源区和漏区的分开腐蚀。因而，上述分开腐蚀的边缘部分，应位于从绝缘层7的边缘部分向里移进预定的宽度Ws处。考虑到位置误差，即，考虑到腐蚀图形的光刻引起的位移，即曝光掩模与光刻胶的相对位置误差。
然后，至少对第1半导体层6的沟道形成部分用氢等离子辐照进行氢化处理，以改善其特性。为了修复氢化处理中由等离子产生的离子注入而造成的半导体层表面的损伤，因而，用激光辐照进行热处理。热处理中，整个淀积SiN膜(未画出)，防止引入半导体层中的氢再扩散，及由于SiN膜中含的氢引入半导体层中而增大了氢化作用。
如上所述，由腐蚀后留下的第1半导体层6和其杂质向第1半导体层扩散的第2半导体层8形成源区和漏区9s、9d。
在源区和漏区9s、9d上分别淀积源电极10s和漏电极10d，并形成欧姆接触。这种情况下，如上所述，若整个形成SiN，形成电极接触窗口通过该窗口淀积源电极10s和漏电极10d，并通过电极接触窗口使电极分别与源区9s和漏区9d接触，因此形成薄膜晶体管。
用上述的薄膜半导体器件的薄膜晶体管的制造方法存在各种问题。具体地说，按上述方法，由于在第1半导体层6的沟道形成区上淀积绝缘层7，通过绝缘层7将氢引入半导体层6。而且，由于形成源区和漏区的半导体层8形成在向内延伸预定宽度Ws的绝缘层7上，当氢引入位于延伸到绝缘层7预定宽度Ws的半导体层8的部分下面的半导体层6的部分中时。如图1C箭头所示，氢沿着绝缘层7的表面方向引入。而且要用长的时间周期进行氢化处理，这降低了工作效率。
上述方法需要形成作为栅绝缘膜5和绝缘膜7的SiO2膜的两种工艺，要求用光刻腐蚀构图法将绝缘层7构成预定图形，还要求用激光辐照对第1和第2半导体层6，8进行第1和第2热处理。这些要求使制造工艺复杂化。
而且，为形成绝缘层7而腐蚀SiO2层时，通常用含氟腐蚀剂。该腐蚀方法中，若用玻璃衬底作衬底1；该含氟腐蚀剂也会腐蚀衬底1，腐蚀掉的厚度相当于绝缘层7的厚度。具体地说，例如，若绝缘层7的厚度是2000A，衬底1必然被腐蚀去2000A厚。这会使衬底中所含的诸如Na、K等杂质，损害和影响晶体管的特性。衬底腐蚀使腐蚀剂受到污染，降低了腐剂的寿命。
由于栅电极2与绝缘层7、即栅电极2与半导体层6的沟道形成部分不能精确对准，与源区和漏区相对的栅电极2的面积增大超过所需，因而，使栅与源和漏之间的寄生容量增大。结果，由于寄生容量增大而使开关速度和频率特性降低。而且，导致最终获得的薄膜晶体管特性不均匀，增大了次品制造比。
而且，用上述方法，难以制造有漂移结构的晶体管，在这种结构中，栅电极活动地离开源区和漏区。
本发明的目的是，提供制造薄膜和薄膜半导体器件的方法，它克服了上述缺陷。
而且，如果需要，按本发明能制造有漂移结构的晶体管。
按本发明，薄膜的形成方法包括，在衬底表面上选择形成光刻胶的第1步，在衬底表面和光刻胶图形上形成薄膜的第2步，和除去光刻胶图形以选择地除去淀积在光刻胶图形上的薄膜，即进行剥离的第3步，由此进行有所需图形的薄膜制造工艺。
按本发明，制造薄膜半导体器件的方法包括在衬底上形成栅电极的步骤，在栅电极上形成栅绝缘膜的步骤。形成相当于栅电极的光刻胶图形的步骤，全部淀积含杂质的材料层的步骤，去除光刻胶图形然后选择去除其上淀积的含杂质材料层的步骤，即进行剥离工艺，形成源区和漏区，由此，获得薄膜半导体器件。
使用按本发明的上述方法时，能用简单方法在图形中可靠地形成薄膜，就制造薄膜半导体器件的薄膜晶体管而言，能批量生产有优异性能和高可靠性的晶体管。
图1A至1C是薄膜半导体器件的剖面图，用于说明其制造工艺；
图2A至2D是薄膜半导体器件的剖面图，用于说明按本发明第1实施例的制造方法；
图3A和3B是薄膜半导体器件的剖面图，用于说明按本发明第1实施例的制造方法；
图4是用按本发明方法获得的薄膜晶体管的特性曲线图；
图5A至5D是薄膜半导体器件的剖面图，用于说明按本发明第2实施例的制造方法；
图6A至6D是薄膜半导体器件的剖面图，用于说明按本发明第3实施例的制造方法；
图7A和7B是薄膜半导体器件的剖面图，用于说明按本发明第3实施例的制造方法；
图8A至8D是薄膜半导体器件的剖面图，用于说明按本发明第4实施例的制造方法；
图9A至9D是薄膜半导体器件的剖面图，用于说明按本发明第5实施例的制造方法；
图10A和10B是薄膜半导体器件的剖面图，用于说明按本发明第5实施例的制造方法；
以下将说明本发明实施例。
按本发明的薄膜制造方法，主要包括在衬底表面上选择形成光刻胶图形的第1步，在衬底表面和光刻胶图形表面上形成薄膜的第2步，除去光刻胶图形以选择除去淀积在光刻胶图形上的薄膜的第3步，即进行剥离，由此形成有所要求图形的薄膜。
以下将主要说明按本发明的制造漂移型薄膜晶体管的方法实施例。
图2A至2D和3A和3B是第1实施例的工艺图。
这种情况下，首先制造衬底21。用透明衬底，如玻璃衬度，石英衬底，塑料衬底等制成衬底21，该衬底有使以下将要说明的光刻胶曝光所用光的透光性。
如图2A所示，在衬底21上淀积栅电极22。形成栅电极22时，用溅射、蒸发等方法全部形成诸如Al，Mo，Ti之类的金属层，并用光刻腐蚀法构图，使其构成预定图形。尽管未示出，若需要，使栅电极22的表面进行阳极氧化。
全部形成防止从衬底21来的杂质的SiN绝缘底膜层23，其厚度为50nm。在底膜层23上淀积SiO2栅绝缘膜24。在用作衬底表面的栅绝缘膜24的整个表面上涂覆用有机材料，例如MicropositS1808(Shipley有限公司制造的产品商品名)构成的正光刻胶膜25，该膜被曝光显影的部分被除去。
如图2A中用箭头所指示的，用栅电极22作曝光掩膜，从衬底21的背面对光刻胶25曝光，然后显影。
如图2B所示，该工艺形成有与栅电极22的图形对准的光刻胶图形35，即形成要剥离的图形，这在以下会说明，然后，在140℃热处理，使光刻胶图形35软化或熔化。结果，如图2C所示，光刻胶图形35流延伸在栅绝缘膜24上。并从栅电极22的边缘延伸过预定宽度W0。用控制光刻胶图形35的厚度，曝光时间，热处理温度等来选择宽度W0。例如可规定宽度W0为大于1μm。
然后，按要求图形来形成薄膜，例如，在该实施例中，全部形成用n型杂质或p型杂质重掺杂的含杂质的非晶硅半导体层41，其厚度为30nm。这种情况下，可用在90℃等离子增强的化学汽相淀积(PECVD)，例如，在低于光刻胶图形35的耐热温度(通常是150℃以下)形成含杂质层41。
因此，如图2D所示，除去光刻胶图形35。同时，选择除去光刻胶图形35上淀积的含杂质层41，即剥离41。例如用湿法，例如在丙酮中给半导体器件加超声波振动来除去光刻胶图形。
如图2D所示，该湿法工艺可以使栅电极22处的含杂质层41分离和留下，每个栅电极22有一偏移宽度W1，它相当于上述的偏移宽度W0并满足W1＞W0，它从栅电极22的每个沟道宽度方向末端向外位移W1。
因此，如图3 A所示，用PECVD法全部形成本征或低浓度非晶硅半导体层42，该低浓度半导体层与含杂质层41相比，所含杂质浓度很低。
然后，用准分子激光射线的相同热处理工艺同时热处理用非晶半导体层构成的含杂质层41和本征或低浓度半导体层42。例如，由此使含杂质层41和本征或低浓度半导体层42结晶成多晶半导体层。此时，进行热处理，使含杂质层41中杂质扩散进在含杂质层41上形成的与之相接触的本征或低杂质浓度半导体层42中，并使杂质活化。因此，如图3B所示，形成源区26s和漏区26d。
这种情况下，用激光辐照加热，使硅半导体层熔化，使杂质扩散，随后将杂质扩散进要形成偏移部分的部分。但由于激光辐照后Si的熔化时间约100ns，在熔融Si中P(磷)的扩散系数已知是5.1×10-4(cm2·sec-1)一次激光辐照的扩散长度约为30nm，按扩散长度等式 L = ( DT ) , 式中T是熔化时间。因此，能保持足够的漂移量。
然后，对露出的半导体层42进行氢化处理，例如，用氢等离子辐照引入氢。然后对半导体层42加热处理，以修复因等离子辐照损坏的半导体层42的晶体。尽管未画出，在该处理中在半导体层42的表面上淀积SiN时，如上所述，氢能防止再次扩散，并可靠地改善从SiN引入的氢，使半导体层42的特性稳定。
如上所述，如图3B所示，能获得要求的薄膜晶体管，其中，通过栅绝缘层24在栅电极22上形成本征或低杂质浓度半导体层42构成的沟道形成部分，并在其两边形成源区26s和漏区26d。若在源区26s和漏区26d上形成SiN之类的覆盖层。然后，通过覆盖层形成电极接触窗口，并通过它在源区26s和漏区26d上形成各自的源电极27s和漏电极27d，并使其欧姆接触。用全部蒸发金属并接着用光刻腐蚀构图同时形成这些电极27s和27d。因此形成要求的薄膜晶体管。
图4是用本发明方法获得的薄膜晶体管的漏电流-栅电压特性曲线图。通过研究该曲线图来揭示用本发明方法获得的晶体管(场效应晶体管)的优异特性。本实施例中，按氢化处理而进行的退火不用SiN覆盖源区26s和漏区26d，对用SiN覆盖的源区26s和漏区26d退火后，具有优异特性，曲线显示出急剧上升。
上述实施例中，最初形成用掺杂半导体层构成的含杂质层41，对其构图，即剥离光刻胶图形35分别形成源和漏，然后，形成本征或低杂质浓度半导体层42。反之，也可在形成本征或低杂质浓度半导体层42后，随着形成光刻胶图形35和第1含杂质41，进行剥离使源区和漏区分开。
以下将说明第2实施例。
图5A至5D展示出本实施例的工艺。
如图5A所示，该例中也首先制备衬底21。用透明衬底，如玻璃衬底，石英衬底，塑料衬底等构成衬底21，它有透光性，与第1实施例相同，通过它对光刻胶曝光，这在以后会用到。
用与第1实施例相同的方法在衬底21上形成栅电极22。若需要，用阳极氧化法在栅电极22的表面上形成绝缘层。整个地形成例如厚约50nm的SiN绝缘底膜层23，用于覆盖栅电极22，阻挡来自衬底21的杂质等。底层23上淀积SiO2栅绝缘膜24。第2实施例中，在整个栅绝缘膜24的表面上形成与第1实施例所述的相同的本征或低杂质浓度非晶硅半导体层42，与第1实施例相同，在整个半导体层42的表面上覆盖正光刻胶25。
如图5A中箭头所示，用栅电极22作曝光掩模，从衬底21的背面对光刻胶25曝光，然后显影。
因此，如图5B所示，该工艺使光刻胶图形35与对应栅电极22的图形对准并在栅电极22上形成。
如图5C所示，加热光刻胶图形35，使其从栅电极22的边缘部分起流延预定宽度W0。用控制光刻胶图形35的厚度，曝光时间，加热温度等来选择宽度W0，宽度W0例如可规定为1μm以上。因此，形成要除去的掩模，这在下面会说到。
本实施例中，然后整个地形成用n型杂质或p型杂质重掺杂的非晶硅半导体层构成的含杂质层41。即，在光刻胶图形35的表面和其上没形成光刻胶图形35因而露在外面的半导体层42的表面上形成杂质层41，例如，其厚度为30nm。这种情况下，用PECVD法在90℃，例如在低于光刻胶图形35的耐热温度(通常为150℃以下)形成含杂质半导体41。
如图5D所示，用在丙酮中对半导体加超声波振动的湿法除去光刻胶图形35，例如，与第1实施例相同，由此，在要选择除去即剥离的光刻胶图形35上淀积含杂质层41。
这种排列使一对含杂质层41分开，并位于栅电极22的两端，每个栅电极22只从栅电极22的每个沟道宽度方向末端偏移宽度W1，W1相当于上述的偏移宽度W。
然后，对含杂质层41和本征或低浓度非晶硅半导体层42用准分子激光束辐照以相同的热处理工艺同时进行热处理使其结晶，例如，由此使含杂质层41和半导体层42结晶化，成为多晶半导体层。此时，含杂质层41中的杂质扩散进含杂质层41下面的半导体层42中，并激活杂质。如图5D所示，形成源区26s和漏区26d。
然后，用氢等离子辐照暴露在外面的半导体层42，对其进行氢化处理。然后，对半导体层42加热处理，以恢复因等离子辐照损坏的半导体层的晶体。尽管未画出，当本处理中，如上述的在半导体层42的表面上淀积SiN时，可防止氢再次扩散，并更可靠地引入氢。
如上所述，可获得要求的薄膜晶体管，其中，在通过栅绝缘层24在栅电极22上形成的第2本征或低浓度半导体层42中形成沟道形成部分，并在其两边形成源区26s和漏区26d。若在源区26s和漏区26d上形成SiN之类的覆盖层，然后，通过覆盖层形成电极接触窗口，通过它在源区26s和漏区26d上淀积各源电极27s和漏电极27d，使其欧姆接触。可通过整个蒸发金属，随后用光刻腐蚀构图，同时形成这些电极27s和27d。由此排列要求的薄膜晶体管。
在第1和第2实施例中，形成光刻胶图形35，在其上形成薄膜，除去光刻胶图形35，用湿法去除光刻胶图形35上形成的薄膜。但是，这种湿法不可避免的问题是，要处理处理溶液，而且，由于处理溶液的疲劳使得可控性不能令人满意，随后的水洗工艺比较复杂，而且，当用塑料衬底等作衬底21时，会使衬底21受到损坏。
用干式工艺除去光刻胶图形35时，可避免这种复杂的加工和缺陷。干式工艺中，用能量束例如准分子激光束辐照除去光刻胶图形35。
下面将接着说明用干式工艺去掉光刻胶的实施例。
本实施例中，用干式工艺进行第1实施例中除去光刻胶图形35的工作。
本实施例中，参考图2A，2B说明该工艺。具体地说，如图6A所示，首先制备诸如玻璃衬底，石英衬底，塑料衬底等透明衬底构成的衬底21，它有透光性，通过它对光刻胶曝光，这在以后会说明。该衬底21上淀积由Al、Mo、Ti这类的金属层构成的栅电极22。尽管未画出，若需要，阳极氧化栅电极22的表面。
在衬底21上整个形成SiN绝缘底层23，以阻挡来自衬底21的杂质，其厚度例如是约50nm。在底层23上淀积SiO2栅绝缘膜24。在用作底表面的栅绝缘膜24的整个表面上用与第1实施例相同的方法涂覆正光刻胶25。
然后，如图6A中箭头所示，用栅电极22作曝光掩膜，从衬底21的背面对光刻胶25曝光，然后显影。
因此，如图6B所示，与栅电极22对准在栅电极22上形成对应于栅电极22的图形的光刻胶图形35，即以后要剥离的光刻胶图形35。
然后，象第1实施例那样，进行相同的热处理，如图6C所示，光刻胶图形35流延超过栅绝缘膜24。然后，按规定图形形成薄膜，例如，用PECVD法，在该例中，整个形成用n型或p型杂质重掺杂的非晶硅半导体层构成的含杂质层41，其厚度例如为30nm。
本例中，随后用干式工艺去掉光刻胶图形35，与光刻胶图形35一起选择去掉淀积在光刻胶图形35上的含杂质层41。具体地说是进行去除。如图6C中箭头所示，用能量来辐照除去光刻胶图形35。在本例中用波长为308nm的准分子激光束辐照除去光刻胶图形35，特别是从非晶Si构成的含杂质层41的侧边除去不刻胶图形35。用脉冲准分子激光束辐照4次，消除有机材料制成的光刻胶图形35，与此同时，选择性地除去淀积在光刻胶图形35上的非晶硅半导体层形成的含杂质层41，即去掉含杂质层41。光刻胶图形35的这种消失和选择地去除含杂质层41的结果，被认为是由于非晶Si制成的含杂质层41部分吸收准分子激光束并将其转换成热，以加热含杂质层41和光刻胶图形35，因而使其中分子或原子键被切断的光刻胶图形35和含杂质层41剥落。观察半导体器件发现，用去掉这种选择去除法形成的图形变成了有清晰边缘部分的图形，该图形具有平滑曲线，直线和优异的清晰度。
然后，按纵向分开含杂质层41，并使之位于栅电极22的两个边缘部分上，中间隔着栅电极22。
要求构图处理后清洁按图形构成的薄膜，即，清洁含杂质层41的表面和底表面，即清洁除去光刻胶图形35而露出的栅绝缘层24表面。可以在臭氧气氛中用紫外线辐照进行清洁。
然后，与第1实施例相同，如图7A所示，用PECVD在其上整个形成杂质浓度比含杂质层41中的杂质浓度低得多的非晶硅半导体层构成的本征或低浓度半导体层42。
然后，用准分子激光辐射线在同一热处理工艺中对含杂质层41和用非晶半导体层制成的本征或低浓度半导体层同时进行热处理。例如，由此使含杂质层41和本征或低浓度半导体层42结晶化，变成多晶半导体层。此时，热处理，使含杂质层41中的杂质扩散进在含杂质层41上形成的与其接触的本征或低浓度半导体层42中，并激活杂质。如图7B所示，形成源区26s和漏区26d。
然后，对露在外边的半导体层42进行氢化处理，例如，用氢等离子辐照引入氢。然后，热处理半导体层42，以修复因等离子辐照而损坏的半导体层42的晶体。尽管未画出，如上所述，在本例中在半导体层42的表面上淀积SiN层以防止氢再扩散，并可靠地改进从SiN引入氢，使半导体层42的特性稳定。
如上所述，能获得要求的薄膜晶体管，其中，如图7B所示，在通过栅绝缘层24在栅电极22上形成的本征或低浓度半导体层42中形成沟道形成部分，在其两边形成源区26s和漏区26d。在源区26s和漏区26d上形成SiN之类构成的覆盖层时。通过覆盖层形成电极接触窗口，并由此在源区26s和漏区26d上淀积各个源电极27s和漏电极27d，使其欧姆接触。可全部蒸发金属并随后光刻腐蚀刻图来同时构成这些电极27s和27d。因此，形成要求的薄膜晶体管。第4实施例
本实施例中，用干式工艺进行第2实施例中的光刻胶图形35的去除。
本实施例中，如图8A所示，与参考图5A所描述的实施例相同，用透明衬底如玻璃衬底，石英衬底，塑料衬底等首先制成衬底21，它有透光性，使发射光对光刻胶曝光，这在以后会说到。在该衬底21上形成栅电极22，若需要在其表面上例如用阳极氧化形成绝缘层。在衬底21上整个地形成SiN绝缘底膜层23，以覆盖栅电极22，用于阻挡来自衬底21的杂质。基厚度约为50nm。在底膜层24上淀积SiO2栅绝缘膜24。
本实施例中，与第2实施例相同，在栅绝级层24的整个表面上形成与上述相同的非晶Si制成的本征或低浓度半导体层42。与上述相同，在半导体层42的整个表面上涂覆正光刻胶25。
然后，如图8A中箭头所示，用栅电极22作曝光掩膜，从衬底21的背面对光刻胶25曝光，然后显影。
因此，如图8B所示，在栅电极22上形成对应于栅电极22的图形的光刻胶图形35，它与栅电极22对准。
如图8C所示，加热光刻胶图形35，与上述实施例相同，只从栅电极22的边缘部分流延预定宽度。然后，用与第2实施例相同的方法，在光刻胶图形35和因为没形成光刻胶图形35而露在外面的第2半导体层42的表面上整个地形成薄膜，在本例中即是用n型或p型杂质重掺杂的非晶硅半导体层构成的含杂质层41。
第4实施例中，随后用干式处理去除光刻胶图形35，与光刻胶图形35一起选择地除去淀积在光刻胶图形35上的含杂质层41。具体地说，进行去掉。如图8C中箭头所示，用能量束辐照，在本例中是用波长为308nm的准分子激光辐照，除去光刻胶图形35。特别是从非晶硅制成的含杂质层41的侧边除去光刻胶图形35。当用脉冲准分子激光束辐照4次时，与第3实施例一样，有机材料制成的光刻胶图形35消失，结果，选择地除去了光刻胶图形35上非晶硅半导体层制成的含杂质层41，即如图8D中所示的去掉。
如上所述，按纵向在由栅电极22各边缘部分偏离的栅电极22两端外分离并保留一对含杂质层41。
然后，用准分子激光辐照，在同一工艺中，例如在加热含杂质层41和半导体层42的同一晶化工艺中，同时对含杂质层41和非晶硅形成的本征或低浓度半导体层42进行热处理，使含杂质层41和本征或低浓度半导体层42变成多晶半导体层。此时，含杂质层41中的杂质扩散进在含杂质层41下面形成的本征或低浓度半导体层42中，并激活杂质。如图8D所示，形成源区26s和漏区26d。
然后，对露在外面的半导体层41，42用氢等离子辐照进行氢化处理。然后，对半导体层41，42加热处理，修复因等离子辐照而损坏的半导体层的晶体。尽管没画出，如上所述，该处理中在半导体层的表面上淀积SiN，以防止氢再扩散，并可靠地改善从SiN的氢引入，并稳定半导体层的特性。
如上所述，可获得要求的薄膜晶体管，其中，通过栅绝缘层24在栅电极22上形成的第2本征或低浓度半导体层42中形成沟道形成部分，并在其两边形成源区26s和漏区26d。若在源区26s和漏区26d上形成SiN之类制成的覆盖层，然后通过覆盖层形成电极接触窗口，通过它在源区26s和漏区26d上淀积各源电极27s和漏电极27d，使其欧姆接触。整个蒸发金属然后用光刻腐蚀构图，能同时形成这些电极27s，27d。由此形成所要求的薄膜晶体管。
如上所述，用干法除去光刻胶图形，即去掉光刻胶图形时，不需要湿法中所用的处理溶液。因而，可简化操作，并有令人满意的控制性。
上述的第1至第4实施例中，含杂质层41是半导体层，可用通过光刻胶图形35用等离子掺杂等方法，用掺杂的薄膜形成的含杂质层来构成含杂质层41，随后，将说明实施例。第5实施例
图9A至9D和10A和10B是本实施例的工艺说明图。
本例中，用与结合图2A和2B所述的第1实施例相同的方法。具体地说，如图9A所示，首先制备衬底21，用透明衬底如玻璃衬底，石英衬底，塑料衬底等制备衬底21，它有透光性，可通过它对光刻胶曝光，这在以后会说到。在衬底21上淀积Al、Mo、Ti等金属的金属层形成的栅电极22。尽管未画出，若需要，对栅电极22的表面阳极氧化。
在衬底21上整个形成SiN底膜层23，以阻挡来自衬底21的杂质，底膜厚约50nm。底膜层23上淀积SiO2栅绝缘膜24。与第1实施例相同，在栅绝缘膜24的作为底表面的整个表面上涂覆正光刻胶25。
然后，如图9A中箭头所示，用栅电极22作曝光掩模，从衬底21的背面对光刻胶25曝光，然后显影。
因此，如图9B所示，在栅电极22上形成对应于栅电极22的图形的光刻胶图形35，即，以后将说明的要去掉的光刻胶图形35，并与栅电极22对准。
然后，用与第1实施例相同的方法进行同样的热处理。如图9C所示，光刻胶图形35流延过栅绝缘膜24。然后，形成含杂质层41。本例中，是经过对光刻胶图形35和露在外面的底表面，即本例中栅绝缘膜24的整个表面进行p型或n型杂质掺杂而制成含杂质层41。用n型杂质源PH3通过等离子掺杂而实现该掺杂。
随后，用干式或湿式工艺去除光刻胶图形35，与光刻胶图形35一起选择除去淀积在光刻胶图形35上的含杂质层41。具体地说，是去掉。如图9C中箭头所示，用能量来辐照，本例中是用波长为308nm的准分子激光束辐照，除去光刻胶图形35，从含杂质层41的侧边除去光刻胶图形35。
按这种排列，如图9D所示，与上述实施例相同，由于含杂质层41适当吸收或转换准分子激光束，因此，有机材料制成的光刻胶图形35能脱落并去除。因而，可选择地除去光刻胶图形35上的含杂质层41。具体地说，也是在本例中，剥离含杂质层41，但留下栅电极22两个边缘部分位于栅电极上的含杂质层41。
然后，与第1实施例相同，如图10A所示，例如，用PECVD法，在含杂质层41上整个形成用比含杂质层41中的杂质浓度低得多的非晶半导体层制成的本征和低浓度半导体层42。
然后，如图10A中箭头所示，用准分子激光射线进行多次热处理，由此，使半导体层结晶化，变成多晶半导体层。此时，含杂质层41中的杂质扩散进形在其上面的与其接触的本征或低浓度半导体层42中，并激化杂质。如图10B所示，形成源区26s和漏区26d。
然后，对露在外边的半导体层42进行氢化处理，例如，用氢等离子辐照，引入氢处理。然后，对半导体层42加热处理，修复因等离子辐照而损坏的半导体层42的晶体。尽管未画出，在该处理中，在半导体42的表面上淀积SiN，如上所述，能防止氢再扩散，可靠地改善从SiN中引入氢，稳定半导体层42的特性。
如上所述，可获得所要求的薄膜晶体管，其中，如图10B所示，通过栅绝缘层24在栅电极22上形成的本征或低浓度半导体层42中形成沟道形成部分，并在其两边形成源区26s和漏区26d。若在源区26s和漏区26d上形成SiN等覆盖层。然后通过覆盖层形成电极接触窗口，通过它在源区26s和漏区26d上形成各个源电极和漏电极27s，27d，使其欧姆接触。整个蒸发金属然后光刻腐蚀构图，能同时形成这些电极27s，27d。由此，制成所要求的薄膜晶体管。
尽管只在上述第1至第5实施例中的第3实施例中有清洁工艺，即，在臭氧气氛中用紫外线辐照进行清洁的工艺，该工艺例如在除去光刻胶图形35后进行，即在去掉光刻胶后进行，在其它实施例中，也要求在去掉光刻胶图形后进行清洁工艺。
第1至第5的每个实施例中，对含杂质层41和半导体层42退火时，即，用激光射线辐照其上使其晶化并激活杂质时，若用脉冲激光射线，例如准分子激光射线多次照射层含杂质层41和半导体层42时，可获得源和漏区的杂质浓度分布，其中，杂质浓度朝沟道形成部分逐渐下降，因此可排列所称的轻掺杂的漏型(LDD)晶体管。
按本发明的第1至第5的每个实施例，由于用栅电极22作曝光掩膜形成光刻胶图形35，用光刻胶图形35作去除的掩模，按图形形成掺杂的半导体层41或42，使源与漏对准，即，沟道形成部分与栅电极相互自对准。因而，可减少漏与源与栅之间的寄生电容量，可排列有优异开关特性和优异高频特性的晶体管。由于获得了这种自对准，可用令人满意的生产重复性和合格率制造有所要求特性的晶体管。
而且，如上所述，按本发明的实施例，可排列漂移型晶体管。
按本发明的实施例，由于对半导体层进行氢化处理，图1所示排列中不用绝缘层，特别是对沟道形成部分进行可靠的氢化处理，在短时间周期氢可靠地引入半导体层中，因而使半导体层具有稳定而均匀的特性，并提高了可加工性。
由于对含杂质层41和半导体层42进行热处理，即对这些半导体层41，42用例如准分子激光辐照进行热(退火)处理，使其同时结晶化，并扩散杂质和激光杂质，可以减少复杂的制造工艺的步骤。
可避免形成栅绝缘层5和形成图1A至1C所示排列中的用作隔开半导体层的源和漏的腐蚀停止层的绝缘层7两层SiO2形成工艺。由于不需用复杂工艺用光刻腐蚀构图法按预定图形形成的作为腐蚀停止层的绝缘层，因而可简化制造方法。而且，由于不需形成用作腐蚀停止层的绝缘层，因而，能消除对绝缘层的图形腐蚀而造成衬底腐蚀的缺陷。
第1至第5实施例中晶体管有漂移型排列，但，不用说本发明也能用于没有漂移型排列的晶体管。这种情况下，可以不用加热光刻胶图形使其流延宽度W0的加工。
尽管结合附图说明了实施例中所示的仅一个薄膜晶体管形成部分，但是，也能通过在公共衬底21上同时形成多个薄膜晶体管形成有多个薄膜晶体管的集成电路。不用说，也可以分割这样形成的多个薄膜晶体管，而同时构成许多单个薄膜晶体管。
如上所述，按本发明，能实现稳定而优异的薄膜方法，按上述方法制造薄膜半导体器件时，可使其特性稳定，并改善其生产重复性，能获得高可靠性薄膜半导体器件。因而，由于合格率提高，制造方法简化，可加工性改善。因而，有可能进行极好的批量生产，降低生产成本。而且，本发明还带来了诸如容易制造漂移型晶体管和LDD晶体管的显著工业优点。
上面已结合附图说明了本发明优选实施例，但应该明白，本发明并不限于上述实施例，对本行业技术人员而言，还有各种改变，改型，但这些均不脱离本发明的精神和要求保护的范围。

Claims (11)

1.一种薄膜半导体器件的制造方法，包括下列步骤：
提供一块具有上表面和相对的下表面的透明的衬底，
在上表面上形成具有一定宽度尺寸的栅电极；
在该上表面和栅电极的暴露的上表面形成阻挡杂质的绝缘底膜层；
在阻挡杂质的绝缘底膜层上形成栅绝缘膜；
在上述栅绝缘膜上加上光刻胶层；
从下表面侧对衬底曝光，以显影正光刻胶层的曝光部分，
除去光刻胶层的曝光部分，以提供在栅电极上方的未曝光部分，上述光刻胶层部分具有的第一宽度等于栅电极的宽度；
加热和使光刻胶层流动，以提供宽度大于上述第一宽度的第二宽度的变形的光刻胶层部分，
在上述变形的光刻胶层部分和上述栅绝缘膜附近部分上形成较高密度的包含第一层非晶硅层的杂质；
除去变形的光刻胶层部分和包含非晶硅层的第一杂质的任何盖层，以在栅电极上和通过偏离一宽度而离开栅电极的暴露侧上提供包含第一非晶硅层的杂质的第一和第二分开的部分；
在上述第一和第二部分和上述栅绝缘膜的暴露部分上形成包含第二非晶硅层的较低浓度的杂质；
用激光热处理使第一和第二非晶硅层中的杂质扩散和活化，以在栅电极和离栅电极的偏离宽度的相对侧上确定源区和漏区；和
此后，分别形成与上述源区和漏区欧姆接触的源电极和漏电极。
2.按照权利要求1的方法，还包括在第二激光热处理后、形成上述源电极和漏电极之前对第二非晶硅层进行氢等离子辐照的步骤。
3.按照权利要求2的方法，还包括在氢等离子辐照之前在第二非晶硅层上形成SiN层的步骤，其中源电极和漏电极穿过形成在SiN层上的窗口，以产生与源区和漏区的欧姆接触。
4.按照权利要求1的方法，其中上述透明的衬底包括玻璃、石英和塑料。
5.按照权利要求1的方法，其中上述栅电极包括从Al、Mo、Ti组中选出的一种金属。
6.按照权利要求1的方法，其中上述防止杂质的底膜层包括SiN。
7.按照权利要求1的方法，其中栅绝缘膜包括SiO2。
8.按照权利要求1的方法，其中上述光刻胶层包括有机正光刻胶层。
9.按照权利要求1的方法，其中在加热和使光刻胶层流动、从而提供变形的光刻部分的步骤中，光刻部分加热到140℃。
10.按照权利要求1的方法，其中上述第一非晶硅层由温度低于150℃的等离子增强的化学汽相沉积形成。
11.按照权利要求1的方法，其中除去变形的光刻胶层是由采用超声振动和丙酮的湿法来进行的。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050607A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置の製造方法
US6444507B1 (en) * 1996-10-22 2002-09-03 Seiko Epson Corporation Fabrication process for thin film transistors in a display or electronic device
JPH10316495A (ja) 1997-05-16 1998-12-02 Sony Corp 強誘電体およびメモリ素子ならびにそれらの製造方法
JPH11102867A (ja) * 1997-07-16 1999-04-13 Sony Corp 半導体薄膜の形成方法およびプラスチック基板
CN1284251C (zh) * 1998-05-08 2006-11-08 三星电子株式会社 使化合物半导体层激活成为p－型化合物半导体层的方法
US6673126B2 (en) 1998-05-14 2004-01-06 Seiko Epson Corporation Multiple chamber fabrication equipment for thin film transistors in a display or electronic device
US6535535B1 (en) 1999-02-12 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and semiconductor device
US7402467B1 (en) * 1999-03-26 2008-07-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6338988B1 (en) * 1999-09-30 2002-01-15 International Business Machines Corporation Method for fabricating self-aligned thin-film transistors to define a drain and source in a single photolithographic step
GB9927287D0 (en) * 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
SG143972A1 (en) * 2000-09-14 2008-07-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
CN1881585A (zh) * 2000-09-14 2006-12-20 株式会社半导体能源研究所 半导体器件及其制造方法
US6642085B1 (en) * 2000-11-03 2003-11-04 The Regents Of The University Of California Thin film transistors on plastic substrates with reflective coatings for radiation protection
TW480728B (en) * 2001-02-02 2002-03-21 Hannstar Display Corp Polysilicon thin film transistor structure and the manufacturing method thereof
TW546857B (en) * 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
US6555411B1 (en) * 2001-12-18 2003-04-29 Lucent Technologies Inc. Thin film transistors
JP4247377B2 (ja) * 2001-12-28 2009-04-02 独立行政法人産業技術総合研究所 薄膜トランジスタ及びその製造方法
GB0222450D0 (en) * 2002-09-27 2002-11-06 Koninkl Philips Electronics Nv Method of manufacturing an electronic device comprising a thin film transistor
US7100131B2 (en) * 2002-11-07 2006-08-29 Semiconductor Energy/Laboratory Co., Ltd. Evaluation method of semiconductor device, manufacturing method of the semiconductor device, design management system of device comprising the semiconductor device, dose amount control program for the semiconductor device, computer-readable recording medium recording the program, and dose amount control apparatus
US6905908B2 (en) * 2002-12-26 2005-06-14 Motorola, Inc. Method of fabricating organic field effect transistors
JP4338997B2 (ja) * 2003-03-17 2009-10-07 株式会社半導体エネルギー研究所 表示装置の作製方法
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
KR100640213B1 (ko) * 2003-12-29 2006-10-31 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 제조방법
US7553371B2 (en) * 2004-02-02 2009-06-30 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US8025960B2 (en) * 2004-02-02 2011-09-27 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US20110039690A1 (en) * 2004-02-02 2011-02-17 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US7557373B2 (en) * 2004-03-30 2009-07-07 Toshiba Matsushita Display Technology Co., Ltd. Thin-film transistor substrate including pixel regions where gate electrode lines are arrayed on an insulating substrate, and display therewith
AU2005251089A1 (en) * 2004-04-30 2005-12-15 Nanosys, Inc. Systems and methods for nanowire growth and harvesting
US20050279274A1 (en) * 2004-04-30 2005-12-22 Chunming Niu Systems and methods for nanowire growth and manufacturing
US7785922B2 (en) 2004-04-30 2010-08-31 Nanosys, Inc. Methods for oriented growth of nanowires on patterned substrates
TW200602774A (en) * 2004-07-06 2006-01-16 Chunghwa Picture Tubes Ltd Thin-film transistor manufacture method
US7339184B2 (en) * 2004-07-07 2008-03-04 Nanosys, Inc Systems and methods for harvesting and integrating nanowires
CN100405560C (zh) * 2004-07-28 2008-07-23 中华映管股份有限公司 薄膜晶体管制造方法
JP4945899B2 (ja) * 2005-01-05 2012-06-06 コニカミノルタホールディングス株式会社 有機薄膜トランジスタおよびその製造方法
US7741197B1 (en) 2005-12-29 2010-06-22 Nanosys, Inc. Systems and methods for harvesting and reducing contamination in nanowires
KR101287350B1 (ko) * 2005-12-29 2013-07-23 나노시스, 인크. 패터닝된 기판 상의 나노와이어의 배향된 성장을 위한 방법
KR100785019B1 (ko) * 2006-06-09 2007-12-11 삼성전자주식회사 하부 게이트 박막 트랜지스터 및 그 제조방법
WO2008057558A2 (en) * 2006-11-07 2008-05-15 Nanosys, Inc. Systems and methods for nanowire growth
JP2009212504A (ja) * 2008-02-08 2009-09-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置およびその製造方法
US7982272B2 (en) * 2008-03-26 2011-07-19 Advanced Lcd Technologies Development Center Co., Ltd. Thin-film semiconductor device and method for manufacturing the same
ES2867474T3 (es) 2009-05-19 2021-10-20 Oned Mat Inc Materiales nanoestructurados para aplicaciones de batería
WO2011151955A1 (ja) * 2010-05-31 2011-12-08 シャープ株式会社 半導体素子、薄膜トランジスタ基板及び表示装置
CN102655165B (zh) 2011-03-28 2015-04-29 京东方科技集团股份有限公司 一种非晶氧化物薄膜晶体管及其制作方法、显示面板
CN102723269B (zh) * 2012-06-21 2015-04-01 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105355590B (zh) * 2015-10-12 2018-04-20 武汉华星光电技术有限公司 阵列基板及其制作方法
CN106298948B (zh) * 2016-10-12 2019-08-02 武汉华星光电技术有限公司 一种轻掺杂区形成方法及半导体器件制造方法
CN110828486B (zh) * 2019-11-19 2023-05-12 云谷（固安）科技有限公司 显示面板的制作方法和显示面板

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6604962A (zh) * 1966-04-14 1967-10-16
US4109029A (en) * 1977-01-24 1978-08-22 Hughes Aircraft Company High resolution electron beam microfabrication process for fabricating small geometry semiconductor devices
US4253888A (en) * 1978-06-16 1981-03-03 Matsushita Electric Industrial Co., Ltd. Pretreatment of photoresist masking layers resulting in higher temperature device processing
EP0071244B1 (en) * 1981-07-27 1988-11-23 Kabushiki Kaisha Toshiba Thin-film transistor and method of manufacture therefor
JPS58119669A (ja) * 1982-01-08 1983-07-16 Seiko Epson Corp 薄膜半導体装置の製造方法
US4448636A (en) * 1982-06-02 1984-05-15 Texas Instruments Incorporated Laser assisted lift-off
US4414059A (en) * 1982-12-09 1983-11-08 International Business Machines Corporation Far UV patterning of resist materials
FR2566186B1 (fr) * 1984-06-14 1986-08-29 Thomson Csf Procede de fabrication d'au moins un transistor a effet de champ en couche mince et transistor obtenu par ce procede
JPS6292433A (ja) * 1985-10-18 1987-04-27 Sanyo Electric Co Ltd パタ−ン形成法
JPS62260369A (ja) * 1986-05-07 1987-11-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
IT1223341B (it) * 1987-11-03 1990-09-19 Ausimont Spa Procedimento di fotoablazione di film a base di polimeri a struttura pergluoroalchilpolieterea, mediante raggi laser ad eccimeri
US4888632A (en) * 1988-01-04 1989-12-19 International Business Machines Corporation Easily manufacturable thin film transistor structures
JPH0242761A (ja) * 1988-04-20 1990-02-13 Matsushita Electric Ind Co Ltd アクティブマトリクス基板の製造方法
JPH0290172A (ja) * 1988-09-28 1990-03-29 Hitachi Ltd レジストパターンの剥離方法
JP2734587B2 (ja) * 1988-12-28 1998-03-30 ソニー株式会社 薄膜トランジスタの製造方法
JP2581268B2 (ja) * 1990-05-22 1997-02-12 日本電気株式会社 半導体基板の処理方法
JPH04186735A (ja) * 1990-11-20 1992-07-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
EP0493113B1 (en) * 1990-12-28 1997-03-19 Sharp Kabushiki Kaisha A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices
JPH0521410A (ja) * 1991-07-16 1993-01-29 Nippon Sheet Glass Co Ltd 基板表面清浄方法および清浄装置
JP2868167B2 (ja) * 1991-08-05 1999-03-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 多重レベル高密度相互接続構造体及び高密度相互接続構造体
KR940007451B1 (ko) * 1991-09-06 1994-08-18 주식회사 금성사 박막트랜지스터 제조방법
JPH05243270A (ja) * 1992-02-28 1993-09-21 Matsushita Electric Ind Co Ltd 薄膜トランジスターの製造方法

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CN1159072A (zh) 1997-09-10
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