CN1081022A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

一种薄膜绝缘栅型场效应晶体管，具有一个表面 经过阳极氧化的金属栅，一个氮化硅膜制作在栅电极 与栅绝缘膜之间。为了阳极氧化，用金属材料覆盖栅 电极的特定部分，然后仅将金属材料及其氧化物一起 除去，形成一个金属栅的露出部分而与上面布线连 接。另外，在栅电极和栅绝缘膜之间或在基片和基片 上的层之间，形成氧化铝或氮化硅层作为刻蚀的阻挡 层，以防止过刻蚀，并改进元件的平整度。另外，在无 “接触孔”的概念下形成接触。

Description

本发明涉及一种绝缘栅型半导体器件，特别是改进的薄膜绝缘栅场效应晶体管（TFT）以及其制造方法。
近来，已对薄膜绝缘栅场效应管（TFT）进行了广泛的研究。例如，在日本专利申请3-23237100或3-238713中，本发明人和其他人完成的发明已公开了一种TFT和制造该TFT的方法，在该方法中，由铝形成的栅电极的周围覆盖以阳极氧化法产生的氧化铝，并用激光退火处理，使源/漏区再结晶。
由此制造的TFT已经证明具有比常用的硅栅TFT或者用高熔点金属，如钽或铬形成的栅电极TFT有更好的特性。然而，该优良的特性未能获得高的再现性。
另外，在日本专利申请4-30220或4-38637中由本发明人及其他人完成的发明中公开了另一类型的TFT及其制造方法，在该方法中，由铝、钛、铬、钽或硅形成的栅电极周围覆盖以用阳极氧化法形成的氧化铝，从而使源/漏不与栅电极重叠，这就是说，这些元件在不重合状态下形成，而且该源/漏区是在激光退火处理下被再结晶。
由此制造的TFT被证明具有比常用的具有重叠的硅栅TFT或者由高熔点金属，如钽或铬形成的栅电极的TFT有更优良的特性，并且它们是采用加热退火处理激活的。然而，这种优良的特性也未能获得高的再现性。低的再现性的一个原因归于外来的可移动离子，如钠等的侵入（污染）。再现性由外来钠的侵入而降低，特别是在制造金属材料，如铝或诸如此类金属材料的栅电极过程中（用溅射法或电子淀积法），以及在随后的阳极氧化的过程中。尤其是在溅射法中，钠离子侵入（污染）的危险性更大。然而，溅射法比电子束淀积法有较高的再现性，因此，为降低制造成本，采用它当然是最理想的了。
已知磷硅玻璃能阻挡钠，且还能将其吸收。因此，栅绝缘薄膜通常由磷硅玻璃形成。然而，用上述专利申请中所公开的发明，在低温下，制造磷硅玻璃是困难的。另外，如果在如此低的温度下，试图形成这种磷硅玻璃，例如用离子掺杂法，将磷注入到氧化硅绝缘栅薄膜中，则大量缺陷出现在栅绝缘膜中的问题常常会发生，并且由此使得TFT的特性相当恶劣。
另外，为了阳极氧化，需要100至300伏的高压，因此存在栅绝缘膜被该高压损坏的危险。这就是说，在上述发明的技术领域中，栅绝缘膜在半导体膜上被形成，且该栅电极靠该栅绝缘膜而存在。在这种结构中，在阳极氧化过程中，电压要出现在荷正电的栅电极和浮置状态中的半导体膜间。因此，当栅电极与电解液之间的电阻随着栅电极上阳极氧化膜厚度的增加而增大时，从栅电极通过栅绝缘膜和半导体膜到电解液流过的电流是被增加。因此，出现了栅电极由于该电流而被损坏的情况。
此外，在上述发明中，氧化铝在栅布线周围形成。氧化铝起到改善布线层绝缘性能的作用，并且在激光退火处理中起到保护栅电极的作用。然而，在氧化铝中形成接触孔是困难的，另外，当氧化铝用有良好生产率的湿蚀法刻蚀时，作为夹层绝缘体的氧化硅则会受到刻蚀液的强烈浸蚀，且氧化硅的刻蚀速率高于氧化铝，因此，蒸汽刻蚀法，如反应离子刻蚀法当然要被使用。
TFT主要分为适用于非结晶硅TFT的反错列型（Inverse-Stagger    type）和适用于多晶硅TFT的平面型。后者能有较高的迁移率，因此可以预料能获得广泛的应用。这样的TFT主要常用单晶IC不能达到的大面积电路。常用平面型TFT与常用单晶IC的结构相同，如图12所示。
正如图12所表明的，平面型TFT的整体设计的是非常平的。该结构被用于液晶显示器的有源元件时是很有利的。这是因为，在液晶显示器中，液晶层的厚度约为5至6μm，该厚度的精确度总的来说要求控制在±0.1μm。因此，具有不平度大的元件结构（大量的凹陷和凸起）会引起电场不均匀，这样不仅该元件的特性恶化，而且该元件本身会遭受机械损坏。
图12所示的元件结构通常为一个平面型TFT元件，对该结构和制造该TFT的方法将作简要描述。
作为密封层的氧化硅层902是在绝缘基片901，如玻璃基片上形成，在氧化硅层902上再形成半导体903，进一步，形成栅绝缘膜904，然后，由第一金属布线层形成布线905和栅电极906。
此后，在自对准下，在半导体区上形成掺杂区，一个夹层绝缘体907被形成，随后形成作电极成形的孔（接触孔）。紧接着，由第2金属布线层形成金属布线908和909。假如该TFT用于液晶显示器中，则用透明导电材料形成象素电极910。
如上所述，具有图12所示结构的平面型TFT，其特征是该结构的不平度低，但存在一些问题。最大明显的问题存在于电极中形成的孔，由此在接触孔部分，不平度变得较高，以致在该部分发生断连或接触断裂。特别TFT是用于大面积电路的一个组件部分时，该组件部分的面积至少比常用单晶IC大10倍，因此，在整个面积中减少断连或者接触断裂是非常困难的。为避免这一问题，要求将接触孔放宽。然而加大接触孔的尺寸会造成元件区域的扩大，并且例如对液晶显示器来说，引起孔隙比下降。
为了进一步避免这一问题，像在图11中提出的无“接触孔”概念和压低电极部分不平度的结构。在该结构中，在电极部分没有夹层绝缘体，该电极部分与半导体区的源/漏连接，并且无接触孔。而是用直接形成金属布线代替接触孔。这种结构能使接触面积增加，并且在该部分产生接触断裂的情况大大的降低。这是建立在接触部分存在一个小台阶的基础上。
对图11所示结构和制造该结构的方法将作简要说明。
首先，在基片801上形成一个作为密封层的氧化硅层802。接着形成一个半导体区803，然后，形成栅绝缘膜804。进一步，由第一金属层形成布线805和栅电极806，以及在采用栅电极作为掩膜的自对准中形成掺杂区，此后，夹层绝缘体807被形成。该夹层绝缘体807并不在半导体区上形成。例如，在整个表面上形成绝缘膜层后，移去半导体区上的绝缘层。此时，栅绝缘膜804也被刻蚀。在极端的方式下，除第一和第二金属层相互重叠的部分外，在其余部分上都不形成夹层绝缘体。这就是说，该刻蚀处理是以栅电极806和半导体区803作为掩膜与布线相交叉部分上的光刻胶一起在自对准中完成的。随后，由第二金属形成布线808和809，并且越接触到半导体区。对液晶显示器来说，进一步形成透明电极810。
在图11所示的结构中，不存在接触孔，因此在这部分上不会发生接触断裂。然而，其它问题又发生了。一个问题是在除去夹层绝缘膜的工艺过程中，该刻蚀不仅伸展到氧化硅膜802，而且伸展至基片。当采用提高生产率的湿式刻蚀方法完成刻蚀工序时，这个问题容易发生。大面积基片的基片温度分布是不均匀的，并且常用刻蚀剂的刻蚀速率，因温度的微小差别会有很大的变化，因此，当刻蚀继续到该刻蚀在整个基片上完全完成时，会出现局部过刻蚀。
另一方面，干蚀处理，如反应离子刻蚀（RIE）中，等离子体分布的均匀性会大大影响刻蚀率，且很难保证基片的整个面积上刻蚀的均匀性。因此，面积越大，过刻蚀问题越严重。例如，如图11所示，由于过刻蚀，产生了基片被刻蚀的深度为d的情况。该结构比图12所示结构有一个较大的台阶，因此它不仅对液晶显示器件不适合，而且对其它应用，例如图象传感器的驱动电路等也是不合适的。
另外，即使在相同基片上，在相应的刻蚀部分上不发生过刻蚀，那么如上所示，这些部分不被刻蚀。因此，刻蚀深度随基片表面上的位置而变化，以致基片表面上出现缓和的不平度。基片表面上的这种不平度对用于液晶显示器会造成严重的问题。
过刻蚀问题不限于上述的问题。通常，半导体元件是在极纯的气氛下制造的，而且极力排除外来的元素，如钠等。然而，外来元素必然会污染基片，虽然污染量不同，但为了阻止TFT中外来元素的扩散，由用作密封层的氧化硅膜层来阻挡这些元素。
然而，上述氧化硅层的阻挡效力，假如由于如图11所示的过刻蚀而使基片暴露时，将会降低，因此，外来元素就通过基片扩散。这些外来元素将污染，例如湿蚀处理用的刻蚀槽，或干蚀处理用的刻蚀室。由此，如果存在这样的污染源，则该污染将不仅扩展到有关的一个产品，而且也扩散到后继制造的其他产品。用大量的劳动和长时间要用来除去外来元素的清洁工序，则这种特殊工序，经济上会损害该方法。
本发明的目的是提供一种绝缘栅型半导体器件（一种绝缘栅场效应晶体管）以及制造它的方法，在该方法中，过刻蚀现象被抑制，从而阻止了基片上外来元素的扩散，并且进一步改善了器件的平整度。
本发明的另一个目的是提供该结构的TFT和其制造方法，在该方法中，从外部来的可动离子的侵入被阻止，并且与使用阳极氧化膜覆盖的铝布线的接触更容易，同时防止了栅绝缘膜被击穿，从而改进了器件的可靠性。
为达到上述目的，按照本发明的绝缘栅场效应晶体管（一种绝缘栅型半导体器件）包含在绝缘基片上至少有一层半导体层，在半导体导层上备有一绝缘薄膜层，以及在该绝缘层上制备一栅电极，且由含铝、铬、钛、钽、硅、添加0.5～3%硅的铝，由此的一种合金，或者由此形成的多层形成，其中，该绝缘薄膜层由氧化铝单层、氧化硅单层、氮化硅单层、氧化铝层和氮化硅层形成的双层、氧化铝层和氧化硅层形成的双层、氧化硅层和磷硅玻璃层形成的双层，或者氧化铝层、氧化硅层和氮化硅层形成的三层组成。
根据本发明所说制造绝缘栅型半导体器件的方法，包含以下步骤：在绝缘基片上形成半导体区;在半导体区上形成绝缘薄膜层，该层由一个氧化铝单层、氧化硅单层、氮化硅单层、一个氧化铝层和氮化硅层的双层、一个由氧化铝层和氧化硅层组成的双层、一个由氮化硅层和氧化硅层组成的双层、一个由磷硅玻璃层和氧化硅层组成的双层，或者一个由氧化铝层、氧化硅层及氮化硅层组成的三层形成，在绝缘薄膜上形成一金属薄膜（导体膜），它主要由铝、铬、钛、钽、硅、添加有0.5～3%硅的铝，由此的合金，或由此的多层形成，并且在电解液中，对金属膜（导体膜）通电来形成金属膜上的氧化层。采用供电步骤，在电解液中使电流流过导体膜，从而形成一个在导体膜表面上的导体膜材料的氧化物层。
按照本发明的一种情况，是在铝栅电极和栅绝缘膜之间插入一层氮化硅膜，假设硅在氮化硅膜中的组分比为1，氮的组分比为1～4/3，更好范围为1.2～4/3，且最佳范围为1.25～4/3。除氮和硅外，也可添加氢或氧。
氮化硅膜用来阻挡可动离子，例如钠等，因此防止了可动离子从栅电极和其它部分侵入到沟道区。另外，氮化硅比常用作栅绝缘膜的氧化硅具有较高的导电率，因此，该氮化硅膜也用来防止在栅电极和栅电极下面的半导体区（沟道区）之间加电时的过电压，从而避免栅绝缘膜被击穿。
于是，形成了半导体区和栅绝缘膜，然后，氮化硅膜被形成，再后铝电极被形成来构成栅电极。氮化硅膜也是最可选用的，因为在铝电极阳极氧化期间，当氮化硅膜完整地存在于基片的整个表面上时，正电位在该基片整个表面上基本保持为恒定电位。
根据本发明的另一种情况，在栅电极和伸展到其表面上的布线上，在后继工序中将经过阳极氧化，其中需要连接成形的一个部分用与铝不同的，且对阳极氧化有掩蔽作用的材料覆盖。采用铬、金、钛、硅、氧化铟、氧化钛、氧化铟钛、氧化锌或类似物作这种材料是适当的。
在由上述材料覆盖的部分上，只有下面两种情况会在阳极氧化时发生。这就是，在该部分表面上会产生氧化，或是在该部分表面上根本无新的氧化物形成。例如，假如用铬或钛，就出现前者的情况。另一方面，假如用金、氧化钛、氧化铟或其类似物，则出现后者的情况。
在阳极氧化之后，只有上述材料中能被选择性刻蚀，可使栅布线金属铝表面露出。由此就很容易形成接触孔。另外，本发明对阳极氧化也有利。即在阳极氧化中，要求全部栅电极和布线相互连接，并保持在一正电位上，然而，当这些元件实际运用在一个电路中时，假如所有的栅电极和布线被形成一个整体（整体连接），则该电路绝无作用。假如情况需要，就必须割断或断开这些布线，然后这些布线再被相互连接。该技术由本发明人以及其他人在日本专利申请3-348130中已作了典型的披露。
在该技术中，需要进行下面三个光刻工序：（1）栅布线的形成，（2）在阳极氧化后，栅布线图案的形成，以及（3）栅布线的再连接。特别是工序（3），如上所述，对氧化铝的刻蚀很困难，而由此形成接触孔也很困难。
然而，接照本发明，上述要求通过以下三个光刻工序被满足了：（1）栅布线的形成，（2）为阳极氧化的布线的形成，以及（3）栅布线的再连接。为阳极氧化的布线，是仅用来为阳极氧化供电到每个TFT栅电极的一种布线。这些布线由上述的材料组成，因此对它的刻蚀能够选择地进行，所以这种光刻工序是必须的。另外，在除去用于阳极氧化用的布线之后，栅电极的表面即被露出，因此很容易实现在表面上形成布线，通过布线，使栅布线相互连接。
根据本发明的另一种情况，一个氧化铝层或氮化硅层用来作为基片上刻蚀的阻挡层，以防止过刻蚀。氧化铝或氮化硅层可以备制在基片和氧化硅层之间作为基片的密封层，或者制备在栅氧化膜和栅电极之间。在这种情况中，夹层绝缘体在TFT电极形成前被刻蚀，而该刻蚀将被终止在氧化铝或氮化硅层处。就是，按照本发明，该刻蚀能在基片的各部分均匀完成。当然，发生接触断裂等的可能也降低了，这是因为不存在接触孔。这个参照图10将被说明。
图10表示本发明的一个典型实施的例。在该实施例中，本发明的氧化铝或氮化硅膜形成在栅绝缘膜和栅电极之间。在这种情况下，在氮化硅中，氮和硅间组份比的关系如下。假如硅的组份比为1，氮的组分比为1～4/3范围，令人满意的范围为1.2～4/3，最好在1.25～4/3范围内。对于氧化铝，假设铝为1，氧最好在1.4～1.5范围内。对氧化铝或氮化硅层的厚度有这样的要求，即它能承受得了所说的刻蚀。例如，在氧化硅的湿蚀处理中，氧化铝或氮化硅的刻蚀能被压制在极低的范围内，而在干蚀处理，象RIE，一层适当的厚度，例如50到1000nm的厚度，对氧化铝或氮化硅却是需要的，因为氧化铝或氮化硅的选择比已不可忽视。然而，这种情况下，如图10所示，将氧化铝或氮化硅安排在栅电极和栅绝缘膜之间，则过厚的氧化铝或氮化硅层会妨碍TFT的工作。因此，氧化铝或氮化硅层的厚度要作适当调整，例如2至50nm。
图10所示结构的TFT及其制造方法，将简单地予以说明。
标号701为基片，标号702是为防止基片中外来元素扩散到TFT的氮化硅层（第一氮化硅层）。标号703代表作为密封层的氧化硅层，用来防止TFT基底泄漏。标号704代表半导体区，半导体区704形成后，栅绝缘膜705和氧化铝或氮化硅层（第二氧化铝或氮化硅层）被形成。随后，由第一金属层形成布线707和栅电极708。在该实施例中，用阳极氧化方法在布线和电极周围形成氧化物以加强绝缘和热阻性能。然而，象现有技术那样，该氧化物的形成可以被省去。接着在自对准中，在半导体区704内形成掺杂区。
随后，仅在两个布线交叉的部位形成夹层绝缘体709。在这种情况下，当夹层绝缘体由氧化硅形成时，刻蚀进行到氮化硅层706，就停止在其上，获得平整的结构。继而，仅仅是刻蚀半导体区704上的氧化铝或氮化硅层和在该氧化铝或氮化硅层下面的栅氧化膜（氧化硅），使半导体区的表面露出。此时，不需要再刻蚀栅电极。即使对于铝电极，当其周围有了阳极氧化膜时，就能获得足够的耐腐蚀性能。
最后，用第二金属层形成金属布线和电极710和711。对于液晶显示器件，可以形成一透明电极。如图10中所显示的，由此制造的元件剖面设计，与图12的结构一样平坦。
根据本发明的绝缘栅场效应晶体管，包含：在基片上备置源和漏;在所说基片上备置导体，它与所说的源和漏区之一连接;以及在所说基片上备置一薄膜并且与所说导体接触，该薄膜从一种由氮化硅和氧化硅所构成的组中选出的材料形成。
该导体可以由金属布线或电子光学器件的象素电极组成。在氮化硅膜中，氮和硅的比率，最好为1～4/3。当然，在氧化铝膜中，氧与铝的比率最好为1.4～1.5。
图1表示制造本发明的半导体器件（剖视图）的过程;
图2表示按照本发明的半导体器件的结构的一个实例;
图3表示制造本发明的半导体器件（平面视图）的过程;
图4表示按照本发明制造半导体器件（剖视图）的过程;
图5表示按照本发明制造半导体器件（剖视图）的过程;
图6表示按照本发明制造半导体器件（剖视图）的过程;
图7表明按照本发明的半导体器件的结构的实例;
图8表明按照本发明的半导体器件的结构实例;
图9表明按照本发明的半导体器件的结构实例;
图10是按照本发明的半导体器件的剖视图;
图11是常规方法的半导体器件的剖视图;
图12是常规方法的半导体器件的剖视图;
图13表明按照本发明制造半导体器件（剖视图）的过程;
图14表明按照本发明制造半导体器件（剖视图）的过程。
参照附图，对本发明的一些最佳实施例进行说明。
图1是一个实施例制造过程的剖视图。该实施例的详细情况，基本与由本申请的发明人及其它人提出的日本专利申请3-237100中的发明相同，由此不再进行特殊的说明。
采用Nippon    Electric    Glass    Co.Ltd.生产的N-O玻璃作为基片101，该玻璃具有高的变形温度，但含有大量的锂和钠。因此，为防止从该基片来的可动离子的侵入，采用等离子CVD法或低压CVD法在基片上形成厚度为10至50nm的氮化硅膜102。进一步，用溅射法形成厚度为100至800nm的氧化硅膜作为密封层。用等离子CVD法，在氧化硅上形成厚度为20至100nm的非晶硅膜，并在氮气氛中，600℃下退火12至72小时。使非晶硅膜结晶。随后，该产品用光刻和反应离子刻蚀（RIE）法进行图案成形工序，由此形成如图1（A）所示的岛形（islandish）半导体区104（作为N-沟道TFT）和105（作为P-沟道TFT）。
接着，采用氧化硅作靶，在氧气下通过溅射，淀积厚度为50～200nm的栅氧化膜106，然后，用等离子CVD法或低压CVD法淀积厚度为2～20nm，最好厚度为8～11nm的氮化硅膜107。
随后，用溅射法或电子束淀积法形成铝膜，然后，经过用混合酸（添加5%硝酸的磷酸溶液）的图案成形工序，以形成栅电极/布线108至111。通过这个工序，一个TFT的轮廓被定型。接着，用溅射法在上述产品上形成厚度为100到300nm的铬膜，并经过如图1（A）所示的图成形工序，来形成铬膜区112和113。
进一步，在电解液中对栅电极/布线108到111通电，通过阳极氧化法来形成氧化铝膜114到111。此时，覆盖了铬层的部分上，不会形成氧化铝。由本发明人以及其他人在日本专利申请3-237100中所公开的阳极氧化条件被用于本实施例中。图1（B）表示在上述工艺中的中间产品。
继而，铬区112和113被刻蚀去，然后用反应离子刻蚀法除去除栅电极/布线下面部分之外部分上的氮化硅107。随后，用周知的离子注入法分别将N-型杂质和P-型杂质注入到半导体区104和105区中，由此形成一个N-型掺杂区（源、漏）118和P-型掺杂区119。这些工艺过程都是用周知的CMOS工艺完成的。
通过这些过程，获得如图1（C）所示的结构。当然，用离子注入掺杂部分具有低结晶度，因此，它基本处于非晶体态（非晶态、或接近非晶态的多晶态）。为此，引入激光退火处理，以提高该部分上的结晶度。该过程可以在600～850℃热退火处理下实现。例如采用了日本专利申请3-237100中公开的同样激光退火条件。
通过如上所述的方式，该元件的轮廓被定形。以后，类似于正常的方式，采用形成氧化硅膜的溅射方法形成夹层绝缘体120，用周知的光刻，使半导体区或栅电极/布线的表面露出，形成电极孔。最后，一个金属膜（铝或铬）被选择的形成，以构成电极/布线121～125。第一金属布线108和111与第二金属布线121和125分别在P和Q点被连接。
图2表示将本发明用于具有两层沟道TFT的实施例。该两层沟道的发明，由本发明人及其他人发明，并公开在1992年2月25日提交的名称为：“薄膜绝缘栅型半导体器件及其制造方法”的申请中（申请人为Semiconductor    Energy    Laboratory    CO.，Ltd，docketing    numbers：P002042-01.to    P002044-03）。
在图2中，标号201代表N-沟道TFT，标号202代表P-沟道TFT，在这些沟道区上第一层208和210基本由非晶硅形成。它们的厚度设定在20～200nm。
标号207和209代表基本为多晶或半非晶态的硅，其厚度定为20～200nm。标号204和206代表氧化硅形成的栅绝缘膜，厚度定为50～300nm。标号203和205代表各自具有2～20nm厚度的氮化硅膜，该薄膜采用与实施例1相同的方式形成。这些元件结构的形成是建立在上述专利申请所公开的内容或实施例1的说明的基础上。
图3表明实现阳极氧化的过程，以及其后用于本发明的布线。首先，象实施例1那样形成多个岛形半导体区302，以及形成本发明的栅绝缘膜和氮化硅膜（假如情况需要时）。然后，用图案成形，构成铝栅电极/布线303，作为第一导电层（图3（A））。
随后，用铬形成用于正电极布线的布线304，作为第二导电层，并与栅电极/布线接触。采用实施例1同样条件形成铬膜（图3（B））。
在与实施例1相同条件下，铬布线304保持在正电位下进行阳极氧化，并且利用在电解液中使电流流过第一导电层和第二导电层，使每个栅电极/布线的表面上形成阳极氧化薄膜305。该氧化膜305由第一导电层材料的氧化物构成（图3（C））。
接着，在与实施例1相同条件下，除去铬布线以形成在氧化膜305上的第一接触孔，并且使栅布线的表面306露出（图3（D））。
其次，掺入杂质，采用与实施例1相同的方式完成夹层绝缘体的形成和接触孔的形成，这就是，在氧化膜3-5上形成绝缘层（夹层绝缘层）以及在该绝缘层上采用对绝缘层选择刻蚀，形成第二接触孔，然后由铝形成第二金属布线307作为第三导电层。在此时，第二金属布线307通过一个由第一接触孔和二接触孔组成的接触点，在图3（图3（E））的位置308上和栅布线（第一导体层）连接。栅电极/布线303可以由钽组成而不是铝。在任何情况下，构成第二导体层的材料是不同于栅电极/布线303的。例如，第二导体层由铬，金，钛，硅，氧化铟，氧化钛或氧化锌组成。
图4表示制造该实施例过程的剖视图。该实施例的详细条件基本与日本专利申请4-30220或4-38637的相同，因此在此不再说明。
由Nippon    Electric    Glass有限公司生产的N-O，玻璃作为基片1。该玻璃具有高变形温度，但含有大量锂和钠。因此，为阻止基片上的可动离子侵入，采用等离子CVD方法或低压CVD方法在基片上形成厚度为10-50nm的氮化硅薄膜2，然后用溅射方法形成厚度为100-800nm，作为密封层的氧化硅薄膜。用等离子CVD方法在氧化硅薄膜上形成厚度为20-100nm的非晶硅薄膜，并在600℃，氮气中进行12-72小时的退火，以使非晶硅薄膜结晶。接着，该产物用光刻和反应离子刻蚀（RIE）方法经过图案成形工序，由此形成如图4（A）所示的岛形半导体区4（用于N-沟道TFT）和5（用于P-沟道TFT）。
随后，用次氧化硅作为靶，在氧气下溅射的方法淀积厚度为50-200nm的栅氧化薄膜6，然后用等离子CVD方法或低压CVD方法淀积厚度为2-20nm的氮化硅薄膜7，其最佳厚度为8-11nm。
再后，用溅射法或电子束淀积法形成铝薄膜，然后用混合酸（添加5%硝酸的磷酸溶液）进行图案成形工序以形成栅电极/布线8-11。通过这一工序，TFT的剖面被定形。
进一步，在电解液中，用阳极氧化方法，使电流通过栅电极/布线8-11，以形成氧化铝薄膜12-15。阳极氧化条件采用与本申请的发明人及其它人在日本专利申请4-30220中所公开的相同方法。图4（B）表示上述工序中的中间产品。
此后，采用周知的离子注入法将N型杂质和P型杂质分别注入到半导体区4和半导体区5中，由此形成N型掺杂区（源/漏）16和P型掺杂区17。该工序用周知的CMOS工艺完成。
用反应离子刻蚀法除去除栅电极/布线下面部分之外部分上的氮化硅，该工序可以用湿蚀处理代替。在这种情况中，利用作为阳极氧化膜的氧化铝和氮化硅之间刻蚀速率的差别，在用氧化铝作为掩模的自对准中完成刻蚀处理。
通过这些工序，获得图4（D）所示结构。当然，通过离子注入法掺入杂质的部分具有低结晶率，因此它基本为非晶态（非晶态或接近非晶态的多晶态）。为此，引入激光退火处理，以提高该部分的结晶率。该工序可以在600℃-850℃下用热退火处理实现。例如可以采用在日本专利申请4-30220中公开的同样激光退火条件。在激光退火处理之后，在氢气中（1-700乇最好在500-700乇），250-450℃下进行30分钟到3小时的退火处理，以减少晶格缺陷（悬挂键等）。
通过上述方式，元件的轮廓被定形，以后，类似于普通方式，对于氧化硅薄膜成形，用溅射方法形成夹层绝缘体18，用周知的光刻使半导体区或栅电极/布线表面露出，构成电极孔。最后，选择地形成一金属（铝或铬）以构成电极/布线19-21。这里，第二金属布线19和21是横在第一金属布线8和11之上。通过这些工序，形成了N-TFT22和P-TFT23。
图5是制造本实施例的剖视图。该实施例的具体条件基本与日本专利申请4-30220的情况相同，因此不再说明。
基片401采用Nippon    Electric    Glass有限公司生产的N-O玻璃。用等离子CVD方法或低压CVD方法在基片上形成厚度为10～50nm的氮化硅薄膜402。进一步，用溅射方法形成厚度为100-800nm，作为密封层的氧化硅薄膜403。用等离子CVD方法在氧化硅薄膜上形成厚度为20-100nm的非晶硅薄膜，并且在600℃氮气下退火12-72小时，从而使非晶硅薄膜结晶。接着，该产品经过图案成形工序，以形成如图5（A）所示的岛形半导体区404（用于N-沟道TFT）和405（用于P-沟道TFT）。
随后，用溅射法淀积厚度为50-200nm的厚的氧化栅薄膜406，然后用等离子CVD法或低压CVD法淀积厚度为2-20nm的氮化硅薄膜407，其最佳厚度为8-11nm。
在这之后，用溅射法或电子束淀积法形成铝薄膜，然后，通过图案成形工序来形成栅电极/布线408-411。经过这一工序;如图5（A）所示的TFT剖面被定形。
进一步，在电解液中，使电流通过栅电极/布线408-411来形成由阳极氧化法的氧化铝薄膜412-415。由本申请的发明人及其它人在日本专利申请4-30220中公开的阳极氧化条件被用于本实施例。图5（B）表明上述工序中的中间产品。
用反应离子刻蚀方法除去除栅极/布线下面部分外其它部分上的氮化硅407和氧化硅406，如图5（C）所示，以使半导体区404和405露出。该工序可以用湿蚀处理代替。在这种情况上，利用作为阳极氧化薄膜的氧化铝和每一个氮化硅以及氧化硅之间刻蚀速率的不同，在用氧化铝作为掩膜的自对准中，完成刻蚀处理。进一步，采用本申请的发明人及其它人发明的激光掺杂技术（日本专利申请3-283981），将N型杂质和P型杂质分别掺入半导体区404和405，由此形成N型掺杂区，（源、漏）和P型掺杂区417。该工序采用日本专利申请3-283981所说的CMOS技术完成。
通过这些工序，获得如图5（D）所示的结构。在激光掺杂技术中，与实施例4不同，不需要激光退火工序或不需要加热退火工序，因为杂质的注入和退火处理同时实现。在激光掺杂处理之后，在氢气（1-700乇或500-700乇）下，250到450℃中进行30分到3小时的退火处理，由此将氢加入半导体区，并降低晶极缺陷（悬挂键等）。
经过上述方式，元件轮廓被定形，以后，类似于普通的方式，对于氧化硅薄膜成形，用溅射法形成夹层绝缘体418，用周知的光刻使半导体区或栅电极/布线露出形成电极的孔。最后，有选择地形成第二金属膜（铝或铬）以构成电极/布线419-421。通过这些工序，制成N-TFT422，和P-TFT423。
图6是制造;本实施例工序的剖视图。本实施例的详细情况基本与日本专利申请4-30220的相同，因此在此不作说明。
基片502采用Nippon    Electric    Glass有限公司生产的N-O玻璃。用等离子CVD方法或低压CVD方法在基片上形成厚度为10-50nm的氮化硅薄膜502。进一步，用溅射法形成厚度为100-800nm的氧化硅薄膜503，它起密封层作用。用等离子体CVD方法在氧化硅薄膜上形成20-100nm厚度的非晶硅薄膜，并在600℃氮气中退火12-72小时，使非晶硅薄膜结晶化。接着，该产品经过图案成形工序来形成岛形半导体区504（用于N-沟道TFT）和505（用作P-沟道TFT），如图6（A）所示。
接着，用溅射法淀积栅氧化薄膜506，其厚度为50-200nm，然后，用等离子CVD方法或低压CVD方法淀积2-20nm厚度的氮化硅薄膜507，最佳厚度为8-11nm。
随后，用溅射法或电子束淀积法形成铝薄膜，然后，通过图案成形工序形成栅电极/布线508-511。经过这一工序，如图6（A）所示的TFT轮廓被定形。
进一步，在电解液中使电流通过栅电极/布线508-511，用阳极氧化方法形成氧化铝薄膜512-515。用于本实施例的阳极氧化条件，公开在本申请人发明人及其它人发明的日本专利申请4-30220中的情况。图6（B）表示上述工序的中间产品。
随后，用周知的等离子离子掺杂方法，将N型杂质和P型杂质分别掺入半导体区504和505中，由此形成N型掺杂区（源、漏）516和P型掺杂区517。该工序采用周知的CMOS技术实现。在等离子体中，作为气体源的稀释剂的氢和杂质元素一起被离子化，并被注入到半导体区。该工序可用周知的离子注入方法实现，然而，该方法由于下述的原因需要单独注入氢离子的工序。
通过这些工序，获得图6（D）所示的结构。当然，由离子注入所注入杂质的部分之结晶度相当低，这些部分基本为非结晶态（非晶态或接近非晶态的多晶态）。为此，用激光退火处理提高结晶度。该工序可用600-850℃下加热退火处理代替。激光退火处理条件，可以采用日本专利申请4-30220所公开的例子。这里，没有低于250nm波长的紫外线短波长能通过氮化硅薄膜507，所以XeCl激光（波长为308nm）或XeF激光（波长为351nm）被应用。
在激光退火处理后，在氢气下（1-700乇或500-700乇），250-450℃中，进行30分到3小时的退火处理，由此减少晶格缺陷（悬挂键等）。实际上，在半导体区内和半导体区外之间氢的传递是不存在的，这是因为存在氮化硅薄膜507。为此，在等离子体掺杂方法中，大量的氢原子被同时注入到半导体区，另一方面，在离子注入方法中，需要一个单独注入氢原子的工序。假如氢原子量不足，即使在等离子体掺杂方法中，也需要单独的将氢原子掺入。
通过上述方式，该元件的轮廓被定形。以后，类似普通方式，对于氧化硅薄膜成形，用溅射方法形成夹层绝缘体518，并且用周知的光刻使半导体区或栅极/布线的表面露出形成电极孔。最后，第二金属薄膜（铝或铬）被选择形成，以构成电极/布线519-521。通过这些工序，形成N-TFT522和P-TFT523。
图5表示本发明用于具有两导沟道TFT的实施例，该TFT是本申请发明人及其它人发明的，并在1992年2月25日提出申请，名称为“薄膜绝缘栅型半导体器件和其制造方法”（申请人：Semiconductor    Energy    Laboratory    Co.Ltd，docketing    numbers：P002042-01    to    P002044-03）。
在图7、8和9中，标号621、611和601代表N-沟道TFT，622、612和602代表P-沟道TFT。在每幅图中，在沟道区上每一个第一层628（630、618、620、608、610）基本由非晶硅构成。该层厚度为20-200nm。
标号627、629、617、619、607、609代表基本为多晶态或半非晶态的硅层，该硅层的厚度为20到200nm。标号624、626、614、616、604、606代表氧化硅形成的栅绝缘薄膜，其厚度为50-300nm。标号623、625、613、615、603、605代表氮化硅薄膜，每一层具有2-20nm厚度，其形成方式与实施例406相同。这些元件结构的设计是建立在上述专利申请或实施例4的说明基础的。
图13是表示本实施例制造工序的剖视图。
基片1001采用Nippon    Electric    Glass有限公司生产的N-O玻璃。该玻璃有高的应变温度，然而，含有大量锂和钠。因此，为了阻止可动离子从基片侵入，并且为了防止过刻蚀，采用有机金属CVD方法，在基片1001上形成厚度为10-50nm的氧化铝薄膜1002。进一步，用溅射方法，在该氧化铝薄膜1002上形成作为密封层的氧化硅，其厚度为100-800nm。用等离子CVD方法，在氧化硅薄膜1003上形成厚度为20-100nm的非晶硅薄膜，然后，在600℃，氮气下进行12-72小时的退火以使之结晶化。该产物用光刻和反应离子刻蚀（RIE）方法经过图案成形工序以形成岛形半导体区1004。
随后，用溅射方法，在氧气下，用氧化硅作靶，在整个岛形半导体区1004上，淀积厚度为50-200nm的栅氧化薄膜（栅绝缘薄膜）1007。接着，用低压CVD方法形成用磷掺杂的多晶硅，经过图案成形工序在栅绝缘薄膜上形成包括栅电极1009的第一布线1008和1009。通过这些工序，这种轮廓的TFT被定形。
继之，用周知的离子注入方法，将N型杂质掺入半导体区1004中以形成N型掺杂区（源，漏）1005和1006。如上所述方式，获得如图13（A）所示结构。当然，用离子注入方式，在掺有杂质的部分的结晶流是极低的，该部分基本为非结晶态（非晶态，或接近非晶态的多晶态）。因此，用激光退火处理提高该部分的结晶度。该工序可用600℃-850℃下加热退火处理替代。所说激光退火条件如在日本专利申请4-30220例中所用的那样。在激光退火处理之后，在氢气下（1-700乇，最好为500-700乇），250-450℃中进行30分到3小时的退火处理，以便将氢原子注入到半导体区并降低晶格缺陷（悬挂键等）。
经过这些工序，该元件的轮廓被定形。然后，对于氧化硅薄膜成形，采用溅射方法形成夹层绝缘体1010，并且仅在布线交叉部分用光刻胶形成一掩模。该状态如图13（B）所示。
接着，在夹层绝缘体1010和栅绝缘薄膜1007和氧化硅薄膜1003上，带有掩膜1011，用氢氟酸进行湿蚀处理。通过刻蚀它们，有第一布线和作为掩模的岛形半导体区1004的氧化铝薄1002被露出。然而，由于氧化铝1002起到阻挡层的作用，所以基片根本不会受到刻蚀处理。因此，借助于氧化铝1002，使和基片不露出来。另外，硅不被刻蚀，因此每个栅电极1009和半导体区1004照样存在。半导体区的掺杂区表面被露出。该状态如图13（C）所示。
随后，形成铝或铬薄膜，然后经过图案成形工序来形成与岛形半导体区1004部分相接触的第二导线布线/电极1012和1013。此时半导体区的掺杂区被暴露，并且对于接触来讲，它是必须的。另外，由ITO形成透明电极1014。通过这些工序，该半导体器件被完成。该氧化铝薄膜1002可用氮化硅薄膜代替。
图14是表示本实施例制造过程的剖视图。
用Nippon    Electric    Glass有限公司生产的N-O玻璃作基片1101，用等离子CVD方法或低压CVD方法在基片上形成厚度为10-50nm的氮化硅薄膜1102。进一步，用溅射法形成厚度为100-800nm作为密封层的氧化硅薄膜1103。用等离子CVD方法在氧化硅薄膜上形成厚度为20-100nm的非晶硅薄膜，并在氮气中，600℃下退火12-72小时，以使非晶硅薄膜结晶化。接着，该产品经过图案成形工序，以形成岛形半导体区1104。
继之，用溅射方法淀积厚度为50-200nm的氧化硅栅绝缘薄膜1105，然后用等离子CVD方法或低压CVD方法淀积厚度为2-20nm的氮化硅薄膜1106，最佳厚度为8-11nm。
然后，用溅射法或电子束喷镀法形成铝薄膜，再经过图案成形工序形成栅电极/布线1107-1109。进一步，在电解液中使电流通过栅电极/布线1107-1109，以使通过阳极氧化方法形成氧化铝薄膜1110。本实施例中采用的阳极氧化条件在本申请的发明人及其它人发明的日本专利申请4-30220中公开。接着用本申请发明人及其它人发明的激光掺杂技术（日本专利申请3-283981）将N型杂质掺入半导体区1104中，由此形成N型掺杂区（源，漏）。该激光掺杂方法不需要激光退火处理和实施例8中要求的加热退火处理，因为杂质的注入和退火处理是同时进行的。在激光掺杂处理之后，在氢气下（1-700乇，或500-700乇），250℃-450℃中进行30分-3小时的退火处理，由此将氢加入到半导体区并且降低晶格缺陷（悬挂键等）。该状态由图14（A）表示。
随后，如图14（B）所示，仅在布线交叉部分形成氧化硅的夹层绝缘体1113。像实施例8那样在其它部分上的夹层绝缘体用氢氟酸刻蚀，然而，栅电极/布线1107-11098以及作为密封层的氧化薄膜1103由于阳极氧化物1110-1112和氮化硅1106而避免受刻蚀。
接着，除半导体区露出外，其它全部表面都用光刻胶覆盖。露出部分的氮化硅薄膜和氧化硅被除去。然而，此时，栅电极1108未变化，因为阳极氧化物的刻蚀率低。通过该工序，如图14（C）所示，半导体区的表面被露出。
将除栅布线的适当部分露出外，其它整个表面上再次涂覆光刻胶1116，然后用RIE将阳极氧化物除去，从而形成电极成形部分。该状态如图14（D）所示。
最后，形成铝或类似物的金属薄膜，并经过图案成形工序来形成电极/布线1118和1119。布线1118与TFT的半导体区接触，布线1119与TFT的半导体区和栅布线1109接触。该状态示于图14（E）中。
如上所述，根据本发明，通过在栅电极和栅绝缘薄膜之间形成氮化硅薄膜，能够防止可动离子侵入（污染），并还能在栅电极的阳极氧化进行期间防止栅绝缘薄膜被击穿。
另外，按照本发明，为了阳极氧化，作为掩膜的导电薄膜被选择地安置在与栅电极/布线紧密接触，而且在阳极氧化后该导电薄膜被移去，从而在阳极氧化之后，与栅布线的接触形成是容易做成的。适当的将该技术用于阳极氧化，后继的布线连接工序能够得到简化。
更进一步，根据本发明，氮化硅或氧化铝的阻挡层被形成，从而能防止过刻蚀，而且器件的成品率能被改善。另外，元件的平态度能被改进，同时降低了接触断裂的情况。

Claims (19)

1、一种绝缘栅场效应晶体管，包含：
在基片上形成的一半导体层；
在所说半导体层上形成的一绝缘层；以及
在所说绝缘层上形成的栅电极，由从铝、铬、钛、钽、硅、添加0.5～3%硅的铝，以及它的合金构成的组中选择的材料和它的多层组成。
其中，所说的绝缘层是从由氧化铝单层、氧化硅单层、氮化硅单层、氧化铝层和氮化硅层形成的双层结构、氧化铝层和氧化硅层形成的双层结构、氮化硅层和氧化硅层形成的双层结构、磷硅玻璃层和氧化硅层形成的双层结构，以及氧化铝层、氧化硅层和氮化硅层形成的三层结构构成的组中选择的结构组成。
2、权利要求1的晶体管，其中，所说的绝缘层是由氮化硅层组成，在氮化硅层中，氮与硅的比率是1～4/3。
3、权利要求1的晶体管，其中，所说的绝缘层是由具有厚度为2～20nm的氮化硅层组成。
4、权利要求1的晶体管，其中，所说的绝缘层是由氮化硅层和氧化硅层组成，而氮化硅层在所说栅电极和该氧化硅层之间形成的两层结构。
5、一种绝缘栅场效应晶体管，包含：
在基片上形成的源和漏区;
一导体与所说源的和漏区之一连接，并形成在所说基片上;以及
在所说基片上形成的薄膜，它与所说导体接触，并由从氮化硅和氧化铝组成的组中选择的材料构成。
6、权利要求5的晶体管，其中，所说导体由电子-光学器件的象素电极组成。
7、权利要求5的晶体管，其中，所说薄膜由氮化硅形成，在所说薄膜中，氮与硅的比率为1～4/3。
8、权利要求5的晶体管，其中，所说薄膜由氧化铝形成，在所说薄膜中，氧与铝的比率为1.4～1.5。
9、一种制造绝缘栅场效应晶体管的方法，包含：
在基片上形成第一导体层，其材料是从铝和钛的组中选择的;
形成与所说的第一导体层相接触的第二导体层，其材料不同于所说的第一导体层;
在电解液中，使电流流过所说的第一导体层和所说的第二导体层，在所说的第一导体层表面上，形成一层第一导体层材料的氧化物层;
除去所说的第二导体层，在所说氧化物层上形成第一接触孔;
在所说氧化物层上形成一绝缘层;
用选择性刻蚀法，对所说绝缘层进行刻蚀，在所说绝缘层上形成第二接触孔;以及
形成第三导体导，以便所说的第三导体层通过所说的第一接触孔和所说的第二接触孔构成的接触点与所说的第一导体层连接。
10、权利要求10的方法，其中，所说的第一导体层由所说晶体管的栅电极形成。
11、权利要求10的方法，其中，所说的绝缘层是所说晶体管中的一个夹层绝缘体。
12、权利要求1的方法，其中，所说第二导体层是由铬、金、钛、硅、氧化铟、氧化钛和氧化锌组成的组中选择的材料构成。
13、权利要求10的方法，其中，所说绝缘层的形成，是在所说的除去工序之后进行的。
14、一种制造绝缘栅场效应晶体管的方法，包含：
在基片上形成半导体区;
在所说半导体区上，形成一绝缘薄膜，该绝缘薄膜是由氧化铝单层、氧化硅单层、氮化硅单层、氧化铝层和氮化硅层的双层结构、氧化铝层和氧化硅的双层结构、氮化硅层和氧化硅层的双层结构、磷硅玻璃层和氧化硅层的双层结构，以及氧化铝层、氧化硅层和氮化硅层的三层结构组成的组中选出的结构形成的;
在所说绝缘薄膜上形成一导体薄膜，它是由铝、铬、钛、钽、硅、添加0.5～3%硅的铝，它们的合金，以及它们的多层组成的组中选择的材料构成;以及
在电解液中，使电流流过所说导体薄膜，而在所说导体薄膜的表面上形成所说导体薄膜材料的氧化物薄膜。
15、权利要求15的方法，其中，所说的绝缘薄膜厚度为2～20nm的氮化硅层。
16、权利要求15的方法，其中所说的绝缘薄膜是氮化硅层，在该氮化硅层中，氮与硅的比率为1～4/3。
17、一种制造半导体器件的方法，包含：
在基片上形成由氧化铝和氮化硅组成的组中选出的材料构成的薄膜;
在所说的由氧化铝和氮化硅组成的组中选出的材料构成的薄膜上形成氧化硅薄膜;
在所说氧化硅薄膜上形成半导体区;
在所说半导体区上面形成栅绝缘薄膜;
在所说栅绝缘薄膜上形成含有栅电极的第一布线;
用所说第一布线以及所说的半导体区作为掩模，刻蚀所说的栅绝缘膜和所说的氧化硅薄膜，使所说的，由氧化铝和氮化硅组成的组中选择的材料形成的薄膜露出;并且
形成一个与所说半导体区部分相接触的第二布线。
18、权利要求18的方法，其中由于所说的由氧化铝和氮化硅组成的组中选择的材料形成的薄膜，经过所说的刻蚀，并不使所说的基片露出。
19、权利要求18的方法，其中所说的刻蚀为干蚀法，并且，所说由氧化铝和氮化硅组成的组中选择的材料形成的薄膜厚度是50～1000nm。
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TW (1) TW223178B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100345260C (zh) * 2003-09-10 2007-10-24 旺宏电子股份有限公司 降低化学气相沉积掺杂磷氧化层表面缺陷的方法
CN100412668C (zh) * 2005-06-30 2008-08-20 Lg.菲利浦Lcd株式会社 液晶显示器用薄膜晶体管器件及其制造方法
CN100461449C (zh) * 2003-10-23 2009-02-11 富士通微电子株式会社 半导体装置和半导体装置的制造方法
CN100550426C (zh) * 2004-04-23 2009-10-14 株式会社爱发科 薄膜晶体管及其制造方法
CN101866879A (zh) * 2009-04-17 2010-10-20 日立电线株式会社 配线结构的制造方法及配线结构
US7859055B2 (en) 2005-09-16 2010-12-28 Sharp Kabushiki Kaisha Thin film transistor
CN101004992B (zh) * 2006-01-17 2011-05-18 厦门火炬福大显示技术有限公司 一种显示屏阴栅电极的制备方法
CN101621037B (zh) * 2008-07-03 2011-10-05 中芯国际集成电路制造(上海)有限公司 Tft sas存储单元结构
CN102569053A (zh) * 2012-01-18 2012-07-11 上海华力微电子有限公司 一种形成高介电常数金属栅的方法
US9627460B2 (en) 1998-11-17 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device
CN110223990A (zh) * 2019-06-18 2019-09-10 京东方科技集团股份有限公司 顶栅结构及其制备方法、阵列基板、显示设备
CN112636169A (zh) * 2020-12-23 2021-04-09 全磊光电股份有限公司 一种dfb激光器外延片的制造方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US6624450B1 (en) 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
US5620906A (en) * 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
EP0775931B1 (en) * 1995-11-21 2005-10-05 Samsung Electronics Co., Ltd. Method of manufacturing a liquid crystal display
JP3917205B2 (ja) * 1995-11-30 2007-05-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW334581B (en) * 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
JPH1174485A (ja) 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JP4271268B2 (ja) 1997-09-20 2009-06-03 株式会社半導体エネルギー研究所 イメージセンサおよびイメージセンサ一体型アクティブマトリクス型表示装置
JPH11111991A (ja) 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP3679567B2 (ja) * 1997-09-30 2005-08-03 三洋電機株式会社 薄膜トランジスタの製造方法
JP3599972B2 (ja) 1997-09-30 2004-12-08 三洋電機株式会社 薄膜トランジスタの製造方法
JPH11111994A (ja) 1997-10-03 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4044187B2 (ja) * 1997-10-20 2008-02-06 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその作製方法
JP3673906B2 (ja) * 1997-12-26 2005-07-20 株式会社ノリタケカンパニーリミテド 抵抗器及びこれを用いた陰極線管用電子銃、並びに抵抗器の製造方法
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP4436469B2 (ja) * 1998-09-30 2010-03-24 三洋電機株式会社 半導体装置
JP2000133700A (ja) * 1998-10-22 2000-05-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
TW441112B (en) * 1999-03-16 2001-06-16 Sanyo Electric Co Method for making a thin film transistor
US6630977B1 (en) 1999-05-20 2003-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor formed around contact hole
JP2002185008A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 薄膜トランジスタ
US6982194B2 (en) * 2001-03-27 2006-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7189997B2 (en) * 2001-03-27 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2002299632A (ja) * 2001-03-30 2002-10-11 Sanyo Electric Co Ltd 半導体装置及びアクティブマトリクス型表示装置
KR100856864B1 (ko) * 2001-09-24 2008-09-04 엘지디스플레이 주식회사 액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터
US20050037550A1 (en) * 2001-10-15 2005-02-17 Myung-Koo Kang Thin film transistor using polysilicon and a method for manufacturing the same
TWI244571B (en) * 2002-01-30 2005-12-01 Sanyo Electric Co Semiconductor display device
TW594336B (en) * 2002-01-30 2004-06-21 Sanyo Electric Co Semiconductor display device, method for making the same, and active matrix type display device
TW200304227A (en) * 2002-03-11 2003-09-16 Sanyo Electric Co Top gate type thin film transistor
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7411215B2 (en) 2002-04-15 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating the same
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
US7915058B2 (en) * 2005-01-28 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Substrate having pattern and method for manufacturing the same, and semiconductor device and method for manufacturing the same
KR100696489B1 (ko) * 2005-01-29 2007-03-19 삼성에스디아이 주식회사 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는평판 디스플레이 장치
US7888702B2 (en) 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
US8536907B2 (en) 2011-09-24 2013-09-17 Issc Technologies Corp. Power on reset signal generating apparatus and method
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
JP6710183B2 (ja) 2017-07-10 2020-06-17 三菱造船株式会社 船舶

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015281A (en) * 1970-03-30 1977-03-29 Hitachi, Ltd. MIS-FETs isolated on common substrate
US4042945A (en) * 1974-02-28 1977-08-16 Westinghouse Electric Corporation N-channel MOS transistor
JPS54149469A (en) * 1978-05-16 1979-11-22 Toshiba Corp Semiconductor device
JPS5823479A (ja) * 1981-08-05 1983-02-12 Fujitsu Ltd 半導体装置の製造方法
JPS5832466A (ja) * 1981-08-20 1983-02-25 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの製造方法
JPS58106861A (ja) * 1981-12-18 1983-06-25 Seiko Epson Corp 液晶表示装置の製造方法
JPS58115864A (ja) * 1981-12-28 1983-07-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPS58124273A (ja) * 1982-01-20 1983-07-23 Nippon Telegr & Teleph Corp <Ntt> シリコン薄膜トランジスタ
JPS58158967A (ja) * 1982-03-16 1983-09-21 Nippon Telegr & Teleph Corp <Ntt> シリコン薄膜トランジスタ
US4557036A (en) * 1982-03-31 1985-12-10 Nippon Telegraph & Telephone Public Corp. Semiconductor device and process for manufacturing the same
JPH0693509B2 (ja) * 1983-08-26 1994-11-16 シャープ株式会社 薄膜トランジスタ
JPS60245173A (ja) * 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置
JPS62124769A (ja) * 1985-11-25 1987-06-06 Matsushita Electric Ind Co Ltd 密着型イメ−ジセンサ
JPS62214669A (ja) * 1986-03-14 1987-09-21 Nec Corp 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法
JPS639978A (ja) * 1986-06-30 1988-01-16 Nec Corp 薄膜トランジスタの製造方法
JPH0823640B2 (ja) * 1986-09-12 1996-03-06 セイコーエプソン株式会社 液晶表示装置
JPH0828510B2 (ja) * 1987-01-20 1996-03-21 富士通株式会社 薄膜トランジスタの形成方法
JP2786628B2 (ja) * 1987-10-15 1998-08-13 シャープ株式会社 液晶パネルの電極構造
US4866498A (en) * 1988-04-20 1989-09-12 The United States Department Of Energy Integrated circuit with dissipative layer for photogenerated carriers
JP2727562B2 (ja) * 1988-04-27 1998-03-11 ソニー株式会社 表示装置
JPH01291467A (ja) * 1988-05-19 1989-11-24 Toshiba Corp 薄膜トランジスタ
JPH088311B2 (ja) * 1988-07-05 1996-01-29 株式会社東芝 紫外線消去型不揮発性半導体記憶装置
JP2752991B2 (ja) * 1988-07-14 1998-05-18 株式会社東芝 半導体装置
US5079605A (en) * 1988-07-29 1992-01-07 Texas Instruments Incorporated Silicon-on-insulator transistor with selectable body node to source node connection
JP2934445B2 (ja) * 1988-12-14 1999-08-16 ソニー株式会社 薄膜トランジスタの形成方法
JP2741883B2 (ja) * 1989-02-10 1998-04-22 株式会社日立製作所 液晶パネルの製造方法
JPH0816758B2 (ja) * 1989-02-17 1996-02-21 松下電器産業株式会社 液晶画像表示装置およびその製造方法
JPH02228042A (ja) * 1989-02-28 1990-09-11 Seiko Epson Corp 薄膜半導体装置の製造方法
US5272361A (en) * 1989-06-30 1993-12-21 Semiconductor Energy Laboratory Co., Ltd. Field effect semiconductor device with immunity to hot carrier effects
JPH0338278A (ja) * 1989-07-04 1991-02-19 Nitto Denko Corp 超薄膜積層体の製法
US5041888A (en) * 1989-09-18 1991-08-20 General Electric Company Insulator structure for amorphous silicon thin-film transistors
JPH03165575A (ja) * 1989-11-24 1991-07-17 Nec Corp 薄膜トランジスタとその製造方法
JPH03217059A (ja) * 1990-01-22 1991-09-24 Seiko Epson Corp 薄膜トランジスタ
JPH0465168A (ja) * 1990-07-05 1992-03-02 Hitachi Ltd 薄膜トランジスタ
US5237188A (en) * 1990-11-28 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device with nitrided gate insulating film
US5225356A (en) * 1991-01-14 1993-07-06 Nippon Telegraph & Telephone Corporation Method of making field-effect semiconductor device on sot
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
JPH04299864A (ja) * 1991-03-28 1992-10-23 Seiko Epson Corp アクティブマトリクス型液晶ディスプレイ
GB2255443B (en) * 1991-04-30 1995-09-13 Samsung Electronics Co Ltd Fabricating a metal electrode of a semiconductor device
JP3277548B2 (ja) * 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JPH04360580A (ja) * 1991-06-07 1992-12-14 Casio Comput Co Ltd 電界効果型トランジスタおよびその製造方法
JP3019885B2 (ja) * 1991-11-25 2000-03-13 カシオ計算機株式会社 電界効果型薄膜トランジスタの製造方法
US5422293A (en) * 1991-12-24 1995-06-06 Casio Computer Co., Ltd. Method for manufacturing a TFT panel
US5424230A (en) * 1992-02-19 1995-06-13 Casio Computer Co., Ltd. Method of manufacturing a polysilicon thin film transistor
EP0589478B1 (en) * 1992-09-25 1999-11-17 Sony Corporation Liquid crystal display device

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627460B2 (en) 1998-11-17 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device
CN100345260C (zh) * 2003-09-10 2007-10-24 旺宏电子股份有限公司 降低化学气相沉积掺杂磷氧化层表面缺陷的方法
CN100461449C (zh) * 2003-10-23 2009-02-11 富士通微电子株式会社 半导体装置和半导体装置的制造方法
CN100550426C (zh) * 2004-04-23 2009-10-14 株式会社爱发科 薄膜晶体管及其制造方法
CN101567392B (zh) * 2004-04-23 2011-07-20 株式会社爱发科 薄膜晶体管
CN100412668C (zh) * 2005-06-30 2008-08-20 Lg.菲利浦Lcd株式会社 液晶显示器用薄膜晶体管器件及其制造方法
CN101263604B (zh) * 2005-09-16 2012-05-30 夏普株式会社 薄膜晶体管
US7859055B2 (en) 2005-09-16 2010-12-28 Sharp Kabushiki Kaisha Thin film transistor
CN101004992B (zh) * 2006-01-17 2011-05-18 厦门火炬福大显示技术有限公司 一种显示屏阴栅电极的制备方法
CN101621037B (zh) * 2008-07-03 2011-10-05 中芯国际集成电路制造(上海)有限公司 Tft sas存储单元结构
CN101866879A (zh) * 2009-04-17 2010-10-20 日立电线株式会社 配线结构的制造方法及配线结构
CN102569053A (zh) * 2012-01-18 2012-07-11 上海华力微电子有限公司 一种形成高介电常数金属栅的方法
CN102569053B (zh) * 2012-01-18 2014-12-24 上海华力微电子有限公司 一种形成高介电常数金属栅的方法
CN110223990A (zh) * 2019-06-18 2019-09-10 京东方科技集团股份有限公司 顶栅结构及其制备方法、阵列基板、显示设备
CN110223990B (zh) * 2019-06-18 2022-03-08 京东方科技集团股份有限公司 顶栅结构及其制备方法、阵列基板、显示设备
CN112636169A (zh) * 2020-12-23 2021-04-09 全磊光电股份有限公司 一种dfb激光器外延片的制造方法

Also Published As

Publication number Publication date
CN1051882C (zh) 2000-04-26
TW223178B (en) 1994-05-01
US5917225A (en) 1999-06-29
KR940006179A (ko) 1994-03-23
KR0123795B1 (en) 1997-11-25

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