KR100696489B1 - 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는평판 디스플레이 장치 - Google Patents

Abstract

본 발명은, 소스/드레인 전극 간의 전기적 소통을 원활하게 하기 위한 것으로, 이를 위하여, 기판과, 상기 기판 상부에 형성된 소스/드레인 전극과, 상기 소스/드레인 전극과 접하는 유기 반도체층과, 상기 유기 반도체층 상부에 형성되는 게이트 절연층과, 상기 유기 반도체층과 절연되도록 상기 게이트 절연층 상부에 형성되는 게이트 전극을 포함하고, 상기 소스/드레인 전극의 적어도 상기 유기 반도체층과 접하는 부분에는 산화부가 구비되며, 상기 산화부를 구성하는 물질은 상기 유기 반도체층의 HOMO 에너지 레벨보다 큰 일함수를 갖는 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는 평판 디스플레이 장치를 제공한다.

Description

박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는 평판 디스플레이 장치{A thin film transistor, a method for manufacturing the same, and a flat panel display device having the same }

도 1a는 종래 기술에 따른 유기 박막 트랜지스터의 개략적인 단면도,

도 1b는 도 1a의 도면 부호 "A"에 대한, 작동시 상태를 도시하는 개략적인 단면도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 박막 트랜지스터를 제조하는 과정을 도시하는 단면도들,

도 3은 산화 처리 전후의 시편에 대한 일함수 변화를 나타내는 선도,

도 4는 도 2d의 도면 부호 "B"에 대한 부분 확대도,

도 5는 본 발명의 다른 일실시예에 따른 박막 트랜지스터를 구비하는 유기 전계 발광 디스플레이 장치의 개략적인 부분 단면도.

<도면의 주요부분에 대한 부호의 간단한 설명>

110, 210...기판 120, 220...게이트 전극

130, 230...게이트 절연층 140a,b, 240a,b...소스/드레인 전극

140'a,b, 240'a,b...산화부 150, 250...유기 반도체 층

150a,b, 250a,b...소스/드레인 영역

150c, 250c...채널 영역 151...축적층

260...보호층 261...비아홀

300...유기 전계 발광 소자 310...제 1 전극층

320...화소 정의층 321...화소 개구부

330...유기 전계 발광부 340...제 2 전극층

본 발명은 박막 트랜지스터, 이의 제조방법 및 이를 구비하는 평판 디스플레이 장치에 관한 것으로, 보다 상세하게는, 소스/드레인 전극 간의 전기적 소통을 원활하게 하는 구조의 박막 트랜지스터, 이의 제조방법 및 이를 구비하는 평판 디스플레이 장치에 관한 것이다.

액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 디스플레이 장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.

이와 같은 통상적인 TFT는 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체층과, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.

한편, TFT에 대한 수요는 디스플레이 장치 뿐만 아니라 다양한 분야에서 요구되고 있다. 예를 들어, 근래에는 스마트 카드(smart card), 전자 종이(e-paper), 롤-업 디스플레이(roll-up display) 등 다양한 분야에 사용되고 있는데, 이들에 구비되는 박형의 전자 소자들에 요구되는 공통적인 특징은 가요성(flexibility)이라는 점에서, 박막 트랜지스터를 형성하는 기판은 플라스틱 기판과 같이 가요성을 구비하는 기판일 것이 요구되고 있다.

그런데, 종래 기술과 같은 무기 재료의 반도체 층을 형성하는 경우 300℃ 이상의 고온 공정이 수반되어, 열에 취약한 플라스틱 기판을 사용할 수 없다.

이에 설계 사양을 만족시킴과 동시에 저온 공정이 가능하게 하는 저온 폴리 실리콘 제조 공정이 개발되고 있으나, 아직 충분한 제조 요건을 만족시키지는 못하였다.

이를 해결하기 위해, 최근에 유기 반도체가 대두되고 있다. 유기 반도체는 저온 공정에서 형성할 수 있어 저가형 박막 트랜지스터를 실현할 수 있는 장점을 갖는다.

일본특허공개공보 제 2003-282883호에는, 게이트 전극을 덮는 게이트 절연층의 일면 상에 유기 반도체 층이 형성되고, 유기 반도체 층의 일면 상에 소스/드레인 전극이 형성된 바텀-컨택(bottom-contact) 구조의 유기 반도체 트랜지스터가 개시되어 있다.

일본특허공개공보 제 2003-092410호에는, 채널 영역의 대응 위치에 게이트 전극을 구비하는 박막 트랜지스터로, 채널 영역이 래디칼을 갖는 유기 화합물로 구 성된 탑-컨택(top-contact) 구조의 유기 박막 트랜지스터가 개시되어 있다.

이러한 종래 기술에 따른 유기 박막 트랜지스터에서, 소스/드레인 전극과 유기 반도체 층 간의 전기적 접촉을 원활하게 하기 위하여 소스/드레인 전극으로는 금(Au)와 같은 귀금속(noble metal)이 주로 사용되는데, 이러한 금(Au)과 같은 귀금속은 하부에 배치되는 적층막, 특히 SiNx 또는 SiO2 등과 같은 재료로 형성되는 절연층과의 접합성이 상당히 저하된다는 단점을 갖는다.

한편, 대한민국특허공개공보 제 2003-3067호에는, 백금(Pt) 전극 하부에 배치되는 SiO2의 절연층과의 접합성을 개선하기 위하여 Ti 등으로 구성되는 접합 개선층을 구비하는 무기 박막 트랜지스터가 개시되어 있다.

따라서, 유기 반도체 층을 구비하는 박막 트랜지스터의 단점을 보완하는 방안으로, 접합 개선층을 구비하는 유기 박막 트랜지스터가 도 1a에 도시되어 있다. 기판(11)의 일면 상에 게이트 전극(12), 게이트 절연층(13)이 형성되고, 게이트 절연층(13)의 일면 상부에는 소스/드레인 전극(15a,15b) 및 유기 반도체 층(16)이 형성되되, 소스/드레인 전극(15a,15b)과 게이트 절연층(13) 사이에는 Ti 등과 같은 재료로 이루어지는 접합 개선층(14)이 배치된다.

유기 박막 트랜지스터의 작동은 게이트 전극(12) 및 소스/드레인 전극(15a,15b)에 인가되는 전기적 신호에 의하여 이루어지는데, 도 1b에는 유기 박막 트랜지스터 작동의 일예로서, 도1a의 도면 부호 "A"로 지시된 부분에 대한 개략적인 부분 확대도가 도시되어 있다.

유기 반도체 활성층(16)이 p형 반도체이고, 게이트 전극(12)에 음의 전압이 인가되고, 소스/드레인(15a,15b)에 전압이 인가된 상태라면, 게이트 절연층(13)에 접한 유기 반도체 층(16)의 하부에는 전하 캐리어가 많이 모이는 축적층(16a)이 형성된다. 하지만, 접합 개선층(14)을 구성하는 재료인 Ti 등과 유기 반도체 층(16)간에는 상당한 일함수 차이가 발생하여 원활한 전기적 소통이 이루어지기 어렵다. 따라서, 이와 같이 유기 반도체 층(16)으로 게이트 절연층(13)의 인접부에 축적층이 형성되는 경우, 소스 전극(15a)으로부터 전달된 전기적 신호가 유기 반도체 층(16)의 채널 영역을 거쳐 드레인 전극(15b)으로 전달되지 못한다.

이와 같은 박막 트랜지스터가 평판 디스플레이 장치의 화소를 선택하는 박막 트랜지스로 사용되거나 화소를 구동하는 박막 트랜지스터로 사용되는 경우, 원하는 화소가 선택되지 않거나 또는 선택된 화소에 원하는 전기적 신호가 인가되지 못함으로써 화면 품질을 저하시킬 수도 있다.

본 발명은, 상기한 문제점을 해소시키고, 소스/드레인 전극 간의 전기적 소통을 원활하게 하는 구조의 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는 평판 디스플레이 장치를 제공함을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따르면, 기판과, 상기 기판 상부에 형성된 소스/드레인 전극과, 상기 소스/드레인 전극과 접하는 유기 반도체층과, 상기 유기 반도체층 상부에 형성되는 게이트 절연층과, 상기 유기 반도체층과 절연되도록 상기 게이트 절연층 상부에 형성되는 게이트 전극을 포함하 고, 상기 소스/드레인 전극의 적어도 상기 유기 반도체층과 접하는 부분에는 산화부가 구비되며, 상기 산화부를 구성하는 물질은 상기 유기 반도체층의 HOMO 에너지 레벨보다 큰 일함수를 갖는 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.

본 발명은 또한 전술한 목적을 달성하기 위하여, 기판 상부에 소스/드레인 전극을 형성하는 단계와, 상기 소스/드레인 전극을 산화 처리하는 단계와, 상기 소스/드레인 전극 상부에 상기 소스/드레인 전극과 접하는 유기 반도체 층을 형성하는 단계와, 상기 유기 반도체층 상부에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상부에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.

그리고, 본 발명은, 전술한 박막 트랜지스터를 포함하는 평판 디스플레이 장치를 제공한다.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다 .

도 2a 내지 도 2d에는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조 과정이 도시되어 있다.

도 2a에 도시된 바와 같이, 기판(110)의 일면 상에 소스/드레인 전극(140a)(140b)이 형성된다.

기판(110)은 글래스 재일 수도 있고, 예를 들어 폴리에틸렌 테리프탈레이트 (polyethylene terephthalate: PET), 폴리에틸렌 타프탈레이트(polyethylene naphthalate: PEN), 폴리에테르 술폰(polyether sulfone: PES), 폴리에테르 이미드(polyether imide), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP) 등과 같은 플라스틱 재일 수도 있다. 경우에 따라서는, 소스/드레인 전극(140a)(140b)과 기판(110)의 사이에 버퍼층(미도시)이 개재될 수도 있다.

이 소스/드레인 전극(140a)(140b)은 기판(110)의 표면에 소스/드레인 전극을 형성하기 위한 물질을 형성한 후, 패터닝 공정을 거쳐 패터닝된다.

소스/드레인 전극(140a)(140b)의 일표면으로, 적어도 향후 형성되는 유기 반도체 층(150, 도 2c 참조)과 접하는 부분은, 도 2b에 도시된 바와 같이, 산화 처리되어 산화부(140'a,b)를 형성하는데, 이의 산화 처리 과정은 다양한 방법을 통하여 이루어질 수 있다.

소스/드레인 전극 산화부(140'a,b)의 형성, 즉, 소스/드레인 전극(140a)(140b)의 산화 처리는 예를 들어, 로(爐, furnace) 내에서 일정 시간 동안 노출된 소스/드레인 전극(140a)(140b)의 표면을 산소 분위기에서 어닐링시키는 열 산화법(thermal oxidation)에 의할 수도 있다.

그리고, 산화시키고자 하는 소스/드레인 전극(140a)(140b)의 영역을 오존(O3) 세정시킴으로써 소스/드레인 전극(140a)(140b)을 표면 산화시키는 오존 산화법에 의하여 실시될 수도 있다.

또한, 산화시키고자 하는 소스/드레인 전극(140a)(140b)의 영역을 스퍼터 등의 플라즈마 장비를 이용하여, 산소 분위기에서 플라즈마 처리하는 플라즈마 처리법에 의하여 실시될 수도 있다.

이러한 소스/드레인 전극 산화부(140'a,b)의 형성은 하부에 적층된 층의 재료 등과 같은 설계 사양에 따라 적절한 방법이 선택될 수 있다.

또한, 상기 실시예에서는 소스/드레인 전극(140a)(140b)의 패턴화 공정 후에 산화 처리가 이루어지는 것을 기술되었으나, 이에 국한되지 않고 패턴화 공정과 동시에 산화 처리가 이루어질 수도 있다. 즉, 플라즈마 에칭과 같은 건식 에칭을 통하여 소스/드레인 전극(140a)(140b)을 패터닝하는 경우, 적어도 에칭 부위 인근에 산소 분위기를 형성함으로써 에칭과 동시에 소스/드레인 전극(140a)(140b)의 표면으로 산소가 주입/확산되도록 할 수도 있다.

소스/드레인 전극(140a)(140b)에 산화부(140'a)(140'b)가 형성된 후, 도 2c에 도시된 바와 같이, 소스/드레인 전극(140a)(140b)의 상부에 유기 반도체 층(150)을 형성하는데, 유기 반도체 층(150)은 소스/드레인 전극(140a)(140b)과의 대응 영역으로서의 소스/드레인 영역(150a)(150b)과 이들 사이에 배치되는 채널 영역(150c)으로 구성된다.

유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테 트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것이 바람직하다.

한편, 소스/드레인 전극(140a)(140b) 및 산화부(140'a)(140'b)에는 일정한 제약이 가해진다. 즉, 소스/드레인 전극(140a)(140b)의 하부에 위치한 기판(110)과의 접합성이 확보되어야 한다는 점과, 동시에 유기 반도체 층(150)과의 원활한 전기적 소통이 이루어져야 한다는 점, 특히 소스 전극(140a)의 표면에 형성되는 산화부(140'a)로부터 유기 반도체 층(150)으로 전하 캐리어로서의 정공이 원활하게 주입되어야 한다는 점의 제약이 가해지는데, 이러한 재료로는 알루미늄(Al), 몰리브덴(Mo), 몰리브덴-텅스텐(MoW) 등과 같은 물질을 구비하는 것이 바람직하다. 그러나, 반드시 이에 한정되는 것은 아니며, 상기 소스/드레인 전극(140a)(140b)으로는 Cr, Al/Cr, Ti 등과 같은 금속이 사용될 수도 있고, 이 외에도 Au, Pd, Pt와 같 이, 높은 일함수를 갖는 금속이 사용될 수도 있다.

상기와 같은 유기 반도체층(150)은 소스/드레인 전극(140)을 덮도록 기판(110) 전체에 형성된 후, 레이저 식각법 등에 의해 식각되어 패턴화될 수 있고, 그 밖에 표면처리 등 다양한 방법에 의해 인접 소자와 구별되도록 패터닝될 수 있다.

상기 유기 반도체층(150)이 형성된 후에는 도 2d에서 볼 수 있듯이, 이 유기 반도체층(150)을 덮도록 게이트 절연막(130)을 형성한 후, 게이트 절연막(130) 상부에 게이트 전극(120)을 형성한다.

소스/드레인 전극(140)과 게이트 전극(120)을 절연시키기 위한 게이트 절연층(130)은, 예를 들어 화학 기상 증착 이나 스퍼터링 과정에 의한 SiO2, SiNx, Al2O3, Ta2O5, BST, PZT 등과 같은 무기 절연층으로 구성될 수도 있고, 일반 범용 고분자로서의 PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 등과 같은 고분자 재료에 의한 유기 절연층으로 구성될 수도 있으며, 경우에 따라서는 복수의 층으로 형성될 수도 있는 등 다양한 구성이 가능하다.

게이트 전극(120)으로는 MoW, Al, Cr, Al/Cr 등과 같은 도전성 금속이나, 도전성 폴리아닐린(polyaniline), 도전성 폴리 피롤(poly pirrole), 도전성 폴리티오펜(polythiopjene), 폴리에틸렌 디옥시티오펜(polyethylene dioxythiophene:PEDOT)과 폴리스티렌 술폰산(PSS) 등 다양한 도전성 폴리머가 사용 될 수도 있다.

도 3에는, 금속 시편에 대한 일함수를 나타내는 실험 결과로서의 선도가 도시되어 있다. 사용된 시편은 소스/드레인 전극(140a)(140b)의 일예로서 구비되는 MoW과, MoW의 산화물(MoWOx)이다. 선도에서 가로축은 MoW 및 산화된 MoW(MoWOx)에 인가되는 광전자 에너지(photon energy)의 크기를, 세로축은 광전자 에너지가 가해진 MoW 및 MoWOx로부터 추출되는 광전자의 개수를 나타낸다. 각각의 선들의 변곡점은 각각의 시편으로부터 광전자가 추출되기 시작할 때, 각각의 시편의 표면에 가해지는 광전자 에너지, 즉 각각의 시편에 대한 일함수를 의미한다. 도 3에서 알 수 있는 바와 같이, 표면으로부터 추출되는 광전자는, MoW의 경우 4.6eV에서, MoWOx의 경우에는 5.3eV에서 출현 내지 급격한 증대가 일어난다는 사실로부터, 이들 에너지가 각각의 재료에 대한 일함수라는 것을 알 수 있다. 이는, 산화되기 전의 재료의 일함수보다 상당히 증대된 일함수로, 향후 형성되는 유기 반도체 층 HOMO 에너지 레벨보다 큰 일함수의 구비가 가능하고, MoW과 같은 금속은 기판(110), 또는 기판(110) 상에 형성된 버퍼층(미도시)과 원활한 접합을 이룰 수 있다는 점에서, 본 발명에 따른 소스/드레인 전극 및 산화부는, 상기 요건을 모두 충족할 수 있다.

한편, 본 발명과 같이, 탑 게이트 구조, 즉, 소스/드레인 전극이 하부에 배치되고, 게이트 전극이 상부에 배치된 구조에서, 상기 소스/드레인 전극에 산화처리를 할 경우, 산화처리 시 다른 층들에 악영향을 주지 않게 때문에, 소스/드레인 전극 상부의 유기 반도체층과 게이트 절연막은 어떠한 damage도 받지 않게 된다. 따라서, 소스/드레인 전극과 유기 반도체층과의 오믹 콘택(ohmic contact)으로 인한 높은 on current 특성을 얻음과 동시에, off current 특성도 낮출 수 있게 된다.

도 4에는 도 2d의 도면 부호 "B"로 지시된 부분에 대한 확대 부분 단면도가 도시되어 있다. 게이트 전극(120)에 적절한 전압이 인가됨으로써 게이트 절연층(130)과 접하는 유기 반도체 층(150)에는 전하 캐리어가 많이 모이는 축적층(151)이 형성되는데, 소스 전극(140a)을 통하여 인입된 전기적 신호는, 적절한 산화족 농도 및/또는 두께(La)를 가지는 산화부(140'a)를 거쳐, 유기 반도체 층(150) 채널 영역(150c)의 축적층(161a)에 모인 전하 캐리어를 통하여 드레인 전극(140b)으로 전달됨으로써, 소스/드레인 전극(140a)(140b)간의 전기적 소통이 이루어지게 된다.

다만, 소스/드레인 전극(140a)(140b)의 과도한 산화 처리로 인하여 산화부(140'a)(140'b)에 과도한 두께 및/또는 농도의 산화부(140'a)(140'b)가 형성되는 경우, 유기 반도체 층(150)의 채널 영역의 축적층(151)으로 원활한 전하 캐리어를 주입하기보다는 오히려 축적층으로의 전하 캐리어 주입을 방해할 수도 있으므로, 산화 처리 과정을 통하여 산화부(140'a)(140'b)를 형성하는 경우 산화부 두께/농도의 적절한 조정이 요구된다.

본 발명의 또 다른 일실시예에 따르면, 상기와 같은 구조의 박막 트랜지스터는 액정 디스플레이 장치 및/또는 유기 전계 발광 디스플레이 장치와 같은 평판 디스플레이 장치에 구비될 수도 있다.

도 5에는, 상기한 박막 트랜지스터를 구비하는 평판 디스플레이 장치의 일예 로서의 유기 전계 발광 디스플레이 장치의 한 개의 부화소가 도시되어 있다. 이러한 각 부화소에는 자발광 소자로서의 유기 전계 발광 소자가 구비되고, 적어도 한 개 이상의 박막 트랜지스터 및 커패시터가 구비된다.

이러한 유기 전계 발광 디스플레이 장치는 유기 전계 발광 소자의 발광 색상, 바람직하게는 적, 녹, 청색의 화소를 구비하는데, 이러한 색상에 따른 화소의 배열 패턴은 스트라이프 타입을 가질 수도 있고, 모자이크 타입(지그재그 타입)을 구비할 수도 있고, 경우에 따라서는 델타 타입을 구비할 수도 있는 등 다양한 변형이 가능하다.

이러한 적(R), 녹(G), 청(B)색의 각 부화소는 자발광 소자인 유기 전계 발광 소자와 전술한 박막 트랜지스터가 구비되는데, 박막 트랜지스터는 상기한 일예들에 한정되지 않고, 적어도 유기 반도체 층과 접하는 단부가 산화부로 구성되는 소스/드레인 전극을 구비하는 범위에서 다양한 구성을 취할 수도 있다.

도 5에 도시된 바와 같이, 기판(210)의 일면 상에 소스/드레인 전극(240a)(240b)이 형성되는데, 이들 사이에는 버퍼층(211)이 개재될 수도 있다. 기판(210)은 글라스 재일 수도 있고, 가요성이 요구되는 경우 플라스틱 재일 수도 있는 경우 다양한 구성을 취할 수도 있다.

소스/드레인 전극(240a,b)의 상부에는 소스 전극(240a)에 대응하는 소스 영역(250a), 드레인 전극(240b)에 대응하는 드레인 영역(250b) 및 채널 영역(250c)을 구비하는 유기 반도체 층(250)이 형성된다.

유기 반도체층(250)은 전술한 바와 같이, 소스/드레인 전극(240)을 덮도록 기판(210) 전체에 걸쳐 형성된 후, 다양한 방법에 의해 인접 소자와 구별되도록 패터닝될 수 있다.

소스/드레인 전극(240a)(240b)의 일부로, 적어도 유기 반도체 층(250)과 접하는 부분에는 산화부(240'a)(240'b)가 구비되는데, 산화부(240'a)(240'b)의 일함수는 이와 접하는 유기 반도체 층(250)의 HOMO 레벨 에너지보다 큰 값을 가지며, 자세한 구성은 상기한 실시예에 기재된 바와 같다.

유기 반도체층(250)의 형성 후에는 이를 덮도록 게이트 절연막(230)이 형성되고, 게이트 절연막(230) 상부에 게이트 전극(220)이 형성된다.

게이트 전극(220) 상에는, 하부 적층된 부분을 보호 및/또는 평탄화시키기 위한 절연층으로서의 보호층(260)이 형성되는데, 보호층(260)은 유기물 및/또는 무기물로 형성될 수도 있고, 단일층으로 형성되거나 복수의 층으로 이루어질 수도 있는 등 다양한 구성을 취할 수도 있다.

보호층(260)의 상부에는 유기 전계 발광 소자(300)가 구비되는데, 유기 전계 발광 소자(300)는 제 1 전극층(310), 유기 전계 발광부(330), 및 제 2 전극층(340)을 구비한다. 보호층(260)의 일면 상에는 제 1 전극층(310)이 형성되고, 제 1 전극층(310)은 보호층(260), 게이트 절연막(230) 및 유기 반도체 층(250)의 드레인 영역(250b)을 관통하도록 형성된 비아홀(261)을 통하여 하부에 적층된 드레인 전극(240b)과 전기적으로 소통되는데, 비아홀(261)은 각각의 층에 대하여 개별적으로 형성될 수도 있고, 경우에 따라서는 동시에 형성될 수도 있다.

제 1 전극층(310)이 배치된 후에는 화소 개구부(321)를 정의하기 위한 화소 정의층(320)이 형성되는데, 화소 개구부(321)는 제 1 전극층(310)이 노출되도록 화소 정의층(320)이 전면 형성된 후 적절한 패터닝을 통하여 형성될 수도 있다. 화소 개구부(321)가 형성된 후, 화소 개구부(321)로 제 1 전극층(310)의 일면 상에는 적어도 발광층을 포함하는 유기 전계 발광부(330)가 형성되고, 그 상부에 제 2 전극층(340)이 형성될 수 있다.

제 1 전극층(310)은 다양한 구성이 가능한데, 예를 들어, 제 1 전극층(310)이 애노드 전극으로 작동하고 배면 발광형인 경우, 제 1 전극층(310)은 ITO, IZO, ZnO 또는 In2O3 등과 같은 투명 도전성 물질로 이루어진 투명 전극일 수도 있고, 전면 발광형인 경우에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물을 포함하는 반사 전극과, 그 위에 형성되는 투명 전극으로 구성될 수도 있으며, 제 1 전극층(310)은 단일층, 이중층에 한정되지 않고 , 다중 층으로 구성될 수도 있는 등 다양한 변형이 가능하다.

유기 전계 발광부(330)로는 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.

고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다. 상기와 같은 유기 전계 발광부를 구성하는 유기막들은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.

제 2 전극층(340)도, 제 1 전극층(310)의 경우에 마찬가지로 전극층의 극성 및 발광 유형에 따라 다양한 구성이 가능하다. 즉, 제 2 전극층(340)이 캐소드 전극으로 작동하고 발광 유형이 배면 발광형인 경우, 제 2 전극층(340)은 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물과 같이 일함수가 작은 재료로 하나 이상의 층으로 구성될 수도 있고, 전면 발광형인 경우, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물로 유기 전계 발광부(330)의 일면 상에 일함수를 맞추기 위한 전극을 형성한 후, 그 위에 ITO, IZO, ZnO, In2O3 등의 투명 전극을 형성할 수도 있으며, 제 2 전극층(340)은 전면 형성될 수도 있으나, 이에 국한되지 않고 다양한 구성을 취할 수도 있다. 한편, 상기 실시예에서는 제 1 전극층(310)이 애노드 전극으로, 그리고 제 2 전극층(340)이 캐소드 전극으로 작동하는 경우에 대하여 기술되었으나, 서로 반대의 극성을 구비할 수도 있는 등 다양한 구성이 가능하다.

또 한편, 도면에는 도시되지 않았으나, 기판(210) 상에 형성된 박막 트랜지 스터 및 부화소들로 구성되는 디스플레이 영역은 밀봉 부재에 의하여 밀봉된다. 즉, 제 2 전극층(340)의 상부에 밀봉 기판이 개재되어, 적어도 부화소들로 구성되는 디스플레이 영역을 밀봉시킬 수도 있고, 제 2 전극층의 일면 상에 하나 이상의 층을 구비하는 박막 형태의 밀봉층이 형성될 수도 있는 등, 밀봉 구조는 어느 특정 형태에 한정되는 것은 아니다.

상기한 실시예들은 본 발명을 설명하기 위한 일예들로서, 본 발명이 이에 한정되지는 않고, 본 발명에 따른 박막 트랜지스터가, 적어도 유기 반도체 층과 접하는 부분이 산화부로 구성되는 소스/드레인 전극을 구비하는 범위에서 다양한 변형이 가능하다. 상기한 박막 트랜지스터는 유기 전계 발광 디스플레이 장치이외에도 액정 디스플레이 장치에도 적용 가능하며, 평판 디스플레이 장치 이외에도 화상이 구현되지 않는 드라이버 회로에도 장착 가능한 등, 다양한 변형예를 고려할 수 있다.

상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 구비할 수 있다.

첫째, 본 발명에 따른 박막 트랜지스터는 소스/드레인 전극과 하부 적층부 간의 접합성이 증대됨과 동시에, 소스/드레인 전극의 일부로, 적어도 유기 반도체 층과 접하는 부분을 산화부로 구성함으로써, 유기 반도체 층을 통한 소스/드레인 전극 간의 전기적 소통이 원활하게 이루어질 수 있는 박막 트랜지스터를 제공할 수 있다.

둘째, 본 발명에 따른 박막 트랜지스터는, 소스/드레인 전극으로 저가의 재 료의 사용을 가능하게 함으로써, 종래 기술과 같은 귀금속의 사용에 대한 필요성을 제거함으로써, 제조 원가를 상당히 경감시킬 수도 있다.

셋째, 본 발명에 따른 평판 디스플레이 장치는 상기한 박막 트랜지스터를 구비함으로써, 드라이버 등과 같은 회로부에서 원활한 신호 처리가 가능하고, 화소(부화소)로 전달되는 전기적 신호를 적절하게 전달 가능하여, 디스플레이 장치의 휘도 저하를 방지함으로써 우수한 화면 품질을 구비함과 동시에 소비 전력을 저감시키는 평판 디스플레이 장치를 제공할 수도 있다.

넷째, 본 발명에 따른 박막 트랜지스터를 구비하는 평판 디스플레이 장치의 경우, 산화부를 구비하는 소스/드레인 전극은 대체적으로 광을 흡수하는 블랙 계열의 색을 가져 외부로부터 유입되는 광을 흡수하여 광 반사 방지로 인한 시인성 증대 효과를 구비할 수도 있다.

다섯째, 소스/드레인 전극을 산화처리하여도, 이 산화처리 공정이 다른 층에 영향을 미치지 않으므로, TFT 특성 저하를 최소화할 수 있다.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (11)

1. 기판;

   상기 기판 상부에 형성된 소스/드레인 전극;

   상기 소스/드레인 전극과 접하는 유기 반도체층;

   상기 유기 반도체층 상부에 형성되는 게이트 절연층; 및

   상기 유기 반도체층과 절연되도록 상기 게이트 절연층 상부에 형성되는 게이트 전극;을 포함하고,

   상기 소스/드레인 전극의 상기 유기 반도체층과 접하는 부분에는 상기 유기 반도체층을 통한 소스/드레인 전극 간의 전기적 소통이 원활하게 이루어질 수 있도록 산화부가 구비된 것을 특징으로 하는 박막 트랜지스터.
2. 제 1 항에 있어서,

   상기 산화부를 구성하는 물질은 상기 유기 반도체층의 HOMO 에너지 레벨보다 큰 일함수를 갖는 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터.
3. 제 1 항에 있어서,

   상기 소스/드레인 전극은 알루미늄(Al), 몰리브덴(Mo), 몰리브덴-텅스텐(MoW) 중의 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
4. 제 1항에 있어서,

   상기 게이트 절연층은, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT, PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이 미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 중 하나 이상의 재료를 포함하는 하나 이상의 층을 구비하는 것을 특징으로 하는 박막 트랜지스터.
5. 제 1항에 있어서,

   상기 유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
6. 기판 상부에 소스/드레인 전극을 형성하는 단계;

   상기 소스/드레인 전극을 산화 처리하는 단계;

   상기 소스/드레인 전극 상부에 상기 소스/드레인 전극과 접하는 유기 반도체 층을 형성하는 단계;

   상기 유기 반도체층 상부에 게이트 절연층을 형성하는 단계; 및

   상기 게이트 절연층 상부에 게이트 전극을 형성하는 단계;를 포함하고,

   상기 소스/드레인 전극의 산화 처리된 부분은 상기 유기 반도체층과 상기 소스/드레인 전극 간의 전기적 소통이 원활하게 되도록 하는 박막 트랜지스터 제조 방법.
7. 제 6항에 있어서,

   상기 소스/드레인 전극 형성 단계와 상기 소스/드레인 전극 산화 처리 단계는 동시에 실시되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
8. 제 7항에 있어서,

   상기 산화 처리 단계는 플라즈마 산화 방식에 의하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
9. 제 6항에 있어서,

   상기 산화 처리 단계는 열처리 산화 방식에 의하여 이루어지는 것을 특징으 로 하는 박막 트랜지스터 제조 방법.
10. 제 6항에 있어서,

    상기 산화 처리 단계는 오존수 산화 방식에 의하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
11. 제1항 내지 제5항 중 어느 한 항의 박막 트랜지스터를 포함하는 평판 디스플레이 장치.

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