KR940006179A - 반도체 장치와 그 제작방법 - Google Patents

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Abstract

본 발명은 절연게이트형 반도체장치, 특히 박막형의 절연게이트형 전계효과 트랜지스터 구조 및 그 제작방법에 관한 것으로, 게이트 전극의 표면이 양산화된 금속게이트를 갖는 박막 절연게이트형 전계효과 트랜지스터 있어서, 게이트 전극과 게이트 절연막의 사이에 질화규소막이 끼워진 구조를 갖도록 함으로써, 채널로의 가동이 온의 침입을 방지하고, 또한 양극산화시에 게이트전극과 채널영역의 전위차에 의해 게이트 절인막이 파괴되는 것을 방지한다.
또한, 게이트 전극의 특정부분을 크롬등의 금속재료로 덮고 양극산화후, 크롬등의 금속재료만을, 그 양극산화물과 함께 제거하는 것에 의해, 기초의 금속 알루미늄이 노출된 부분을 형성하고, 그 부분에 상부의 배선을 접속시킨다. 또한, 박막 절연게이트형 전계효과 트랜지스터에 있어서, 게이트전극과 게이트 절연막의 사이, 혹은 기판과 그 위층과의 사이에, 에칭스톱퍼로 산화 알루미늄 혹은 질화규소막이 끼워진 구조를 갖도록 함으로써, 과다 에칭을 방지하고, 소자의 평탄화를 달성한다. 또한 콘택트홀이라고 하는 개념을 이용하지 않고 콘택트를 헝성하는 반도체장치와 그 제작방법이다.

Description

반도체장치와 그 제작방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
재1도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도,
제3도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 평면도,
제4도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도,
제5도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도,
제6도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도,
제10도는 본 발명에 의한 반도체장치의 단면도,
제13도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도,
제14도는 본 발명에 의한 반도체장치의 제작공정도를 나타내는 단면도.

Claims (7)

  1. 절연기판상에 적어도 반도체층, 절연막층 및 알루미늄, 크롬, 티탄, 탄탈, 실리콘 규소가 0.5∼3% 첨가된 알루미늄중의 어느 하나, 혹은 이들의 다층구조로 이루어지는 게이트 전극을 갖는 절연게이트형 전계효과 트랜지스터에 있어서, 절연막층은 산화알루미늄층, 산화규소층, 질화규소층, 산화알루미늄층과 질화규소층의 2층, 산화알루미늄층과 산화규소층의 2층, 질화규소층과 산화규소층의 2층, 인유리층과 산화규소층의 2층 또는 산화알루미늄층과 산화규소층과 질화규소층이 3층으로 이루어지는 점을 특징으로 하는 절연게이트형 반도체장치.
  2. 절연기관상에 반도체영역을 형성하는 공정과, 상기 반도체 영역상에, 산화알루미늄층, 산화규소층, 질화규소층, 산화알루미늄층과 질화규소층의 2층, 산화알루미늄층과 산화규소층의 2층, 질화규소층과 산화규소층의 2층, 인유리층과 산화규소층의 2층 또는 산화알루미늄과 산화규소층과 질화규소층의 3층으로 이루어지는 절연막층을, 질화규소층을 가장 위쪽으로 하여 형성하는 공정과, 상기 질화규소층상에 알루미늄, 크롬, 티탄, 탄탈, 실리콘, 규소가 0.5∼3%첨가된 알루미늄중의 어느 하나, 혹은 이들의 합금 또는 이들의 다층구조를 주체로 하는 금속피막을 형성하는 공정과, 상기 금속피막에, 전해용액중에서 전류를 통하여, 그 표면에 산화물층을 형성하는 공정을 갖는 점을 특징으로 하는 절연게이트형 반도체장치의 제작방법.
  3. 절연기판상에 형성된 박막형 절연게이트형 반도체장치로서, 그 불순물영역으로 부터 연재(延在)되는 금속 배선의 적어도 일부가 질화규소막 혹은 산화알루미늄과 밀착되어 있는 점을 특징으로 하는 반도체장치.
  4. 절연기판상에 형성된 반포체장치로, 적어도 1개의 절연게이트형 반도체장치와, 상기 절연게이트형 반도체 장치의 불순물영역의 한쪽에 전기적으로 접속된 투명도전막을 갖고, 상기 투명도전막은 질화규소막 혹은 산화알루미늄막고 밀착되어 있는 점을 특징으로 하는 반도체장치.
  5. 절연기판상에 산화알루미늄 혹은 질화규소막을 형성하는 공정과, 산화규소막을 형성하는 공정과, 반도체영역을 형성하는 공정과, 게이트 절연막을 형성하는 공정과, 게이트 전극을 포함하는 제1의 금속배선을 형성하는 공정과, 상기 제1의 금속배선 및 반도체영역을 마스크로 하여 상기 게이트 절연막 및 산화규소막을 에칭하여 상기 산화알루미늄 혹은 질화규소막을 노출시키는 공정과, 제2의 금속배선을 형성하는 공정을 갖는 점을 특징으로 하는 반도체장치의 제작방법.
  6. 절연기판상에 알루미늄으로 이루어지는 제1의 도체층을 형성하는 공정과. 제1의 도체층에 밀착하여, 알루미늄과는 다른 재료로 이루어지는 제2의 도체층을 선택적으로 형성하는 공정과, 상기 제1의 도체층 및 제2의 도체층에 전해용액중에서 전류를 통하여, 제1의 도체층의 표면에 산화알루미늄을 주체로 하는 제1의 산화물층을 형성하는 공정과, 상기 제2의 도체층을 제거하는 공정과, 제2의 산화물층을 형성하는 공정과, 상기 제2의 산화물을 선택적으로 에칭하여, 제1의 도체층에 도달하는 콘택트홀을 형성하는 공정과, 제3의 도체층을 형성하는 공정을 갖는 점을 특징으로 하는 절연게이트형 반도체장치의 제작방법.
  7. 절연기판상에 반도체영역을 헝성하는 공정과, 상기 반도체영역상에, 산화규소를 주체로 하는 제1의 절연피막을 형성하는 공정과, 상기 제1의 절연피막상에 질화규소를 주체로 하는 제2의 절연피막을 형성하는 공정과, 상기 제2의 절연피막상에 알루미늄을 주체로 하는 금속피막을 형성하는 공정과, 상기 금속피막에, 전해용액중에서 전류를 통하여 그 표면에 산화알루미늄을 주체로 하는 산화물층을 형성하는 공정을 갖는 점을 특징으로 하는 절연게이트형 반도체장치의 제작방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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