JPH11111994A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタ及び薄膜トランジスタの製造方法Info
- Publication number
- JPH11111994A JPH11111994A JP9270893A JP27089397A JPH11111994A JP H11111994 A JPH11111994 A JP H11111994A JP 9270893 A JP9270893 A JP 9270893A JP 27089397 A JP27089397 A JP 27089397A JP H11111994 A JPH11111994 A JP H11111994A
- Authority
- JP
- Japan
- Prior art keywords
- film
- stopper
- gate electrode
- thickness
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000010408 film Substances 0.000 claims abstract description 202
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 48
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- -1 hydrogen ions Chemical class 0.000 claims description 25
- 239000010410 layer Substances 0.000 claims description 24
- 229910052739 hydrogen Inorganic materials 0.000 claims description 23
- 239000001257 hydrogen Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 44
- 239000004925 Acrylic resin Substances 0.000 description 14
- 229920000178 Acrylic resin Polymers 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005224 laser annealing Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 ボトムゲート型の薄膜トランジスタのストッ
パの膜厚を最適化する。 【解決手段】 ゲート電極２２が配置された透明基板２
１上に、ゲート絶縁膜となる窒化シリコン膜２３及び酸
化シリコン膜２４が積層され、さらに、活性領域となる
半導体膜としての多結晶シリコン膜２５が積層される。
ゲート電極２２に対応する多結晶シリコン膜２５上に、
ストッパ２６が配置され、このストッパ２６を被うよう
に、層間絶縁膜となる酸化シリコン膜２７及び窒化シリ
コン膜２８が積層される。ストッパ２６の膜厚Ｔ0が、
８００Å乃至１２００Åの範囲に設定される。
パの膜厚を最適化する。 【解決手段】 ゲート電極２２が配置された透明基板２
１上に、ゲート絶縁膜となる窒化シリコン膜２３及び酸
化シリコン膜２４が積層され、さらに、活性領域となる
半導体膜としての多結晶シリコン膜２５が積層される。
ゲート電極２２に対応する多結晶シリコン膜２５上に、
ストッパ２６が配置され、このストッパ２６を被うよう
に、層間絶縁膜となる酸化シリコン膜２７及び窒化シリ
コン膜２８が積層される。ストッパ２６の膜厚Ｔ0が、
８００Å乃至１２００Åの範囲に設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の表示パネルの画素表示用スイッチング素子に
適した薄膜トランジスタに関する。
クス方式の表示パネルの画素表示用スイッチング素子に
適した薄膜トランジスタに関する。
【０００２】
【従来の技術】図５は、ボトムゲート型の薄膜トランジ
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲ
ート絶縁膜として働く。酸化シリコン膜４上には、ゲー
ト電極２を横断して多結晶シリコン膜５が積層される。
この多結晶シリコン膜５が、薄膜トランジスタの活性領
域となる。
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲ
ート絶縁膜として働く。酸化シリコン膜４上には、ゲー
ト電極２を横断して多結晶シリコン膜５が積層される。
この多結晶シリコン膜５が、薄膜トランジスタの活性領
域となる。
【０００３】多結晶シリコン膜５上には、酸化シリコン
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
【０００４】ソース領域５ｓ及びドレイン領域５ｄ上の
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
【０００５】ソース電極１０ｓ上のアクリル樹脂層１１
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してアルミニウム配線１０
に接続されるＩＴＯ等からなる透明電極１３が、アクリ
ル樹脂層１１上に広がるように配置される。この透明電
極１３が、液晶表示パネルの表示電極を構成する。以上
の薄膜トランジスタは、表示電極と共に透明基板１上に
複数個が行列配置され、ゲート電極２に印加される走査
制御信号に応答して、ドレイン電極１０ｄに供給される
映像情報を表示電極にそれぞれ印加する。
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してアルミニウム配線１０
に接続されるＩＴＯ等からなる透明電極１３が、アクリ
ル樹脂層１１上に広がるように配置される。この透明電
極１３が、液晶表示パネルの表示電極を構成する。以上
の薄膜トランジスタは、表示電極と共に透明基板１上に
複数個が行列配置され、ゲート電極２に印加される走査
制御信号に応答して、ドレイン電極１０ｄに供給される
映像情報を表示電極にそれぞれ印加する。
【０００６】ところで、多結晶シリコン膜５は、薄膜ト
ランジスタの活性領域として機能するように、結晶粒径
が十分な大きさに形成される。多結晶シリコン膜５の結
晶粒径を大きく形成する方法としては、エキシマレーザ
ーを用いたレーザーアニール法が知られている。このレ
ーザーアニール法は、ゲート絶縁膜となる酸化シリコン
膜４上に非晶質状態のシリコンを積層し、そのシリコン
にエキシマレーザーを照射してシリコンを一旦融解させ
ることにより、シリコンを結晶化させるものである。こ
のようなレーザーアニール法を用いれば、透明基板１の
温度を高くする必要がないため、透明基板１として融点
の低いガラス基板を採用できるようになる。
ランジスタの活性領域として機能するように、結晶粒径
が十分な大きさに形成される。多結晶シリコン膜５の結
晶粒径を大きく形成する方法としては、エキシマレーザ
ーを用いたレーザーアニール法が知られている。このレ
ーザーアニール法は、ゲート絶縁膜となる酸化シリコン
膜４上に非晶質状態のシリコンを積層し、そのシリコン
にエキシマレーザーを照射してシリコンを一旦融解させ
ることにより、シリコンを結晶化させるものである。こ
のようなレーザーアニール法を用いれば、透明基板１の
温度を高くする必要がないため、透明基板１として融点
の低いガラス基板を採用できるようになる。
【０００７】
【発明が解決しようとする課題】レーザーアニール法に
よって結晶化された多結晶シリコン膜５は、結晶欠陥が
多いため、膜内を移動する電子が捕捉され易く、トラン
ジスタの活性領域とするには好ましくない。そこで、一
旦形成した多結晶シリコン膜５上に、水素イオンを多量
に含む絶縁膜を形成し、その絶縁膜と共に窒素雰囲気で
アニールすることによって結晶欠陥を水素イオンで埋め
るようにしている。
よって結晶化された多結晶シリコン膜５は、結晶欠陥が
多いため、膜内を移動する電子が捕捉され易く、トラン
ジスタの活性領域とするには好ましくない。そこで、一
旦形成した多結晶シリコン膜５上に、水素イオンを多量
に含む絶縁膜を形成し、その絶縁膜と共に窒素雰囲気で
アニールすることによって結晶欠陥を水素イオンで埋め
るようにしている。
【０００８】水素イオンを多量に含む絶縁膜としては、
窒化シリコン膜が知られており、多結晶シリコン膜５に
対する水素イオンの供給源として、図５に示すように、
層間絶縁膜を窒化シリコン膜８で構成するようにしてい
る。しかしながら、多結晶シリコン膜５のチャネル領域
５ｃ上には、イオン注入の際にマスクとして用いられる
ストッパ６が配置されているため、窒化シリコン膜８か
ら供給される水素イオンがチャネル領域５ｃに届きにく
いという問題を有している。このストッパ６について
は、水素イオンの透過をよくするために膜厚を薄くする
と、イオン注入の際にマスクとして機能しなくなる場合
があり、ある程度の膜厚を必要とする。
窒化シリコン膜が知られており、多結晶シリコン膜５に
対する水素イオンの供給源として、図５に示すように、
層間絶縁膜を窒化シリコン膜８で構成するようにしてい
る。しかしながら、多結晶シリコン膜５のチャネル領域
５ｃ上には、イオン注入の際にマスクとして用いられる
ストッパ６が配置されているため、窒化シリコン膜８か
ら供給される水素イオンがチャネル領域５ｃに届きにく
いという問題を有している。このストッパ６について
は、水素イオンの透過をよくするために膜厚を薄くする
と、イオン注入の際にマスクとして機能しなくなる場合
があり、ある程度の膜厚を必要とする。
【０００９】そこで、本発明は、層間絶縁膜から半導体
膜へ水素イオンを効率よく供給できると共に、イオン注
入の際のマスクとして機能するようにストッパの膜厚を
最適化することを目的とする。
膜へ水素イオンを効率よく供給できると共に、イオン注
入の際のマスクとして機能するようにストッパの膜厚を
最適化することを目的とする。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、前記基板の一主面上に配置されるゲート
電極と、前記基板上に前記ゲート電極を被って積層され
るゲート絶縁膜と、前記ゲート電極を跨って前記ゲート
絶縁膜上に積層される半導体膜と、前記ゲート電極と重
なって前記半導体膜上に配置されるストッパと、前記半
導体膜上に積層される層間絶縁膜と、を有し、前記スト
ッパは、８００Å乃至１２００Åの膜厚の酸化シリコン
膜からなることを特徴としている。
タは、基板と、前記基板の一主面上に配置されるゲート
電極と、前記基板上に前記ゲート電極を被って積層され
るゲート絶縁膜と、前記ゲート電極を跨って前記ゲート
絶縁膜上に積層される半導体膜と、前記ゲート電極と重
なって前記半導体膜上に配置されるストッパと、前記半
導体膜上に積層される層間絶縁膜と、を有し、前記スト
ッパは、８００Å乃至１２００Åの膜厚の酸化シリコン
膜からなることを特徴としている。
【００１１】そして、本発明の薄膜トランジスタの製造
方法は、基板の一主面上に高融点金属膜を積層し、この
高融点金属膜を所定のパターンにエッチングしてゲート
電極を形成する第１の工程と、前記基板上に前記ゲート
電極を被ってゲート絶縁膜を積層し、このゲート絶縁膜
上に半導体膜を積層する第２の工程と、前記半導体膜上
に所定の膜厚の絶縁層を形成し、この絶縁層を前記ゲー
ト電極に応じたパターンにエッチングしてストッパを形
成する第３の工程と、前記半導体膜上に前記ストッパを
被って層間絶縁膜を積層する第４の工程と、前記半導体
膜及び前記層間絶縁膜を所定温度に加熱して前記層間絶
縁膜に含まれる水素イオンを前記半導体膜内に導入する
第５の工程と、を有し、前記第３の工程は、酸化シリコ
ン膜を８００Å乃至１２００Åの膜厚に積層する工程を
含むことを特徴としている。
方法は、基板の一主面上に高融点金属膜を積層し、この
高融点金属膜を所定のパターンにエッチングしてゲート
電極を形成する第１の工程と、前記基板上に前記ゲート
電極を被ってゲート絶縁膜を積層し、このゲート絶縁膜
上に半導体膜を積層する第２の工程と、前記半導体膜上
に所定の膜厚の絶縁層を形成し、この絶縁層を前記ゲー
ト電極に応じたパターンにエッチングしてストッパを形
成する第３の工程と、前記半導体膜上に前記ストッパを
被って層間絶縁膜を積層する第４の工程と、前記半導体
膜及び前記層間絶縁膜を所定温度に加熱して前記層間絶
縁膜に含まれる水素イオンを前記半導体膜内に導入する
第５の工程と、を有し、前記第３の工程は、酸化シリコ
ン膜を８００Å乃至１２００Åの膜厚に積層する工程を
含むことを特徴としている。
【００１２】本発明によれば、半導体膜上のストッパの
膜厚を８００Å乃至１２００Åとしたことにより、層間
絶縁膜から供給される水素イオンが半導体膜の結晶欠陥
を埋めるのに十分な量だけ半導体膜まで届くようにな
る。同時に、半導体膜へのイオンの注入を止めることが
できる。
膜厚を８００Å乃至１２００Åとしたことにより、層間
絶縁膜から供給される水素イオンが半導体膜の結晶欠陥
を埋めるのに十分な量だけ半導体膜まで届くようにな
る。同時に、半導体膜へのイオンの注入を止めることが
できる。
【００１３】
【発明の実施の形態】図１は、本発明の薄膜トランジス
タの構造を示す断面図であり、図２は、その要部の拡大
図である。この図において、透明基板２１、ゲート電極
２２、窒化シリコン膜２３、酸化シリコン膜２４及び多
結晶シリコン膜２５は、図５に示す薄膜トランジスタの
透明基板１、ゲート電極２、窒化シリコン膜３、酸化シ
リコン膜４及び多結晶シリコン膜５と同一である。
タの構造を示す断面図であり、図２は、その要部の拡大
図である。この図において、透明基板２１、ゲート電極
２２、窒化シリコン膜２３、酸化シリコン膜２４及び多
結晶シリコン膜２５は、図５に示す薄膜トランジスタの
透明基板１、ゲート電極２、窒化シリコン膜３、酸化シ
リコン膜４及び多結晶シリコン膜５と同一である。
【００１４】透明基板２１の表面にゲート電極２２が配
置され、このゲート電極２２を被って、ゲート絶縁膜と
しての窒化シリコン膜２３及び酸化シリコン膜２４が積
層される。そして、酸化シリコン膜２４上に、活性領域
となる半導体膜としての多結晶シリコン膜２５が積層さ
れる。多結晶シリコン膜２５上には、酸化シリコンから
なるストッパ２６が配置される。ここで、ストッパ２６
は、膜厚Ｔ0が８００Å乃至１２００Å（最適値として
は１０００Å）に形成される。このストッパ２６に被わ
れた多結晶シリコン膜２５がチャネル領域２５ｃとな
り、その他の多結晶シリコン膜２５がソース領域２５ｓ
及びドレイン領域２５ｄとなる。
置され、このゲート電極２２を被って、ゲート絶縁膜と
しての窒化シリコン膜２３及び酸化シリコン膜２４が積
層される。そして、酸化シリコン膜２４上に、活性領域
となる半導体膜としての多結晶シリコン膜２５が積層さ
れる。多結晶シリコン膜２５上には、酸化シリコンから
なるストッパ２６が配置される。ここで、ストッパ２６
は、膜厚Ｔ0が８００Å乃至１２００Å（最適値として
は１０００Å）に形成される。このストッパ２６に被わ
れた多結晶シリコン膜２５がチャネル領域２５ｃとな
り、その他の多結晶シリコン膜２５がソース領域２５ｓ
及びドレイン領域２５ｄとなる。
【００１５】ストッパ２６が形成された多結晶シリコン
膜２５上には、多結晶シリコン膜２５に悪影響を与える
ことなく接することが可能な酸化シリコン膜２７が積層
される。そして、その酸化シリコン膜２７上に、酸化シ
リコン膜２７よりも多量の水素イオンを含み、水素イオ
ンの主な供給源となる窒化シリコン膜２８が積層され
る。この酸化シリコン膜２７及び窒化シリコン膜２８に
より、多結晶シリコン膜２５を保護する層間絶縁膜が形
成される。ここで、酸化シリコン膜２７の膜厚Ｔ1は、
ストッパ２６の膜厚Ｔ0を加えた値が、窒化シリコン膜
２８の膜厚Ｔ2に対して、少なくとも式１を満たし、好
ましくは、式２を満たすように設定される。
膜２５上には、多結晶シリコン膜２５に悪影響を与える
ことなく接することが可能な酸化シリコン膜２７が積層
される。そして、その酸化シリコン膜２７上に、酸化シ
リコン膜２７よりも多量の水素イオンを含み、水素イオ
ンの主な供給源となる窒化シリコン膜２８が積層され
る。この酸化シリコン膜２７及び窒化シリコン膜２８に
より、多結晶シリコン膜２５を保護する層間絶縁膜が形
成される。ここで、酸化シリコン膜２７の膜厚Ｔ1は、
ストッパ２６の膜厚Ｔ0を加えた値が、窒化シリコン膜
２８の膜厚Ｔ2に対して、少なくとも式１を満たし、好
ましくは、式２を満たすように設定される。
【００１６】
【数１】
【００１７】
【数２】
【００１８】即ち、水素イオンの供給量は、窒化シリコ
ン膜２８の膜厚に依存しており、その供給量に応じて酸
化シリコン膜２７の膜厚を薄く設定すれば、多結晶シリ
コン膜２５に対して十分な量の水素イオンを供給するこ
とができる。式１に従えば、例えば、窒化シリコン膜２
８の膜厚（＝Ｔ2）を３０００Åとした場合、ストッパ
２６と酸化シリコン膜２７との膜厚の合計（＝Ｔ0＋Ｔ
1）は、約４９００Å（好ましくは約３５００Å）以下
に設定しなければならない。換言すれば、ストッパ２６
の膜厚を１０００Åとし、酸化シリコン膜２７の膜厚を
１０００Åとした場合、窒化シリコン膜２８の膜厚は、
５００Å（好ましくは、１０００Å）以上とする必要が
ある。
ン膜２８の膜厚に依存しており、その供給量に応じて酸
化シリコン膜２７の膜厚を薄く設定すれば、多結晶シリ
コン膜２５に対して十分な量の水素イオンを供給するこ
とができる。式１に従えば、例えば、窒化シリコン膜２
８の膜厚（＝Ｔ2）を３０００Åとした場合、ストッパ
２６と酸化シリコン膜２７との膜厚の合計（＝Ｔ0＋Ｔ
1）は、約４９００Å（好ましくは約３５００Å）以下
に設定しなければならない。換言すれば、ストッパ２６
の膜厚を１０００Åとし、酸化シリコン膜２７の膜厚を
１０００Åとした場合、窒化シリコン膜２８の膜厚は、
５００Å（好ましくは、１０００Å）以上とする必要が
ある。
【００１９】所定の膜厚に形成された酸化シリコン膜２
７及び窒化シリコン膜２８には、多結晶シリコン膜２５
に達するコンタクトホール２９が設けられる。そして、
このコンタクトホール２９部分に、ソース領域２５ｓ及
びドレイン領域２５ｄに接続されるソース電極３０ｓ及
びドレイン電極３０ｄが配置される。また、窒化シリコ
ン膜２８上には、ソース電極３０ｓ及びドレイン電極３
０ｄを被って表面を平坦にするアクリル樹脂層３１が積
層される。さらに、アクリル樹脂層３１にソース電極３
０ｓに達するコンタクトホール３２が設けられ、ソース
電極３０ｓに接続される透明電極３３が、アクリル樹脂
層３１上に広がるように配置される。このソース電極３
０ｓ、ドレイン電極３０ｄ及び透明電極３３は、図８に
示す薄膜トランジスタのソース電極１０ｓ、ドレイン電
極１０ｄ及び透明電極１３と同一である。
７及び窒化シリコン膜２８には、多結晶シリコン膜２５
に達するコンタクトホール２９が設けられる。そして、
このコンタクトホール２９部分に、ソース領域２５ｓ及
びドレイン領域２５ｄに接続されるソース電極３０ｓ及
びドレイン電極３０ｄが配置される。また、窒化シリコ
ン膜２８上には、ソース電極３０ｓ及びドレイン電極３
０ｄを被って表面を平坦にするアクリル樹脂層３１が積
層される。さらに、アクリル樹脂層３１にソース電極３
０ｓに達するコンタクトホール３２が設けられ、ソース
電極３０ｓに接続される透明電極３３が、アクリル樹脂
層３１上に広がるように配置される。このソース電極３
０ｓ、ドレイン電極３０ｄ及び透明電極３３は、図８に
示す薄膜トランジスタのソース電極１０ｓ、ドレイン電
極１０ｄ及び透明電極１３と同一である。
【００２０】以上の薄膜トランジスタにおいては、多結
晶シリコン膜２５上のストッパ２６及び酸化シリコン膜
２７の膜厚が窒化シリコン膜２８の膜厚に応じて薄く形
成されるため、窒化シリコン膜２８中に多く含まれる水
素イオンが十分に多結晶シリコン膜２５内へ導入され
る。図３（ａ）〜（ｃ）及び図４（ｄ）〜（ｆ）は、本
発明の薄膜トランジスタの製造方法を説明する工程別の
断面図である。これらの図においては、図１と同一部分
を示している。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により１０００Åの膜厚に積層
し、高融点金属膜３４を形成する。この高融点金属膜３
４上に所定のパターンのレジスト層３５を形成し、この
レジスト層３５をマスクとして高融点金属膜３４をエッ
チングすることにより、ゲート電極２２を形成する。こ
のゲート電極の形成においては、テーパーエッチングに
よって、ゲート電極２２の両端部が透明基板２１側で広
くなるようなテーパー形状に形成される。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを５００Å以上の膜厚に積層し、連続して、酸化シリ
コンを１３００Å以上の膜厚に積層する。これにより、
透明基板２１からの不純物イオンの析出を阻止する窒化
シリコン膜２３及びゲート絶縁膜となる酸化シリコン膜
２４が形成される。そして、酸化シリコン膜２３上に、
同じくプラズマＣＶＤ法によりシリコンを４００Åの膜
厚に積層し、非晶質のシリコン膜２５'を形成する。そ
して、４３０℃程度で１時間以上熱処理してシリコン膜
２５'中の水素を膜外へ排出し、水素濃度を１％以下に
した後、エキシマレーザーをシリコン膜２５'に照射
し、非晶質状態のシリコンが融解するまで加熱する。こ
れにより、シリコンが結晶化し、多結晶シリコン膜２５
となる。 （ｃ）第３工程 多結晶シリコン膜２５上に酸化シリコンをプラズマＣＶ
Ｄ法により１０００Åの膜厚に積層し、酸化シリコン膜
３６を形成する。そして、この酸化シリコン膜３６上
に、ゲート電極２２に対応したパターンを有するレジス
ト層３７を形成し、このレジスト層３７をマスクとして
酸化シリコン膜３６をエッチングすることにより、ゲー
ト電極２２に重なるストッパ２６を形成する。レジスト
層３７は、酸化シリコン膜３５を被って塗布したレジス
トを透明基板２１の裏面側からゲート電極２２をマスク
にして露光することで、ゲート電極２２とずれることな
く形成することができる。また、酸化シリコン膜３６の
膜厚を１０００Å程度にすれば、レジスト層３７をマス
クとして等方的にエッチングを施した場合でも、側壁の
エッチング量が少なくなるため、ストッパ２６のパター
ン形状を正確に形成できる。 （ｄ）第４工程 ストッパ２６が形成された多結晶シリコン膜２６に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。ところで、リ
ンイオンは、ボロン等と比較してシリコンを透過し易
く、ストッパ２６のみではイオン注入のマスクとして不
十分である。そこで、ストッパ２６を形成する際のエッ
チングマスクに用いたレジスト層３７を残したままの状
態でリンイオンを注入するようにすれば、チャネル領域
２５ｃにリンイオンが浸入するのを防止できる。これら
のイオン注入により、ストッパ２６の両側の多結晶シリ
コン膜２５にＰ型あるいはＮ型の導電性を示すソース領
域２５ｓ及びドレイン領域２５ｄが形成される。 （ｅ）第５工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させ
る。 （ｆ）第６工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを１０００Åの膜厚に積層し、連続して、窒化
シリコンを３０００Åの膜厚に積層する。これにより、
酸化シリコン膜２７及び窒化シリコン膜２８の２層から
なる層間絶縁膜が形成される。ここで、ストッパ２６の
膜厚Ｔ0と酸化シリコン膜２７の膜厚Ｔ1を加算した値
は、２０００Åであるのに対して、窒化シリコン膜２８
の膜厚Ｔ2は、３０００Åであり、上述の式１及び式２
が満たされている。
晶シリコン膜２５上のストッパ２６及び酸化シリコン膜
２７の膜厚が窒化シリコン膜２８の膜厚に応じて薄く形
成されるため、窒化シリコン膜２８中に多く含まれる水
素イオンが十分に多結晶シリコン膜２５内へ導入され
る。図３（ａ）〜（ｃ）及び図４（ｄ）〜（ｆ）は、本
発明の薄膜トランジスタの製造方法を説明する工程別の
断面図である。これらの図においては、図１と同一部分
を示している。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により１０００Åの膜厚に積層
し、高融点金属膜３４を形成する。この高融点金属膜３
４上に所定のパターンのレジスト層３５を形成し、この
レジスト層３５をマスクとして高融点金属膜３４をエッ
チングすることにより、ゲート電極２２を形成する。こ
のゲート電極の形成においては、テーパーエッチングに
よって、ゲート電極２２の両端部が透明基板２１側で広
くなるようなテーパー形状に形成される。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを５００Å以上の膜厚に積層し、連続して、酸化シリ
コンを１３００Å以上の膜厚に積層する。これにより、
透明基板２１からの不純物イオンの析出を阻止する窒化
シリコン膜２３及びゲート絶縁膜となる酸化シリコン膜
２４が形成される。そして、酸化シリコン膜２３上に、
同じくプラズマＣＶＤ法によりシリコンを４００Åの膜
厚に積層し、非晶質のシリコン膜２５'を形成する。そ
して、４３０℃程度で１時間以上熱処理してシリコン膜
２５'中の水素を膜外へ排出し、水素濃度を１％以下に
した後、エキシマレーザーをシリコン膜２５'に照射
し、非晶質状態のシリコンが融解するまで加熱する。こ
れにより、シリコンが結晶化し、多結晶シリコン膜２５
となる。 （ｃ）第３工程 多結晶シリコン膜２５上に酸化シリコンをプラズマＣＶ
Ｄ法により１０００Åの膜厚に積層し、酸化シリコン膜
３６を形成する。そして、この酸化シリコン膜３６上
に、ゲート電極２２に対応したパターンを有するレジス
ト層３７を形成し、このレジスト層３７をマスクとして
酸化シリコン膜３６をエッチングすることにより、ゲー
ト電極２２に重なるストッパ２６を形成する。レジスト
層３７は、酸化シリコン膜３５を被って塗布したレジス
トを透明基板２１の裏面側からゲート電極２２をマスク
にして露光することで、ゲート電極２２とずれることな
く形成することができる。また、酸化シリコン膜３６の
膜厚を１０００Å程度にすれば、レジスト層３７をマス
クとして等方的にエッチングを施した場合でも、側壁の
エッチング量が少なくなるため、ストッパ２６のパター
ン形状を正確に形成できる。 （ｄ）第４工程 ストッパ２６が形成された多結晶シリコン膜２６に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。ところで、リ
ンイオンは、ボロン等と比較してシリコンを透過し易
く、ストッパ２６のみではイオン注入のマスクとして不
十分である。そこで、ストッパ２６を形成する際のエッ
チングマスクに用いたレジスト層３７を残したままの状
態でリンイオンを注入するようにすれば、チャネル領域
２５ｃにリンイオンが浸入するのを防止できる。これら
のイオン注入により、ストッパ２６の両側の多結晶シリ
コン膜２５にＰ型あるいはＮ型の導電性を示すソース領
域２５ｓ及びドレイン領域２５ｄが形成される。 （ｅ）第５工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させ
る。 （ｆ）第６工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを１０００Åの膜厚に積層し、連続して、窒化
シリコンを３０００Åの膜厚に積層する。これにより、
酸化シリコン膜２７及び窒化シリコン膜２８の２層から
なる層間絶縁膜が形成される。ここで、ストッパ２６の
膜厚Ｔ0と酸化シリコン膜２７の膜厚Ｔ1を加算した値
は、２０００Åであるのに対して、窒化シリコン膜２８
の膜厚Ｔ2は、３０００Åであり、上述の式１及び式２
が満たされている。
【００２１】酸化シリコン膜２７及び窒化シリコン膜２
８を形成した後、窒素雰囲気中で加熱し、窒化シリコン
膜２８内に含まれる水素イオンを多結晶シリコン膜２５
へ導入する。この加熱処理の温度は、水素イオンの移動
が十分であり、透明基板２１が軟化しない範囲とする必
要があり、３５０〜４５０℃の範囲が適当である。窒化
シリコン膜２８内に含まれる水素イオンは、窒化シリコ
ン膜２８の膜厚に応じて薄く形成された酸化シリコン膜
２７を通して多結晶シリコン膜２５へ導入されるため、
多結晶シリコン膜２５で必要な量が確実に供給される。
これにより、多結晶シリコン膜２５内の結晶欠陥が水素
イオンで埋められる。
８を形成した後、窒素雰囲気中で加熱し、窒化シリコン
膜２８内に含まれる水素イオンを多結晶シリコン膜２５
へ導入する。この加熱処理の温度は、水素イオンの移動
が十分であり、透明基板２１が軟化しない範囲とする必
要があり、３５０〜４５０℃の範囲が適当である。窒化
シリコン膜２８内に含まれる水素イオンは、窒化シリコ
ン膜２８の膜厚に応じて薄く形成された酸化シリコン膜
２７を通して多結晶シリコン膜２５へ導入されるため、
多結晶シリコン膜２５で必要な量が確実に供給される。
これにより、多結晶シリコン膜２５内の結晶欠陥が水素
イオンで埋められる。
【００２２】水素イオンによる多結晶シリコン膜２５内
の結晶欠陥の補充が完了した後には、ソース領域２５ｓ
及びドレイン領域２５ｄに対応して、酸化シリコン膜２
７及び窒化シリコン膜２８を貫通するコンタクトホール
２９を形成し、このコンタクトホール２９部分に、アル
ミニウム等の金属からなるソース電極３０ｓ及びドレイ
ン電極３０ｄを形成する。このソース電極３０ｓ及びド
レイン電極３０ｄの形成は、例えば、コンタクトホール
２９が形成された窒化シリコン膜２８上にスパッタリン
グしたアルミニウムをパターニングすることで形成され
る。
の結晶欠陥の補充が完了した後には、ソース領域２５ｓ
及びドレイン領域２５ｄに対応して、酸化シリコン膜２
７及び窒化シリコン膜２８を貫通するコンタクトホール
２９を形成し、このコンタクトホール２９部分に、アル
ミニウム等の金属からなるソース電極３０ｓ及びドレイ
ン電極３０ｄを形成する。このソース電極３０ｓ及びド
レイン電極３０ｄの形成は、例えば、コンタクトホール
２９が形成された窒化シリコン膜２８上にスパッタリン
グしたアルミニウムをパターニングすることで形成され
る。
【００２３】続いて、ソース電極３０ｓ及びドレイン電
極３０ｄが形成された窒化シリコン膜２８上にアクリル
樹脂溶液を塗布し、焼成してアクリル樹脂層３１を形成
する。このアクリル樹脂層３１は、ストッパ２６やソー
ス電極３０ｓ、ドレイン電極３０ｄによる凹凸を埋めて
表面を平坦化する。さらに、ソース電極３０ｓ上にアク
リル樹脂層３１を貫通するコンタクトホール３２を形成
し、このコンタクトホール３２部分に、ソース電極３０
ｓに接続されるＩＴＯ等からなる透明電極３３を形成す
る。この透明電極３３の形成は、例えば、コンタクトホ
ール３２が形成されたアクリル樹脂層３１上にスパッタ
リングしたＩＴＯをパターニングすることで形成され
る。
極３０ｄが形成された窒化シリコン膜２８上にアクリル
樹脂溶液を塗布し、焼成してアクリル樹脂層３１を形成
する。このアクリル樹脂層３１は、ストッパ２６やソー
ス電極３０ｓ、ドレイン電極３０ｄによる凹凸を埋めて
表面を平坦化する。さらに、ソース電極３０ｓ上にアク
リル樹脂層３１を貫通するコンタクトホール３２を形成
し、このコンタクトホール３２部分に、ソース電極３０
ｓに接続されるＩＴＯ等からなる透明電極３３を形成す
る。この透明電極３３の形成は、例えば、コンタクトホ
ール３２が形成されたアクリル樹脂層３１上にスパッタ
リングしたＩＴＯをパターニングすることで形成され
る。
【００２４】以上の第１乃至第６工程により、図１に示
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。尚、上述の各実施形態において例示した各部
の膜厚については、特定の条件における最適値であり、
必ずしもこれらの値に限られるものではない。ストッパ
２６の膜厚Ｔ0が８００Å乃至１２００Åの範囲であれ
ば、本願発明の効果を達成することができる。
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。尚、上述の各実施形態において例示した各部
の膜厚については、特定の条件における最適値であり、
必ずしもこれらの値に限られるものではない。ストッパ
２６の膜厚Ｔ0が８００Å乃至１２００Åの範囲であれ
ば、本願発明の効果を達成することができる。
【００２５】
【発明の効果】本発明によれば、層間絶縁膜から活性領
域を形成する多結晶シリコン膜に対して効率よく水素イ
オンが供給されるようになり、短時間の低温処理によっ
て活性領域の結晶欠陥を埋めることができる。また、エ
ッチング処理の際にストッパのパターン形状を正確に形
成でき、このストッパをマスクとしてソース領域及びド
レイン領域を形成したときに、トランジスタの実効チャ
ネル幅及び実効チャネル長が所定の長さに形成される。
域を形成する多結晶シリコン膜に対して効率よく水素イ
オンが供給されるようになり、短時間の低温処理によっ
て活性領域の結晶欠陥を埋めることができる。また、エ
ッチング処理の際にストッパのパターン形状を正確に形
成でき、このストッパをマスクとしてソース領域及びド
レイン領域を形成したときに、トランジスタの実効チャ
ネル幅及び実効チャネル長が所定の長さに形成される。
【図１】本発明の薄膜トランジスタの構造を示す断面図
である。
である。
【図２】図１の要部の拡大図である。
【図３】本発明の薄膜トランジスタ製造方法の前半工程
を示す工程別の断面図である。
を示す工程別の断面図である。
【図４】本発明の薄膜トランジスタ製造方法の後半工程
を示す工程別の断面図である。
を示す工程別の断面図である。
【図５】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
１、２１ 透明基板 ２、２２ ゲート電極 ３、８、２３、２８ 窒化シリコン膜 ４、７、２４、２７ 酸化シリコン膜 ５、２５ 多結晶シリコン膜 ５ｃ、２５ｃ チャネル領域 ５ｓ、２５ｓ ソース領域 ５ｄ、２５ｄ ドレイン領域 ６、２６ ストッパ ９、１２、２９、３２ コンタクトホール １０ｓ、３０ｓ ソース電極 １０ｄ、３０ｄ ドレイン電極 １１、３１ アクリル樹脂層 １２、３３ 透明電極
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｅ (72)発明者 山田 努 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (6)
- 【請求項１】 基板と、前記基板の一主面上に配置され
るゲート電極と、前記基板上に前記ゲート電極を被って
積層されるゲート絶縁膜と、前記ゲート電極を跨って前
記ゲート絶縁膜上に積層される半導体膜と、前記ゲート
電極と重なって前記半導体膜上に配置されるストッパ
と、前記半導体膜上に積層される層間絶縁膜と、を有
し、前記ストッパは、８００Å乃至１２００Åの膜厚の
酸化シリコン膜からなることを特徴とする薄膜トランジ
スタ。 - 【請求項２】 前記ストッパは、チャネル長方向に前記
ゲート電極よりも短く形成されることを特徴とする請求
項１に記載の薄膜トランジスタ。 - 【請求項３】 基板の一主面上に高融点金属膜を積層
し、この高融点金属膜を所定のパターンにエッチングし
てゲート電極を形成する第１の工程と、前記基板上に前
記ゲート電極を被ってゲート絶縁膜を積層し、このゲー
ト絶縁膜上に半導体膜を積層する第２の工程と、前記半
導体膜上に所定の膜厚の絶縁層を形成し、この絶縁層を
前記ゲート電極に応じたパターンにエッチングしてスト
ッパを形成する第３の工程と、前記半導体膜上に前記ス
トッパを被って層間絶縁膜を積層する第４の工程と、前
記半導体膜及び前記層間絶縁膜を所定温度に加熱して前
記層間絶縁膜に含まれる水素イオンを前記半導体膜内に
導入する第５の工程と、を有し、前記第３の工程は、酸
化シリコン膜を８００Å乃至１２００Åの膜厚に積層す
る工程を含むことを特徴とする薄膜トランジスタの製造
方法。 - 【請求項４】 前記第３の工程は、所定の膜厚に形成さ
れた酸化シリコン膜上に塗布したレジストを前記基板の
裏面側から前記ゲート電極をマスクとして露光し、エッ
チングのマスクパターンを形成することを特徴とする請
求項３に記載の薄膜トランジスタの製造方法。 - 【請求項５】 前記第４の工程は、前記半導体膜に接し
て酸化シリコン膜を第１の膜厚に積層し、この酸化シリ
コン膜に接して窒化シリコン膜を第２の膜厚に積層する
工程を含むことを特徴とする請求項３に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項６】 前記ストッパと前記層間絶縁膜の酸化シ
リコン膜とを重ねた膜厚が、前記層間絶縁膜の窒化シリ
コン膜の膜厚に８０００Åを乗じた値の平方根以下に設
定されることを特徴とする請求項５に記載の薄膜トラン
ジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9270893A JPH11111994A (ja) | 1997-10-03 | 1997-10-03 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| TW087115872A TW392363B (en) | 1997-10-03 | 1998-09-24 | Thin film transistor and manufacturing method thereof |
| US09/162,836 US6191452B1 (en) | 1997-10-03 | 1998-09-29 | Thin film transistor having a stopper layer |
| KR10-1998-0041644A KR100430020B1 (ko) | 1997-10-03 | 1998-10-02 | 박막트랜지스터및박막트랜지스터의제조방법 |
| US09/746,253 US6555419B2 (en) | 1997-10-03 | 2000-12-21 | Thin film transistor and manufacturing method of thin film transistor |
| US10/378,359 US6867075B2 (en) | 1997-10-03 | 2003-03-03 | Manufacturing method of thin film transistor in which a total film thickness of silicon oxide films is defined |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9270893A JPH11111994A (ja) | 1997-10-03 | 1997-10-03 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111994A true JPH11111994A (ja) | 1999-04-23 |
Family
ID=17492447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9270893A Pending JPH11111994A (ja) | 1997-10-03 | 1997-10-03 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6191452B1 (ja) |
| JP (1) | JPH11111994A (ja) |
| KR (1) | KR100430020B1 (ja) |
| TW (1) | TW392363B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014143420A (ja) * | 2008-12-24 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11111994A (ja) * | 1997-10-03 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW480554B (en) * | 1999-07-22 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| TW471182B (en) * | 2001-01-20 | 2002-01-01 | Unipac Optoelectronics Corp | Thin film transistor having light guide material |
| TW565944B (en) * | 2002-10-09 | 2003-12-11 | Toppoly Optoelectronics Corp | Method of forming a low temperature polysilicon thin film transistor |
| KR100928490B1 (ko) * | 2003-06-28 | 2009-11-26 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| KR101041066B1 (ko) * | 2004-02-13 | 2011-06-13 | 삼성전자주식회사 | 실리콘 결정화 방법, 이를 이용한 실리콘 결정화 장치,이를 이용한 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 이용한 표시장치 |
| KR100685409B1 (ko) * | 2004-10-22 | 2007-02-22 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| KR100731752B1 (ko) * | 2005-09-07 | 2007-06-22 | 삼성에스디아이 주식회사 | 박막트랜지스터 |
| KR102275487B1 (ko) | 2008-09-19 | 2021-07-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| EP2256814B1 (en) * | 2009-05-29 | 2019-01-16 | Semiconductor Energy Laboratory Co, Ltd. | Oxide semiconductor device and method for manufacturing the same |
| TWI534905B (zh) * | 2010-12-10 | 2016-05-21 | 半導體能源研究所股份有限公司 | 顯示裝置及顯示裝置之製造方法 |
| US9219159B2 (en) | 2011-03-25 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming oxide semiconductor film and method for manufacturing semiconductor device |
| TWI545652B (zh) | 2011-03-25 | 2016-08-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| US9012904B2 (en) * | 2011-03-25 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR102130139B1 (ko) * | 2013-07-30 | 2020-07-03 | 엘지디스플레이 주식회사 | 산화물 반도체를 이용한 박막 트랜지스터 기판을 포함하는 유기발광 다이오드 표시장치 및 그 제조 방법 |
| KR102427675B1 (ko) * | 2015-04-20 | 2022-08-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치 |
| CN105870056B (zh) * | 2016-04-08 | 2019-02-26 | 深圳市华星光电技术有限公司 | 阵列基板及制作方法 |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137215A (ja) | 1982-02-08 | 1983-08-15 | Sanyo Electric Co Ltd | 半導体装置の絶縁膜のエツチング方法 |
| US5162892A (en) | 1983-12-24 | 1992-11-10 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and hydrogenated passivation layer |
| JPS6432678A (en) | 1987-07-28 | 1989-02-02 | Ricoh Kk | Thin-film transistor |
| JPS6453559A (en) | 1987-08-25 | 1989-03-01 | Sharp Kk | Manufacture of semiconductor device |
| US5164805A (en) | 1988-08-22 | 1992-11-17 | Massachusetts Institute Of Technology | Near-intrinsic thin-film SOI FETS |
| US5130772A (en) | 1989-12-15 | 1992-07-14 | Samsung Electron Devices Co., Ltd. | Thin film transistor with a thin layer of silicon nitride |
| JPH04162668A (ja) | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH04239731A (ja) | 1991-01-23 | 1992-08-27 | Casio Comput Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH06505362A (ja) | 1991-01-30 | 1994-06-16 | ミネソタ マイニング アンド マニュファクチャリング カンパニー | ポリシリコン薄膜トランジスター |
| EP0499979A3 (en) | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JP2794499B2 (ja) | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW223178B (en) | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| US5707746A (en) | 1992-09-25 | 1998-01-13 | Sharp Kabushiki Kaisha | Thin film transistor device with advanced characteristics by improved matching between a glass substrate and a silicon nitride layer |
| US5440168A (en) | 1993-02-22 | 1995-08-08 | Ryoden Semiconductor System Engineering Corporation | Thin-film transistor with suppressed off-current and Vth |
| JPH06338601A (ja) | 1993-05-31 | 1994-12-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6150692A (en) * | 1993-07-13 | 2000-11-21 | Sony Corporation | Thin film semiconductor device for active matrix panel |
| US5492843A (en) * | 1993-07-31 | 1996-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device and method of processing substrate |
| US5627089A (en) * | 1993-08-02 | 1997-05-06 | Goldstar Co., Ltd. | Method for fabricating a thin film transistor using APCVD |
| JP3208976B2 (ja) | 1993-12-03 | 2001-09-17 | 富士ゼロックス株式会社 | ポリシリコン薄膜トランジスタ |
| US5545576A (en) * | 1994-04-28 | 1996-08-13 | Casio Computer Co., Ltd. | Method for manufacturing a thin film transistor panel |
| JP3348531B2 (ja) * | 1994-07-08 | 2002-11-20 | ソニー株式会社 | 薄膜トランジスタの水素化方法および薄膜トランジスタの形成方法 |
| JP3464285B2 (ja) | 1994-08-26 | 2003-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6372534B1 (en) * | 1995-06-06 | 2002-04-16 | Lg. Philips Lcd Co., Ltd | Method of making a TFT array with photo-imageable insulating layer over address lines |
| JPH0982982A (ja) | 1995-09-19 | 1997-03-28 | Sony Corp | 薄膜トランジスタ及びアクティブマトリクス表示装置 |
| JP3604106B2 (ja) * | 1995-09-27 | 2004-12-22 | シャープ株式会社 | 液晶表示装置 |
| JP3646999B2 (ja) * | 1995-09-28 | 2005-05-11 | シャープ株式会社 | 透過型液晶表示装置 |
| US5616933A (en) | 1995-10-16 | 1997-04-01 | Sony Corporation | Nitride encapsulated thin film transistor fabrication technique |
| KR0171984B1 (ko) * | 1995-12-11 | 1999-03-30 | 김주용 | 박막 트랜지스터의 자기 정렬 노광 방법 |
| JP3317387B2 (ja) * | 1996-06-03 | 2002-08-26 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
| JP3323889B2 (ja) * | 1996-10-28 | 2002-09-09 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| JP4086925B2 (ja) | 1996-12-27 | 2008-05-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクスディスプレイ |
| JPH10229197A (ja) * | 1997-02-17 | 1998-08-25 | Sanyo Electric Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法 |
| JP3269787B2 (ja) * | 1997-05-27 | 2002-04-02 | シャープ株式会社 | 液晶表示装置 |
| JP3679567B2 (ja) * | 1997-09-30 | 2005-08-03 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JP3599972B2 (ja) * | 1997-09-30 | 2004-12-08 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JPH11111994A (ja) * | 1997-10-03 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JPH11111998A (ja) * | 1997-10-06 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
| US6140668A (en) * | 1998-04-28 | 2000-10-31 | Xerox Corporation | Silicon structures having an absorption layer |
| US6261881B1 (en) * | 1998-08-21 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same |
-
1997
- 1997-10-03 JP JP9270893A patent/JPH11111994A/ja active Pending
-
1998
- 1998-09-24 TW TW087115872A patent/TW392363B/zh not_active IP Right Cessation
- 1998-09-29 US US09/162,836 patent/US6191452B1/en not_active Expired - Lifetime
- 1998-10-02 KR KR10-1998-0041644A patent/KR100430020B1/ko not_active IP Right Cessation
-
2000
- 2000-12-21 US US09/746,253 patent/US6555419B2/en not_active Expired - Lifetime
-
2003
- 2003-03-03 US US10/378,359 patent/US6867075B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014143420A (ja) * | 2008-12-24 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9202827B2 (en) | 2008-12-24 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit and semiconductor device |
| US9443888B2 (en) | 2008-12-24 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device including transistor and resistor incorporating hydrogen in oxide semiconductor |
| US9941310B2 (en) | 2008-12-24 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit with oxide semiconductor layers having varying hydrogen concentrations |
Also Published As
| Publication number | Publication date |
|---|---|
| US6555419B2 (en) | 2003-04-29 |
| US6867075B2 (en) | 2005-03-15 |
| TW392363B (en) | 2000-06-01 |
| KR19990036849A (ko) | 1999-05-25 |
| KR100430020B1 (ko) | 2004-06-16 |
| US20030148573A1 (en) | 2003-08-07 |
| US20010002325A1 (en) | 2001-05-31 |
| US6191452B1 (en) | 2001-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3679567B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11111994A (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| US7414288B2 (en) | Semiconductor device having display device | |
| KR100599910B1 (ko) | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 | |
| JP4420032B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH11111998A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11111991A (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| US6621101B2 (en) | Thin-film transistor | |
| US20030059989A1 (en) | Method of manufacturing a thin-film transistor comprising a recombination center | |
| JP2003031817A (ja) | コンタクト構造の形成方法 | |
| JP2000068515A (ja) | 薄膜半導体装置の製造方法 | |
| JP2000036602A (ja) | 薄膜トランジスタ及びその製造方法と表示装置 | |
| JPH11111999A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0411226A (ja) | 表示装置の製造方法 | |
| JP2000332258A (ja) | 薄膜トランジスタの製造方法 | |
| JP2004363626A (ja) | 薄膜トランジスタの製造方法 | |
| JP2004363627A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100599909B1 (ko) | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 | |
| JPH11111997A (ja) | 薄膜トランジスタ | |
| JP2001189461A (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置 | |
| JPH11111988A (ja) | 薄膜半導体装置の製造方法 | |
| JP2000323717A (ja) | 薄膜トランジスタおよびこの薄膜トランジスタの製造方法 | |
| JP2001320055A (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH04196132A (ja) | 表示装置の製造方法 | |
| JPH04188773A (ja) | 薄膜トランジスタ及びその製造方法 |