JP2004363627A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】 薄膜トランジスタの半導体層の結晶欠陥を水素イオンで埋めるように
する。
【解決手段】 ゲート電極２２が配置された透明基板２１上に、ゲート絶縁膜と
なる窒化シリコン膜２３及び酸化シリコン膜２４が積層され、さらに、活性領域
となる半導体膜としての多結晶シリコン膜２５が積層される。ゲート電極２２に
対応する多結晶シリコン膜２５上に、ストッパ２６が配置され、このストッパ２
６を被うように、層間絶縁膜となる酸化シリコン膜２７及び窒化シリコン膜２８
が積層される。ストッパ２６と酸化シリコン膜２７とを重ねた膜厚Ｔ1は、窒化
シリコン膜２８の膜厚Ｔ2と４０００Åとの積の平方根より薄く形成される。
【選択図】 図１

Description

本発明は、アクティブマトリクス方式の表示パネルの画素表示用スイッチング素子に適した薄膜トランジスタ及びその製造方法に関する。

図９は、ボトムゲート型の薄膜トランジスタの構造を示す断面図である。

絶縁性の透明基板１の表面に、タングステンやクロム等の高融点金属からなるゲート電極２が配置される。このゲート電極２は、両端部が透明基板１側で広くなるテーパー形状を成す。ゲート電極２が配置された透明基板１上には、窒化シリコン膜３を介して酸化シリコン膜４が積層される。窒化シリコン膜３は、透明基板１に含まれる不純物が後述する活性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲート絶縁膜として働く。酸化シリコン膜４上には、ゲート電極２を横断して多結晶シリコン膜５が積層される。この多結晶シリコン膜５が、薄膜トランジスタの活性領域となる。

多結晶シリコン膜５上には、酸化シリコン等の絶縁材料からなるストッパ６が配置される。このストッパ６に被われた多結晶シリコン膜５がチャネル領域５ｃとなり、その他の多結晶シリコン膜５がソース領域５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成された多結晶シリコン膜５上には、酸化シリコン膜７及び窒化シリコン膜８が積層される。この酸化シリコン膜７及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁膜となる。

ソース領域５ｓ及びドレイン領域５ｄ上の酸化シリコン膜７及び窒化シリコン膜８の所定箇所には、コンタクトホール９が形成される。このコンタクトホール９部分に、ソース領域５ｓ及びドレイン領域５ｄに接続されるソース電極１０ｓ及びドレイン電極１０ｄが配置される。ソース電極１０ｓ及びドレイン電極１０ｄが配置された窒化シリコン膜８上には、可視光に対して透明なアクリル樹脂層１１が積層される。このアクリル樹脂層１１は、ゲート電極２やストッパ６により生じる凹凸を埋めて表面を平坦化する。

ソース電極１０ｓ上のアクリル樹脂層１１には、コンタクトホール１２が形成される。そして、このコンタクトホール１２を通してソース電極１０ｓに接続されるＩＴＯ（酸化インジウムすず）等からなる透明電極１３が、アクリル樹脂層１１上に広がるように配置される。この透明電極１３が、液晶表示パネルの表示電極を構成する。

以上の薄膜トランジスタは、表示電極と共に透明基板１上に複数個が行列配置され、ゲート電極２に印加される走査制御信号に応答して、ドレイン電極１０ｄに供給される映像情報を表示電極にそれぞれ印加する。

ところで、多結晶シリコン膜５は、薄膜トランジスタの活性領域として機能するように、結晶粒径が十分な大きさに形成される。多結晶シリコン膜５の結晶粒径を大きく形成する方法としては、エキシマレーザーを用いたレーザーアニール法が知られている。このレーザーアニール法は、ゲート絶縁膜となる酸化シリコン膜４上に非晶質状態のシリコンを積層し、先ず、低温の熱処理によって非晶質シリコン膜に含まれる水素を膜外へ排出した後、そのシリコンにエキシマレーザーを照射してシリコンを一旦融解させることにより、シリコンを結晶化させるものである。このようなレーザーアニール法を用いれば、透明基板１上で高温となる部分が局所的であるため、透明基板１として融点の低いガラス基板を採用できるようになる。

レーザーアニール法によって結晶化された多結晶シリコン膜５は、結晶欠陥が多いため、膜内を移動する電子が捕捉され易く、トランジスタの活性領域とするには好ましくない。そこで、一旦形成した多結晶シリコン層５上に、水素イオンを多量に含む絶縁膜を形成し、その絶縁膜と共に窒素雰囲気でアニールすることによって結晶欠陥を水素イオンで埋めるようにしている。

水素イオンを多量に含む絶縁膜としては、窒化シリコン膜が知られている。プラズマＣＶＤ法により成膜された窒化シリコン膜の水素イオン濃度は、通常１０^22／ｃｍ^3（^はべき乗を表す）程度であり、同じプラズマＣＶＤ法により形成された酸化シリコン膜の水素イオン濃度（１０^20／ｃｍ^3）と比較して２桁程度多くなっている。従って、水素イオンの供給源としては、窒化シリコン膜が用いられる。

一般に、活性領域上に窒化シリコン膜を直接形成すると、トランジスタ特性が劣化するため、活性領域と窒化シリコン膜との間には、図９に示すように、酸化シリコン膜が形成される。しかしながら、多結晶シリコン膜５と窒化シリコン膜８との間に酸化シリコン膜７が介在する場合、酸化シリコン膜７の膜厚によっては、多結晶シリコン膜５に十分な水素イオンが供給されなくなるおそれがある。また、窒化シリコン膜と酸化シリコン膜との界面に不純物が付着するとそれが反動田膜への水素供給の妨げとなってしまう恐れもある。
このため、製造工程において、アニール処理の温度を高くしたり、時間を長くする必要が生じ、生産性を低下させる。

そこで、本発明は、半導体膜に生じる結晶欠陥を水素イオンで効率よく埋めることができるように、それぞれの膜厚を最適化することを目的とする。

本発明の薄膜トランジスタは、基板と、前記基板の一主面上に積層される半導体膜と、前記半導体膜上に積層されるゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体膜と交差して配置されるゲート電極と、前記ゲート絶縁膜上に前記ゲート電極を被って積層される層間絶縁膜と、を有し、前記半導体膜上には該半導体膜に接する酸化シリコン膜及び該酸化シリコン膜の上方に窒化シリコン膜が形成されており、前記酸化シリコン膜の膜厚が、該酸化シリコン膜の上方に形成された前記窒化シリコン膜の膜厚に８０００Åを乗じた値の平方根以下に設定されるものである。

また、本発明は、前記半導体膜は、非晶質シリコンを融解して結晶化した多結晶シリコンからなる薄膜トランジスタである。

本発明の薄膜トランジスタの製造方法は、基板の一主面上に半導体膜を形成する第１工程と、前記半導体膜上にゲート絶縁膜を積層し、このゲート絶縁膜上に前記半導体膜と交差してゲート電極を形成する第２工程と、前記ゲート絶縁膜上に前記ゲート電極を被って層間絶縁膜を積層する第３工程と、所定温度に加熱して前記層間絶縁膜に含まれる水素イオンを前記半導体膜内に導入する第４工程と、を有し、前記第２工程は、ゲート絶縁膜が、前記半導体膜に接してプラズマＣＶＤ法により第１の酸化シリコン膜を積層され、連続して、プラズマＣＶＤ法により該第１の酸化シリコン膜に接して窒化シリコン膜を積層される工程を含み、前記酸化シリコン膜の膜厚を該酸化シリコン膜上方に形成された窒化シリコン膜の膜厚に８０００Åを乗じた値の平方根以下とするものである。

また、本発明は、前記第１工程は、前記基板上に非晶質シリコンを積層した後、その非晶質シリコンを融解して結晶化して多結晶シリコン層とする工程を含む薄膜トランジスタの製造方法である。

更に、本発明は、前記第４工程は、３５０℃乃至４５０℃の範囲で加熱処理する薄膜トランジスタの製造方法である。

本発明によれば、活性領域となる半導体膜上に、酸化シリコン膜及び窒化シリコン膜が積層される。窒化シリコン膜は、半導体膜に導入される水素イオンの供給源となり、酸化シリコン膜は、窒化シリコン膜が半導体膜に接するのを防止する。酸化シリコン膜は、窒化シリコン膜の膜厚に応じて薄く積層されるため、窒化シリコン膜から半導体膜への水素イオンの導入の妨げとはならない。

また、本発明によれば、第３工程で、半導体膜上方に酸化シリコン膜及び窒化シリコン膜を積層した後、第４工程で加熱処理することにより、窒化シリコン膜に含まれる水素イオンが酸化シリコン膜を通して半導体膜内に導入される。このとき、酸化シリコン膜の膜厚を窒化シリコン膜の膜厚に応じて薄くすることにより、窒化シリコン膜に含まれる水素イオンが酸化シリコン膜に阻止されることなく、半導体膜へ十分な量だけ導入される。

更に、窒化シリコン膜と酸化シリコン膜との界面に不純物が付着することが防止でき、半導体膜への水素供給の妨げとなってしまうという恐れも排除でき、十分な量だけ半導体膜に水素を供給することができる。

本発明によれば、活性領域を形成する多結晶シリコン膜上に、酸化シリコン膜を介して窒化シリコン膜を形成した場合でも、多結晶シリコン膜の結晶欠陥が窒化シリコン膜から供給される水素イオンによって確実に埋められる。従って、窒化シリコン膜から多結晶シリコン膜へ水素イオンを導入するためのアニール処理の条件を緩和することができ、製造工程を簡略化して、結果的に製造歩留まりの向上が望める。

図１は、本発明の薄膜トランジスタの第１の実施形態を示す断面図であり、図２は、その要部の拡大図である。この図において、透明基板２１、ゲート電極２２、窒化シリコン膜２３、酸化シリコン膜２４及び多結晶シリコン膜２５は、図９に示す薄膜トランジスタの透明基板１、ゲート電極２、窒化シリコン膜３、酸化シリコン膜４及び多結晶シリコン膜５と同一である。

透明基板２１の表面にゲート電極２２が配置され、このゲート電極２２を被って、ゲート絶縁膜としての窒化シリコン膜２３及び酸化シリコン膜２４が積層される。そして、酸化シリコン膜２４上に、活性領域となる半導体膜としての多結晶シリコン膜２５が積層される。

多結晶シリコン膜２５上には、酸化シリコンからなるストッパ２６が配置される。このストッパ２６に被われた多結晶シリコン膜２５がチャネル領域２５ｃとなり、その他の多結晶シリコン膜２５がソース領域２５ｓ及びドレイン領域２５ｄとなる。ストッパ２６が形成された多結晶シリコン膜２５上には、多結晶シリコン膜２５に悪影響を与えることなく接することが可能な酸化シリコン膜２７が積層される。そして、その酸化シリコン膜２７上に、酸化シリコン膜２７よりも多量の水素イオンを含み、水素イオンの主な供給源となる窒化シリコン膜２８が積層される。この酸化シリコン膜２７及び窒化シリコン膜２８により、多結晶シリコン膜２５を保護する層間絶縁膜が形成される。

ここで、チャネル領域２５ｃ上でストッパ２６と酸化シリコン膜２７とを重ねた膜厚Ｔ1は、ストッパ２６上の窒化シリコン膜２８の膜厚Ｔ2に対して、式１を満たすように設定される。

即ち、水素イオンの供給量は、窒化シリコン膜２８の膜厚に依存しており、その供給量に応じて酸化シリコン膜２７の膜厚を薄く設定すれば、多結晶シリコン膜２５に対して十分な量の水素イオンを供給することができる。式１に従えば、例えば、窒化シリコン膜２８の膜厚（＝Ｔ2）を２０００Åとした場合、ストッパ２６と酸化シリコン膜２７との膜厚の合計（＝Ｔ1）は、約４０００Å以下に設定しなければならない。換言すれば、ストッパ２６の膜厚を２０００Åとし、酸化シリコン膜２７の膜厚を２０００Åとした場合、窒化シリコン膜２８の膜厚は、２０００Å以上とする必要がある。

所定の膜厚に形成された酸化シリコン膜２７及び窒化シリコン膜２８には、多結晶シリコン膜２５に達するコンタクトホール２９が設けられる。そして、このコンタクトホール２９部分に、ソース領域２５ｓ及びドレイン領域２５ｄに接続されるソース電極３０ｓ及びドレイン電極３０ｄが配置される。また、窒化シリコン膜２８上には、ソース電極３０ｓ及びドレイン電極３０ｄを被って表面を平坦にするアクリル樹脂層３１が積層される。さらに、アクリル樹脂層３１にソース電極３０ｓに達するコンタクトホール３２が設けられ、ソース電極３０ｓに接続される透明電極３３が、アクリル樹脂層３１上に広がるように配置される。このソース電極３０ｓ、ドレイン電極３０ｄ及び透明電極３３は、図９に示す薄膜トランジスタのソース電極１０ｓ、ドレイン電極１０ｄ及び透明電極１３と同一
である。

以上の薄膜トランジスタにおいては、多結晶シリコン膜２５上の（ストッパ２６を含む）酸化シリコン膜２７の膜厚が窒化シリコン膜２８の膜厚に応じて薄く形成されるため、窒化シリコン膜２８中に多く含まれる水素イオンが十分に多結晶シリコン膜２５内へ導入される。

図３は、活性領域の結晶欠陥がどの程度埋められたかを知るための尺度となる薄膜トランジスタのしきい値電圧Ｖtが、窒化シリコン膜２８の膜厚Ｔ2と酸化シリコン膜２７の膜厚Ｔ1の２乗との比（Ｔ1^2／Ｔ2）に応じてどの程度変化するかを示す図である。この図は、層間絶縁膜の膜の構成比（Ｔ1^2／Ｔ2）を約２０００Åから約１００００Åまで段階的に変化させ、各段階での薄膜トランジスタのしきい値電圧Ｖtを測定した実測値である。この測定結果によれば、Ｔ1^2／Ｔ2が４０００Å以下のときに、しきい値電圧Ｖtがほぼ一定となって安定していることが判る。また、Ｔ1^2／Ｔ2が６０００Å以下においても、しきい値電圧Ｖtの変動は少なく、Ｔ1^2／Ｔ2が８０００Åから１００００Åの間でしきい値電圧Ｖtが急激に変化することが確認された。これらの結果から、Ｔ1^2／Ｔ2は、８０００Å以下とすることが最低限の条件であり、好ましくは、４０００Å以下とすることが最適な条件であると判断できる。

図４は、本発明の薄膜トランジスタの第２の実施形態を示す断面図であり、図５は、その要部の拡大図である。この図においては、トップゲート型を示している。

絶縁性の透明基板４１の表面に、窒化シリコン膜４２及び酸化シリコン膜４３が積層される。窒化シリコン膜４２は、透明基板４１に含まれるナトリウム等の不純物イオンの析出を防止し、酸化シリコン膜４３は、活性領域となる多結晶シリコン膜４４の積層を可能にする。酸化シリコン膜４３上の所定の領域に、薄膜トランジスタの活性領域となる半導体膜としての多結晶シリコン膜４４が積層される。

多結晶シリコン膜４４が積層された酸化シリコン膜４３上に、ゲート絶縁膜となる酸化シリコン膜４５が積層される。そして、酸化シリコン膜４５上に、タングステンやクロム等の高融点金属からなるゲート電極４６が配置される。このゲート電極４６は、多結晶シリコン膜４４の延在する方向に交差して配置される。このゲート電極４６に被われた多結晶シリコン膜４４がチャネル領域４４ｃとなり、その他の多結晶シリコン膜４４がソース領域４４ｓ及びドレイン領域４４ｄとなる。ゲート電極４６が配置された酸化シリコン膜４５上に、酸化シリコン膜４７及び窒化シリコン膜４７が積層される。この酸化シリコン膜４７及び窒化シリコン膜４８により、多結晶シリコン膜４４を保護する層間絶縁膜が形成される。

ここで、多結晶シリコン膜４４上で、ゲート絶縁膜としての酸化シリコン膜４５と層間絶縁膜としての酸化シリコン膜４７を重ねた膜厚Ｔ1は、窒化シリコン膜４８の膜厚Ｔ2に対して、上述の式１を満たすように設定される。多結晶シリコン膜４４に対する水素イオンの供給は、ボトムゲート型とトップゲート型とで同じ条件となる。このため、図２に示すボトムゲート型の場合と同様に、上述の式１で設定される膜厚を満たせば、多結晶シリコン膜４４に対して十分な量の水素イオンを供給することができる。

所定の膜厚に形成された酸化シリコン膜４５、４７及び窒化シリコン膜４８には、多結晶シリコン膜４５に達するコンタクトホール４９が設けられ、ソース領域４５ｓ及びドレイン領域４５ｄに接続されるソース電極５０ｓ及びドレイン電極５０ｄが配置される。そして、窒化シリコン膜４８上に、ソース電極５０ｓ及びドレイン電極５０ｄを被って表面を平坦にするアクリル樹脂層５１が積層される。さらに、アクリル樹脂層５１にソース電極５０ｓに達するコンタクトホール５２が設けられ、ソース電極５０ｓに接続される透明電極５３が、アクリル樹脂層５１上に広がるように配置される。このソース電極５０ｓ、ドレイン電極５０ｄ及び透明電極５３は、ボトムゲート型の場合と同一である。

以上の薄膜トランジスタにおいても、ボトムゲート型の場合と同様に、多結晶シリコン膜４４上の酸化シリコン膜４５、４６の膜厚が窒化シリコン膜４８の膜厚に応じて薄く形成されるため、窒化シリコン膜４８中に多く含まれる水素イオンが十分な量だけ多結晶シリコン膜４４内へ導入される。

図６（ａ）〜（ｃ）及び図７（ｄ）〜（ｆ）は、第１の実施形態に係る薄膜トランジスタの製造方法を説明する工程別の断面図である。これらの図においては、図１と同一部分を示している。
（ａ）第１工程
絶縁性の透明基板２１上に、クロムやモリブデン等の高融点金属をスパッタ法により１０００Åの膜厚に積層し、高融点金属膜３４を形成する。この高融点金属膜３４を所定の形状にパターニングし、ゲート電極２２を形成する。このパターニング処理では、テーパーエッチングによって、ゲート電極２２の両端部が透明基板２１側で広くなるようなテーパー形状に形成される。
（ｂ）第２工程
透明基板２１上に、プラズマＣＶＤ法により窒化シリコンを５００Å以上の膜厚に積層し、連続して、酸化シリコンを１３００Å以上の膜厚に積層する。これにより、透明基板２１からの不純物イオンの析出を阻止する窒化シリコン膜２３及びゲート絶縁膜となる酸化シリコン膜２４が形成される。そして、酸化シリコン膜２３上に、同じくプラズマＣＶＤ法によりシリコンを４００Åの膜厚に積層し、非晶質のシリコン膜２５'を形成する。そして、４３０℃程度で１時間以上熱処理してシリコン膜２５'中の水素を膜外へ排出し、水素濃度を１％以下にした後、エキシマレーザーをシリコン膜２５'に照射し、非晶質状態のシリコンが融解するまで加熱する。これにより、シリコンが結晶化し、多結晶シリコン膜２５となる。
（ｃ）第３工程
多結晶シリコン膜２５上に酸化シリコンを１０００Åの膜厚に積層し、酸化シリコン膜３５を形成する。そして、この酸化シリコン膜３５をゲート電極２２の形状に合わせてパターニングし、ゲート電極２２に重なるストッパ２６を形成する。このストッパ２６の形成においては、酸化シリコン膜３５を被ってレジスト層を形成し、そのレジスト層を透明基板側からゲート電極２２をマスクとして露光することにより、マスクずれをなくすことができる。
（ｄ）第４工程
ストッパ２６が形成された多結晶シリコン膜２５に対し、形成すべきトランジスタのタイプに対応するＰ型あるいはＮ型のイオンを注入する。即ち、Ｐチャネル型のトランジスタを形成する場合には、ボロン等のＰ型イオンを注入し、Ｎチャネル型のトランジスタを形成する場合には、リン等のＮ型イオンを注入する。この注入により、ストッパ２６で被われた領域を除いて多結晶シリコン膜２５にＰ型あるいはＮ型の導電性を示す領域が形成される。これらの領域が、ストッパ２６の両側でソース領域２５ｓ及びドレイン領域２５ｄとなる。
（ｅ）第５工程
ソース領域２５ｓ及びドレイン領域２５ｄが形成された多結晶シリコン膜２５にエキシマレーザーを照射し、シリコンが融解しない程度に加熱する。これにより、ソース領域２５ｓ及びドレイン領域２５ｄ内の不純物イオンが活性化される。そして、ストッパ２６（ゲート電極２２）の両側に所定の幅を残して多結晶シリコン膜２５を島状にパターニングし、トランジスタを分離独立させる。
（ｆ）第６工程
多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に積層し、連続して、窒化シリコンを３０００Åの膜厚に積層する。これにより、酸化シリコン膜２７及び窒化シリコン膜２８の２層からなる層間絶縁膜が形成される。ここで、ストッパ２６と酸化シリコン膜２７とを重ねた膜厚Ｔ1は、２０００Åであるのに対して、窒化シリコン膜２８の膜厚Ｔ2は、３０００Åであり、上述の式１が満たされている。

酸化シリコン膜２７及び窒化シリコン膜２８を形成した後、窒素雰囲気中で加熱し、窒化シリコン膜２８内に含まれる水素イオンを多結晶シリコン膜２５へ導入する。この加熱処理の温度は、水素イオンの移動が十分であり、透明基板２１が損傷を受けない範囲とする必要があり、３５０〜４５０℃の範囲が適当である。窒化シリコン膜２８内に含まれる水素イオンは、窒化シリコン膜２８の膜厚に応じて薄く形成された酸化シリコン膜２７を通して多結晶シリコン層２５へ導入されるため、多結晶シリコン層２５で必要な量が確実に供給される。これにより、多結晶シリコン層２５内の結晶欠陥が水素イオンで埋められる。

水素イオンによる多結晶シリコン層２５内の結晶欠陥の補充が完了した後には、ソース領域２５ｓ及びドレイン領域２５ｄに対応して、酸化シリコン膜２７及び窒化シリコン膜２８を貫通するコンタクトホール２９を形成し、このコンタクトホール２９部分に、アルミニウム等の金属からなるソース電極３０ｓ及びドレイン電極３０ｄを形成する。このソース電極３０ｓ及びドレイン電極３０ｄの形成は、例えば、コンタクトホール２９が形成された窒化シリコン膜２８上にスパッタリングしたアルミニウムをパターニングすることで形成される。

続いて、ソース電極３０ｓ及びドレイン電極３０ｄが形成された窒化シリコン膜２８上にアクリル樹脂溶液を塗布し、焼成してアクリル樹脂層３１を形成する。このアクリル樹脂層３１は、ストッパ２６やソース電極３０ｓ、ドレイン電極３０ｄによる凹凸を埋めて表面を平坦化する。さらに、ソース電極３０ｓ上にアクリル樹脂層３１を貫通するコンタクトホール３２を形成し、このコンタクトホール３２部分に、ソース電極３０ｓに接続されるＩＴＯ等からなる透明電極３３を形成する。この透明電極３３の形成は、例えば、コンタクトホール３２が形成されたアクリル樹脂層３１上にスパッタリングしたＩＴＯをパターニングすることで形成される。

以上の第１乃至第６工程により、図１に示す構造を有するボトムゲート型の薄膜トランジスタが形成される。

図８（ａ）〜（ｄ）は、第２の実施形態に係る薄膜トランジスタの製造方法を説明する工程別の断面図である。これらの図においては、図４と同一部分を示している。
（ａ）第１工程
絶縁性の透明基板４１上に、プラズマＣＶＤ法により窒化シリコンを５００Å以上の膜厚に積層し、連続して、酸化シリコンを５００Åの膜厚に積層する。これにより、透明基板４１からの不純物イオンの析出を阻止する窒化シリコン膜４２及び多結晶シリコン膜４４の積層を可能にする酸化シリコン膜４３が形成される。さらに、同じくプラズマＣＶＤ法によりシリコンを４００Åの膜厚に積層し、非晶質のシリコン膜４４'を形成する。そして、４３０℃程度で１時間以上熱処理してシリコン膜４４'中の水素を膜外へ排出し、水素濃度を１％以下にした後、エキシマレーザーをシリコン膜４４'に照射し、非晶質状態のシリコンが融解するまで加熱する。これにより、シリコンが結晶化し、多結晶シリコン膜４４となる。
（ｂ）第２工程
トランジスタの形成位置に対応して多結晶シリコン膜４４を所定の形状にパターニングし、トランジスタ毎に分離する。多結晶シリコン層４４を分離した後、プラズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に積層し、ゲート絶縁膜となる酸化シリコン膜４５を形成する。そして、スパッタ法によりクロムやモリブデン等の高融点金属を１０００Åの膜厚に積層して、高融点金属膜５４を形成する。この高融点金属膜５４を、多結晶シリコン膜４５を横切る所定の形状にパターニングし、ゲート電極４６を形成する。
（ｃ）第３工程
ゲート電極４６をマスクとし、形成すべきトランジスタのタイプに対応するＰ型あるいはＮ型のイオンを多結晶シリコン膜４４へ注入する。この注入においては、ゲート電極４６で被われた領域を除いて多結晶シリコン膜４４にＰ型あるいはＮ型の導電性を示す領域が形成される。これらの領域が、ソース領域４４ｓ及びドレイン領域４４ｄとなる。そして、所定の導電型の不純物イオンが注入された多結晶シリコン膜４４にエキシマレーザーを照射し、シリコンが融解しない程度に加熱する。これにより、ソース領域４４ｓ及びドレイン領域４４ｄ内の不純物イオンが活性化される。
（ｄ）第４工程
ゲート電極４６が形成された酸化シリコン膜４５上にプラズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に積層し、連続して、窒化シリコンを３０００Åの膜厚に積層する。これにより、酸化シリコン膜４７及び窒化シリコン膜４８の２層からなる層間絶縁膜が形成される。ここで、酸化シリコン膜４５と酸化シリコン膜４７とを重ねた膜厚Ｔ1は、２０００Åであるのに対して、窒化シリコン膜４８の膜厚Ｔ2は、３０００Åであり、上述の式１が満たされている。

酸化シリコン膜４７及び窒化シリコン膜４８を形成した後、窒素雰囲気中で加熱し、窒化シリコン膜４８内に含まれる水素イオンを多結晶シリコン膜４４へ導入する。この加熱処理自体は、図７（ｆ）に示すボトムゲート型薄膜トランジスタの製造方法の第６工程における加熱処理と同一である。ところで、多結晶シリコン膜４４とゲート電極４６との間では、それぞれの界面において水素イオンがきわめて拡散し易いため、多結晶シリコン膜４４のゲート電極４６に被われた部分では、ゲート電極４６側面から水素イオンが回り込んで浸入する。従って、高融点金属で形成されるゲート電極４６が、水素イオンを通さないとしても、問題はない。これにより、多結晶シリコン膜４４内の結晶欠陥が水素イオンで埋められる。

多結晶シリコン膜４内に水素イオンを導入した後には、ソース領域４４ｓ及びドレイン領域４４ｄに対応して、酸化シリコン膜４５、４７及び窒化シリコン膜４８を貫通するコンタクトホール４９を形成する。そして、コンタクトホール４９部分に、アルミニウム等の金属からなるソース電極５０ｓ及びドレイン電極５０ｄを形成する。続いて、ソース電極５０ｓ及びドレイン電極５０ｄが形成された窒化シリコン膜４８上にアクリル樹脂溶液を塗布し、焼成してアクリル樹脂層５１を形成する。このアクリル樹脂層５１は、ゲート電極４６やソース電極５０ｓ、ドレイン電極５０ｄによる凹凸を埋めて表面を平坦化する。さらに、ソース電極５０ｓ上にアクリル樹脂層５１を貫通するコンタクトホール５２を形成し、このコンタクトホール５２部分に、ソース電極５０ｓに接続されるＩＴＯ等からなる透明電極５３を形成する。

以上の第１乃至第４工程により、図４に示す構造を有するトップゲート型の薄膜トランジスタが形成される。

尚、上述の各実施形態において例示した各部の膜厚については、特定の条件における最適値であり、必ずしもこれらの値に限られるものではない。活性領域となる半導体膜（多結晶シリコン膜）に重なる酸化シリコン膜及び窒化シリコン膜の膜厚が、上述の式１を満たすような値であれば、本願発明の目的を達成し得る。

本発明の薄膜トランジスタの第１の実施形態を示す断面図である。 図１の要部の拡大図である。 薄膜トランジスタのしきい値と層間絶縁膜の膜厚比との関係を示す図である。 本発明の薄膜トランジスタの第２の実施形態を示す断面図である。 図４の要部の拡大図である。 第１の実施形態に係る製造方法の前半の工程を示す工程別の断面図である。 第１の実施形態に係る製造方法の後半の工程を示す工程別の断面図である。 第２の実施形態に係る製造方法を示す工程別の断面図である。 従来の薄膜トランジスタの構造を示す断面図である。

符号の説明

１、２１、４１ 透明基板
２、２２、４６ ゲート電極
３、８、２３、２８、４２、４８ 窒化シリコン膜
４、７、２４、２７、４３、４７ 酸化シリコン膜
５、２５、４４ 多結晶シリコン膜
５ｃ、２５ｃ、４４ｃ チャネル領域
５ｓ、２５ｓ、４４ｓ ソース領域
５ｄ、２５ｄ、４４ｄ ドレイン領域
６、２６ ストッパ
９、１２、２９、３２、４９、５２ コンタクトホール
１０ｓ、３０ｓ、５０ｓ ソース電極
１０ｄ、３０ｄ、５０ｄ ドレイン電極
１１、３１、５１ アクリル樹脂層
１２、３３、３５ 透明電極

Claims (5)

1. 基板と、前記基板の一主面上に積層される半導体膜と、前記半導体膜上に積層されるゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体膜と交差して配置されるゲート電極と、前記ゲート絶縁膜上に前記ゲート電極を被って積層される層間絶縁膜と、を有し、前記半導体膜上には該半導体膜に接する酸化シリコン膜及び該酸化シリコン膜の上方に窒化シリコン膜が形成されており、前記酸化シリコン膜の膜厚が、該酸化シリコン膜の上方に形成された前記窒化シリコン膜の膜厚に８０００Åを乗じた値の平方根以下に設定されることを特徴とする薄膜トランジスタ。
2. 前記半導体膜は、非晶質シリコンを融解して結晶化した多結晶シリコンからなることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 基板の一主面上に半導体膜を形成する第１工程と、前記半導体膜上にゲート絶縁膜を積層し、このゲート絶縁膜上に前記半導体膜と交差してゲート電極を形成する第２工程と、前記ゲート絶縁膜上に前記ゲート電極を被って層間絶縁膜を積層する第３工程と、所定温度に加熱して前記層間絶縁膜に含まれる水素イオンを前記半導体膜内に導入する第４工程と、を有し、前記第２工程は、ゲート絶縁膜が、前記半導体膜に接してプラズマＣＶＤ法により第１の酸化シリコン膜を積層され、連続して、プラズマＣＶＤ法により該第１の酸化シリコン膜に接して窒化シリコン膜を積層される工程を含み、前記酸化シリコン膜の膜厚を該酸化シリコン膜上方に形成された窒化シリコン膜の膜厚に８０００Åを乗じた値の平方根以下とすることを特徴とする薄膜トランジスタの製造方法。
4. 前記第１工程は、前記基板上に非晶質シリコンを積層した後、その非晶質シリコンを融解して結晶化して多結晶シリコン層とする工程を含むことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
5. 前記第４工程は、３５０℃乃至４５０℃の範囲で加熱処理することを特徴とする請求項３又は４に記載の薄膜トランジスタの製造方法。
   
   

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