JP2004363627A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
する。
【解決手段】 ゲート電極22が配置された透明基板21上に、ゲート絶縁膜と
なる窒化シリコン膜23及び酸化シリコン膜24が積層され、さらに、活性領域
となる半導体膜としての多結晶シリコン膜25が積層される。ゲート電極22に
対応する多結晶シリコン膜25上に、ストッパ26が配置され、このストッパ2
6を被うように、層間絶縁膜となる酸化シリコン膜27及び窒化シリコン膜28
が積層される。ストッパ26と酸化シリコン膜27とを重ねた膜厚T1は、窒化
シリコン膜28の膜厚T2と4000Åとの積の平方根より薄く形成される。
【選択図】 図1
Description
このため、製造工程において、アニール処理の温度を高くしたり、時間を長くする必要が生じ、生産性を低下させる。
である。
(a)第1工程
絶縁性の透明基板21上に、クロムやモリブデン等の高融点金属をスパッタ法により1000Åの膜厚に積層し、高融点金属膜34を形成する。この高融点金属膜34を所定の形状にパターニングし、ゲート電極22を形成する。このパターニング処理では、テーパーエッチングによって、ゲート電極22の両端部が透明基板21側で広くなるようなテーパー形状に形成される。
(b)第2工程
透明基板21上に、プラズマCVD法により窒化シリコンを500Å以上の膜厚に積層し、連続して、酸化シリコンを1300Å以上の膜厚に積層する。これにより、透明基板21からの不純物イオンの析出を阻止する窒化シリコン膜23及びゲート絶縁膜となる酸化シリコン膜24が形成される。そして、酸化シリコン膜23上に、同じくプラズマCVD法によりシリコンを400Åの膜厚に積層し、非晶質のシリコン膜25'を形成する。そして、430℃程度で1時間以上熱処理してシリコン膜25'中の水素を膜外へ排出し、水素濃度を1%以下にした後、エキシマレーザーをシリコン膜25'に照射し、非晶質状態のシリコンが融解するまで加熱する。これにより、シリコンが結晶化し、多結晶シリコン膜25となる。
(c)第3工程
多結晶シリコン膜25上に酸化シリコンを1000Åの膜厚に積層し、酸化シリコン膜35を形成する。そして、この酸化シリコン膜35をゲート電極22の形状に合わせてパターニングし、ゲート電極22に重なるストッパ26を形成する。このストッパ26の形成においては、酸化シリコン膜35を被ってレジスト層を形成し、そのレジスト層を透明基板側からゲート電極22をマスクとして露光することにより、マスクずれをなくすことができる。
(d)第4工程
ストッパ26が形成された多結晶シリコン膜25に対し、形成すべきトランジスタのタイプに対応するP型あるいはN型のイオンを注入する。即ち、Pチャネル型のトランジスタを形成する場合には、ボロン等のP型イオンを注入し、Nチャネル型のトランジスタを形成する場合には、リン等のN型イオンを注入する。この注入により、ストッパ26で被われた領域を除いて多結晶シリコン膜25にP型あるいはN型の導電性を示す領域が形成される。これらの領域が、ストッパ26の両側でソース領域25s及びドレイン領域25dとなる。
(e)第5工程
ソース領域25s及びドレイン領域25dが形成された多結晶シリコン膜25にエキシマレーザーを照射し、シリコンが融解しない程度に加熱する。これにより、ソース領域25s及びドレイン領域25d内の不純物イオンが活性化される。そして、ストッパ26(ゲート電極22)の両側に所定の幅を残して多結晶シリコン膜25を島状にパターニングし、トランジスタを分離独立させる。
(f)第6工程
多結晶シリコン膜25上にプラズマCVD法により酸化シリコンを1000Åの膜厚に積層し、連続して、窒化シリコンを3000Åの膜厚に積層する。これにより、酸化シリコン膜27及び窒化シリコン膜28の2層からなる層間絶縁膜が形成される。ここで、ストッパ26と酸化シリコン膜27とを重ねた膜厚T1は、2000Åであるのに対して、窒化シリコン膜28の膜厚T2は、3000Åであり、上述の式1が満たされている。
(a)第1工程
絶縁性の透明基板41上に、プラズマCVD法により窒化シリコンを500Å以上の膜厚に積層し、連続して、酸化シリコンを500Åの膜厚に積層する。これにより、透明基板41からの不純物イオンの析出を阻止する窒化シリコン膜42及び多結晶シリコン膜44の積層を可能にする酸化シリコン膜43が形成される。さらに、同じくプラズマCVD法によりシリコンを400Åの膜厚に積層し、非晶質のシリコン膜44'を形成する。そして、430℃程度で1時間以上熱処理してシリコン膜44'中の水素を膜外へ排出し、水素濃度を1%以下にした後、エキシマレーザーをシリコン膜44'に照射し、非晶質状態のシリコンが融解するまで加熱する。これにより、シリコンが結晶化し、多結晶シリコン膜44となる。
(b)第2工程
トランジスタの形成位置に対応して多結晶シリコン膜44を所定の形状にパターニングし、トランジスタ毎に分離する。多結晶シリコン層44を分離した後、プラズマCVD法により酸化シリコンを1000Åの膜厚に積層し、ゲート絶縁膜となる酸化シリコン膜45を形成する。そして、スパッタ法によりクロムやモリブデン等の高融点金属を1000Åの膜厚に積層して、高融点金属膜54を形成する。この高融点金属膜54を、多結晶シリコン膜45を横切る所定の形状にパターニングし、ゲート電極46を形成する。
(c)第3工程
ゲート電極46をマスクとし、形成すべきトランジスタのタイプに対応するP型あるいはN型のイオンを多結晶シリコン膜44へ注入する。この注入においては、ゲート電極46で被われた領域を除いて多結晶シリコン膜44にP型あるいはN型の導電性を示す領域が形成される。これらの領域が、ソース領域44s及びドレイン領域44dとなる。そして、所定の導電型の不純物イオンが注入された多結晶シリコン膜44にエキシマレーザーを照射し、シリコンが融解しない程度に加熱する。これにより、ソース領域44s及びドレイン領域44d内の不純物イオンが活性化される。
(d)第4工程
ゲート電極46が形成された酸化シリコン膜45上にプラズマCVD法により酸化シリコンを1000Åの膜厚に積層し、連続して、窒化シリコンを3000Åの膜厚に積層する。これにより、酸化シリコン膜47及び窒化シリコン膜48の2層からなる層間絶縁膜が形成される。ここで、酸化シリコン膜45と酸化シリコン膜47とを重ねた膜厚T1は、2000Åであるのに対して、窒化シリコン膜48の膜厚T2は、3000Åであり、上述の式1が満たされている。
2、22、46 ゲート電極
3、8、23、28、42、48 窒化シリコン膜
4、7、24、27、43、47 酸化シリコン膜
5、25、44 多結晶シリコン膜
5c、25c、44c チャネル領域
5s、25s、44s ソース領域
5d、25d、44d ドレイン領域
6、26 ストッパ
9、12、29、32、49、52 コンタクトホール
10s、30s、50s ソース電極
10d、30d、50d ドレイン電極
11、31、51 アクリル樹脂層
12、33、35 透明電極
Claims (5)
- 基板と、前記基板の一主面上に積層される半導体膜と、前記半導体膜上に積層されるゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体膜と交差して配置されるゲート電極と、前記ゲート絶縁膜上に前記ゲート電極を被って積層される層間絶縁膜と、を有し、前記半導体膜上には該半導体膜に接する酸化シリコン膜及び該酸化シリコン膜の上方に窒化シリコン膜が形成されており、前記酸化シリコン膜の膜厚が、該酸化シリコン膜の上方に形成された前記窒化シリコン膜の膜厚に8000Åを乗じた値の平方根以下に設定されることを特徴とする薄膜トランジスタ。
- 前記半導体膜は、非晶質シリコンを融解して結晶化した多結晶シリコンからなることを特徴とする請求項1に記載の薄膜トランジスタ。
- 基板の一主面上に半導体膜を形成する第1工程と、前記半導体膜上にゲート絶縁膜を積層し、このゲート絶縁膜上に前記半導体膜と交差してゲート電極を形成する第2工程と、前記ゲート絶縁膜上に前記ゲート電極を被って層間絶縁膜を積層する第3工程と、所定温度に加熱して前記層間絶縁膜に含まれる水素イオンを前記半導体膜内に導入する第4工程と、を有し、前記第2工程は、ゲート絶縁膜が、前記半導体膜に接してプラズマCVD法により第1の酸化シリコン膜を積層され、連続して、プラズマCVD法により該第1の酸化シリコン膜に接して窒化シリコン膜を積層される工程を含み、前記酸化シリコン膜の膜厚を該酸化シリコン膜上方に形成された窒化シリコン膜の膜厚に8000Åを乗じた値の平方根以下とすることを特徴とする薄膜トランジスタの製造方法。
- 前記第1工程は、前記基板上に非晶質シリコンを積層した後、その非晶質シリコンを融解して結晶化して多結晶シリコン層とする工程を含むことを特徴とする請求項3に記載の薄膜トランジスタの製造方法。
- 前記第4工程は、350℃乃至450℃の範囲で加熱処理することを特徴とする請求項3又は4に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
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JP2004234386A JP2004363627A (ja) | 2004-08-11 | 2004-08-11 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004234386A JP2004363627A (ja) | 2004-08-11 | 2004-08-11 | 薄膜トランジスタ及びその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
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JP26670597A Division JP3599972B2 (ja) | 1997-09-30 | 1997-09-30 | 薄膜トランジスタの製造方法 |
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WO2006117900A1 (ja) * | 2005-04-26 | 2006-11-09 | Sharp Kabushiki Kaisha | 半導体装置の製造方法及び半導体装置 |
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2004
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