JPH11111996A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート絶縁膜の膜質を改善する。 【解決手段】 プラズマＣＶＤ法を用いてトランジスタ
のゲート絶縁膜を形成する際、成膜速度を毎分１０００
Å以下とする。このように形成されるゲート絶縁膜で
は、フラットバンド電圧のシフト量が最小となる。同時
に、エッチングレートから判定される膜質についても、
最も密になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の表示パネルの画素表示用スイッチング素子に
適した薄膜トランジスタの製造方法に関する。

【０００２】

【従来の技術】図７は、ボトムゲート型の薄膜トランジ
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲ
ート絶縁膜として働く。酸化シリコン膜４上には、ゲー
ト電極２を横断して多結晶シリコン膜５が積層される。
この多結晶シリコン膜５が、薄膜トランジスタの活性領
域となる。

【０００３】多結晶シリコン膜５上には、酸化シリコン
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。

【０００４】ソース領域５ｓ及びドレイン領域５ｄ上の
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。

【０００５】ソース電極１０ｓ上のアクリル樹脂層１１
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してソース電極１０ｓに接
続されるＩＴＯ（酸化インジウムすず）等からなる透明
電極１３が、アクリル樹脂層１１上に広がるように配置
される。この透明電極１３が、液晶表示パネルの表示電
極を構成する。

【０００６】以上の薄膜トランジスタは、表示電極と共
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。

【０００７】

【発明が解決しようとする課題】ゲート絶縁膜や層間絶
縁膜を構成する酸化シリコン膜や窒化シリコン膜は、４
００℃以下の低温でも成膜可能で、汎用性の高いプラズ
マＣＶＤ法が用いられる。即ち、透明基板１として融点
の低いガラス基板を用いた場合、高温処理の際に透明基
板１が歪むおそれがあるため、処理温度の低いプラズマ
ＣＶＤ法によってゲート絶縁膜及び層間絶縁膜を形成す
るようにしている。

【０００８】しかしながら、プラズマＣＶＤ法によって
成膜された酸化シリコン膜は、従来の高温プロセスで形
成される酸化シリコン膜（熱酸化膜）と比較して、膜質
が疎であるため、耐圧等の特性が劣っている。このた
め、ゲート絶縁膜として用いる場合でも、膜厚を薄くす
ることが困難であり、トランジスタの動作特性を劣化さ
せる要因となっている。さらに、プラズマＣＶＤ法によ
って形成された酸化シリコン膜をゲート絶縁膜に用いた
絶縁ゲート型のトランジスタにおいては、熱酸化膜の場
合と比較して、ゲート絶縁膜中やゲート絶縁膜と活性領
域との界面に多くの電荷が存在することになると共に、
界面準位密度が高くなる。従って、フラットバンド電圧
が大きくシフトして、トランジスタのしきい値電圧の制
御が困難になり、トランジスタのスイッチング機能が低
下することになる。

【０００９】そこで、本発明は、プラズマＣＶＤ法によ
ってゲート絶縁膜を形成する際、トランジスタの動作特
性の劣化が最小限となるようにすることを目的とする。

【００１０】

【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板の一主面上に高融点金属膜を積層
し、この高融点金属膜を所定のパターンにエッチングし
てゲート電極を形成する第１の工程と、前記基板上に前
記ゲート電極を被ってゲート絶縁膜を積層する第２の工
程と、前記ゲート絶縁膜上に上記ゲート電極を跨がって
半導体膜を積層する第３の工程と、前記半導体膜上に層
間絶縁膜を積層する第４の工程と、を有し、前記第２の
工程及び前記第４の工程の少なくとも一方は、前記半導
体膜に接して、プラズマ中で酸化シリコン膜を毎分１０
００Å以下の速度で成長させることを特徴としている。

【００１１】さらに、本発明の薄膜トランジスタの製造
方法は、基板の一主面上に半導体膜を積層する第１の工
程と、前記半導体膜上にゲート絶縁膜を積層する第２の
工程と、前記ゲート絶縁膜上に導電膜を積層し、この導
電膜を前記半導体膜と交差する所定のパターンにエッチ
ングしてゲート電極を形成する第３の工程と、前記半導
体膜上に前記ゲート電極を被って層間絶縁膜を積層する
第４の工程と、を有し、前記第２の工程は、プラズマ中
で酸化シリコン膜を毎分１０００Å以下の速度で成長さ
せることを特徴としている。

【００１２】本発明によれば、ゲート絶縁膜または層間
絶縁膜の形成において、毎分１０００Å以下の成膜速度
で酸化シリコン膜を積層するようにしたことで、酸化シ
リコン膜の膜質をより密にすることができる。ゲート絶
縁膜としての酸化シリコン膜の膜質を密にすることによ
ってトランジスタの動作特性の劣化が防止される。

【００１３】

【発明の実施の形態】本発明の薄膜トランジスタの製造
方法を説明するにあたり、先ず、ゲート絶縁膜の成膜速
度の違いによって生じる膜質の差について説明する。図
１は、プラズマＣＶＤ法によって形成されるシリコン酸
化膜の成膜速度の違いによって生じる膜質の差を表した
図である。この図において、横軸は、プラズマＣＶＤ法
における酸化シリコン膜の成膜速度を示し、縦軸左側
は、その酸化シリコン膜をゲート絶縁膜に用いたときの
フラットバンド電圧、縦軸右側は、その酸化シリコン膜
の熱酸化膜（酸化シリコン膜）に対するエッチングレー
ト比をそれぞれ示している。

【００１４】フラットバンド電圧は、図２に示すよう
に、それぞれの成膜速度でシリコン基板上にゲート絶縁
膜として形成した酸化シリコン膜上に、アルミニウムの
ゲート電極を配置したＭＯＳ構造において、Ｃ−Ｖ特性
を測定した結果によって得られた測定値である。即ち、
ＭＯＳトランジスタのフラットバンド電圧は、半導体領
域に空乏層が形成され始めるときのゲート電圧であり、
そのゲート電圧ＶGに応じた空乏層の広がりを基板とゲ
ート電極との間の容量の変化から検出するようにして判
定できる。また、酸化シリコン膜の膜質の疎密について
は、膜質が最も密で安定であるとされている熱酸化によ
る酸化シリコン膜とフッ酸系のエッチング液に対するエ
ッチングレートを比較することによって判定できる。

【００１５】フラットバンド電圧の変化は、ゲート絶縁
膜としての酸化シリコン膜の成膜速度が速くなるに従っ
て負方向へのシフト量が大きくなることが確認できる。
フラットバンド電圧は、そのシフト量が少ないほど、ト
ランジスタの動作特性の劣化も少ないことから、酸化シ
リコン膜の成膜速度については、可能な限り遅くする方
がよいと言える。しかしながら、酸化シリコン膜の成膜
速度を毎分１０００Å以下にした場合には、フラットバ
ンド電圧のシフト量の減少は確認されないため、ゲート
絶縁膜としての酸化シリコン膜の成膜速度としては、毎
分１０００Å以下であればよい。

【００１６】また、膜質の判定基準となるエッチングレ
ート比については、酸化シリコン膜の成膜速度が速くな
るに従って、大きく（エッチング速度が速く）なること
が判る。このことは、酸化シリコン膜の成膜速度が速く
なると、膜質が疎になることを示している。このエッチ
ングレート比についても、成膜速度が毎分１０００Å以
下において、一定値（約２倍）に収束しており、フラッ
トバンド電圧による判定結果と同様に、酸化シリコン膜
の成膜速度としては、毎分１０００Å以下が適当であ
る。

【００１７】プラズマＣＶＤ法において、酸化シリコン
膜の成膜速度は、成膜チャンバー内に供給する反応ガス
の流量による制御が最も正確である。従って、基板を収
納した成膜チャンバー内に流入させる反応ガスを制限
し、酸化シリコン膜の成膜速度が毎分１０００Å以下と
なるようにすれば、薄膜トランジスタに用いる絶縁膜と
して最適な膜質を得ることができる。

【００１８】図３（ａ）〜（ｃ）及び図４（ｄ）〜
（ｆ）は、本発明の薄膜トランジスタの製造方法の第１
の実施形態を説明する工程別の断面図である。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により１０００Åの膜厚に積層
し、高融点金属膜３４を形成する。この高融点金属膜３
４を所定の形状にパターニングし、ゲート電極２２を形
成する。このパターニング処理では、テーパーエッチン
グによって、ゲート電極２２の両端部が透明基板２１側
で広くなるようなテーパー形状に形成される。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンをに積層し、透明基板２１からの不純物イオンの析出
を阻止する窒化シリコン膜２３を形成する。続いて、同
じプラズマＣＶＤ法により、窒化シリコン膜２３上に、
酸化シリコンを積層し、窒化シリコン膜２３と共にゲー
ト絶縁膜を構成する酸化シリコン膜２４を形成する。こ
のときの酸化シリコン膜２４の成膜速度を毎分１０００
Å以下とする。さらに、酸化シリコン膜２４上に、同じ
プラズマＣＶＤ法によりシリコンを４００Åの膜厚に積
層し、非晶質のシリコン膜２５'を形成する。そして、
熱処理によってシリコン膜２５'中の水素を膜外へ排出
して、水素濃度を１％以下にした後、エキシマレーザー
をシリコン膜２５'に照射し、非晶質状態のシリコンが
融解するまで加熱する。これにより、シリコンが結晶化
し、多結晶シリコン膜２５となる。 （ｃ）第３工程 プラズマＣＶＤ法により、多結晶シリコン膜２５上に酸
化シリコンを積層し、酸化シリコン膜３５を形成する。
このときの酸化シリコン膜３５の成膜速度についても、
酸化シリコン膜２４と同様に、毎分１０００Å以下とす
る。そして、この酸化シリコン膜３５をゲート電極２２
の形状に合わせてパターニングし、ゲート電極２２に重
なるストッパ２６を形成する。このストッパ２６の形成
においては、酸化シリコン膜３５を被ってレジスト層を
形成し、そのレジスト層を透明基板２１の裏面側からゲ
ート電極２２をマスクとして露光することにより、マス
クずれをなくすことができる。そして、多結晶シリコン
膜２６に対し、形成すべきトランジスタのタイプに対応
するＰ型あるいはＮ型のイオンをストッパ２６をマスク
として注入する。即ち、ストッパ２６に被われていない
多結晶シリコン膜２５に、Ｐチャネル型のトランジスタ
を形成する場合には、ボロン等のＰ型イオンを注入し、
Ｎチャネル型のトランジスタを形成する場合には、リン
等のＮ型イオンを注入する。この注入により、ストッパ
２６で被われた領域を除いて多結晶シリコン膜２５にＰ
型あるいはＮ型の導電性を示す領域が形成される。これ
らの領域が、ストッパ２６の両側でソース領域２５ｓ及
びドレイン領域２５ｄとなる。 （ｄ）第４工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させ
る。 （ｅ）第５工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを積層し、連続して、窒化シリコンを積層す
る。これにより、酸化シリコン膜２７及び窒化シリコン
膜２８の２層からなる層間絶縁膜が形成される。酸化シ
リコン膜２７及び窒化シリコン膜２８を形成した後、窒
素雰囲気中で加熱し、窒化シリコン膜２８内に含まれる
水素イオンを多結晶シリコン膜２５へ導入する。この加
熱処理の温度は、水素イオンの移動が十分であり、透明
基板２１が軟化しない範囲とする必要があり、３５０〜
４５０℃の範囲が適当である。窒化シリコン膜２８内に
含まれる水素イオンは、窒化シリコン膜２８の膜厚に応
じて薄く形成された酸化シリコン膜２７を通して多結晶
シリコン膜２５へ導入されるため、多結晶シリコン膜２
５で必要な量が確実に供給される。これにより、多結晶
シリコン膜２５内の結晶欠陥が水素イオンで埋められ
る。 （ｆ）第６工程 ソース領域２５ｓ及びドレイン領域２５ｄに対応して、
酸化シリコン膜２７及び窒化シリコン膜２８を貫通する
コンタクトホール２９を形成し、このコンタクトホール
２９部分に、アルミニウム等の金属からなるソース電極
３０ｓ及びドレイン電極３０ｄを形成する。このソース
電極３０ｓ及びドレイン電極３０ｄの形成は、例えば、
コンタクトホール２９が形成された窒化シリコン膜２８
上にスパッタリングしたアルミニウムをパターニングす
ることで形成される。続いて、ソース電極３０ｓ及びド
レイン電極３０ｄが形成された窒化シリコン膜２８上に
アクリル樹脂溶液を塗布し、焼成してアクリル樹脂層３
１を形成する。このアクリル樹脂層３１は、ストッパ２
６やソース電極３０ｓ、ドレイン電極３０ｄによる凹凸
を埋めて表面を平坦化する。さらに、ソース電極３０ｓ
上にアクリル樹脂層３１を貫通するコンタクトホール３
２を形成し、このコンタクトホール３２部分に、ソース
電極３０ｓに接続されるＩＴＯ等からなる透明電極３３
を形成する。この透明電極３３の形成は、例えば、コン
タクトホール３２が形成されたアクリル樹脂層３１上に
スパッタリングしたＩＴＯをパターニングすることで形
成される。

【００１９】以上の第１乃至第６工程により、ボトムゲ
ート型の薄膜トランジスタが形成される。このとき、多
結晶シリコン膜２５のチャネル領域２５ｃには、１００
０Å以下の成膜速度で形成された酸化シリコン膜２４及
びストッパ２６が接しているため、活性領域の界面状態
が良好になり、動作特性が良好になる。尚、以上の実施
形態においては、ゲート絶縁膜となる酸化シリコン膜２
４及びストッパ２６となる酸化シリコン膜３５をそれぞ
れ毎分１０００Å以下の成膜速度で形成する場合を例示
したが、これらの酸化シリコン膜２４、３５の内の一方
のみを毎分１０００Å以下の成膜速度で形成するように
しても有効である。

【００２０】図５（ａ）〜（ｃ）及び図６（ｄ）〜
（ｆ）は、本発明の薄膜トランジスタの製造方法の第２
の実施形態を説明する工程別の断面図である。 （ａ）第１工程 絶縁性の透明基板４１上に、プラズマＣＶＤ法により窒
化シリコンを積層し、連続して、酸化シリコンを積層す
る。これにより、透明基板４１からの不純物イオンの析
出を阻止する窒化シリコン膜４２及び多結晶シリコン膜
４４の積層を可能にする酸化シリコン膜４３が形成され
る。さらに、同じくプラズマＣＶＤ法によりシリコンを
４００Åの膜厚に積層し、非晶質のシリコン膜４４'を
形成する。そして、熱処理によってシリコン膜２５'中
の水素を膜外へ排出して、水素濃度を１％以下にした
後、エキシマレーザーをシリコン膜４４'に照射し、非
晶質状態のシリコンが融解するまで加熱する。これによ
り、シリコンが結晶化し、多結晶シリコン膜４４とな
る。 （ｂ）第２工程 トランジスタの形成位置に対応して多結晶シリコン膜４
４を所定の形状にパターニングし、トランジスタ毎に分
離する。多結晶シリコン膜４４を分離した後、プラズマ
ＣＶＤ法により酸化シリコンを積層し、ゲート絶縁膜と
なる酸化シリコン膜４５を形成する。この酸化シリコン
膜４５を積層する際の成膜速度は、毎分１０００Å以下
とする。 （ｃ）第３工程 スパッタ法により低抵抗の金属を積層して、金属膜５４
を形成する。この金属膜５４を、多結晶シリコン膜４５
を横切る所定の形状にパターニングし、ゲート電極４６
を形成する。このゲート電極４６をマスクとし、形成す
べきトランジスタのタイプに対応するＰ型あるいはＮ型
のイオンを多結晶シリコン膜４４へ注入する。この注入
においては、ゲート電極４６で被われた領域を除いて多
結晶シリコン膜４４にＰ型あるいはＮ型の導電性を示す
領域が形成される。これらの領域が、ソース領域４４ｓ
及びドレイン領域４４ｄとなる。 （ｄ）第４工程 所定の導電型の不純物イオンが注入された多結晶シリコ
ン膜４４にエキシマレーザーを照射し、シリコンが融解
しない程度に加熱する。これにより、ソース領域４４ｓ
及びドレイン領域４４ｄ内の不純物イオンが活性化され
る。 （ｅ）第５工程 酸化シリコン膜４５上に、ゲート電極４６を被ってプラ
ズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に
積層し、連続して、窒化シリコンを３０００Åの膜厚に
積層する。これにより、酸化シリコン膜４７及び窒化シ
リコン膜４８の２層からなる層間絶縁膜が形成される。
酸化シリコン膜４７及び窒化シリコン膜４８を形成した
後、窒素雰囲気中で加熱し、窒化シリコン膜４８内に含
まれる水素イオンを多結晶シリコン膜４５へ導入する。
この加熱処理自体は、図４（ｅ）に示す第１の実施形態
の第５工程における加熱処理と同一である。ところで、
多結晶シリコン膜４４とゲート電極４６との間では、界
面を通して水素イオンが拡散され易いため、多結晶シリ
コン膜４４のゲート電極４６に被われた部分では、ゲー
ト電極４６側面から水素イオンが回り込んで浸入する。
従って、高融点金属で形成されるゲート電極４６が、水
素イオンを通さないとしても、問題はない。これによ
り、多結晶シリコン膜４４内の結晶欠陥が水素イオンで
埋められる。 （ｆ）第６工程 ソース領域４４ｓ及びドレイン領域４４ｄに対応して、
酸化シリコン膜４５、４７及び窒化シリコン膜４８を貫
通するコンタクトホール４９を形成する。そして、コン
タクトホール４９部分に、アルミニウム等の金属からな
るソース電極５０ｓ及びドレイン電極５０ｄを形成す
る。続いて、ソース電極５０ｓ及びドレイン電極５０ｄ
が形成された窒化シリコン膜４８上にアクリル樹脂溶液
を塗布し、焼成してアクリル樹脂層５１を形成する。こ
のアクリル樹脂層５１は、ゲート電極４６やソース電極
５０ｓ、ドレイン電極５０ｄによる凹凸を埋めて表面を
平坦化する。さらに、ソース電極５０ｓ上にアクリル樹
脂層５１を貫通するコンタクトホール５２を形成し、こ
のコンタクトホール５２部分に、ソース電極５０ｓに接
続されるＩＴＯ等からなる透明電極５３を形成する。

【００２１】以上の第１乃至第６工程により、トップゲ
ート型の薄膜トランジスタが形成される。尚、以上の実
施形態においては、ゲート絶縁膜を構成する酸化シリコ
ン膜４５を毎分１０００Å以下の成膜速度で形成する場
合を例示したが、活性領域となる多結晶シリコン膜４４
に接する他の酸化シリコン膜４３について、同様の成膜
速度を採用するようにしてもよい。この場合、各酸化シ
リコン膜４３と多結晶シリコン膜４４との界面状態が良
好になるため、動作特性の改善と共に、耐圧を向上でき
る。

【００２２】

【発明の効果】本発明によれば、フラットバンド電圧の
シフト量を少なくして、トランジスタ特性の劣化を防止
できると共に、膜質を密に形成して各絶縁膜の耐圧を高
くすることができる。従って、信頼性の向上と共に製造
歩留まりを改善することができる。

【図面の簡単な説明】

【図１】ゲート絶縁膜の成膜速度とフラットバンド電圧
との関係を示す図である。

【図２】フラットバンド電圧の測定方法を説明する図で
ある。

【図３】本発明の薄膜トランジスタの製造方法の第１の
実施形態を示す断面図である。

【図４】本発明の薄膜トランジスタの製造方法の第１の
実施形態を示す断面図である。

【図５】本発明の薄膜トランジスタの製造方法の第２の
実施形態を示す断面図である。

【図６】本発明の薄膜トランジスタの製造方法の第２の
実施形態を示す断面図である。

【図７】従来の薄膜トランジスタの構造を示す断面図で
ある。

【符号の説明】

１、２１、４１ 透明基板 ２、２２、４６ ゲート電極 ３、８、２３、２８、４２、４８ 窒化シリコン膜 ４、７、２４、２７、４３、４７ 酸化シリコン膜 ５、２５、４４ 多結晶シリコン膜 ５ｃ、２５ｃ、４４ｃ チャネル領域 ５ｓ、２５ｓ、４４ｓ ソース領域 ５ｄ、２５ｄ、４４ｄ ドレイン領域 ６、２６ ストッパ ９、１２、２９、３２、４９、５２ コンタクトホール １０ｓ、３０ｓ、５０ｓ ソース電極 １０ｄ、３０ｄ、５０ｄ ドレイン電極 １１、３１、５１ アクリル樹脂層 １２、３３、５３ 透明電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板の一主面上に高融点金属膜を積層
   し、この高融点金属膜を所定のパターンにエッチングし
   てゲート電極を形成する第１の工程と、前記基板上に前
   記ゲート電極を被ってゲート絶縁膜を積層する第２の工
   程と、前記ゲート絶縁膜上に上記ゲート電極を跨がって
   半導体膜を積層する第３の工程と、前記半導体膜上に層
   間絶縁膜を積層する第４の工程と、を有し、前記第２の
   工程及び前記第４の工程の少なくとも一方は、前記半導
   体膜に接して、プラズマ中で酸化シリコン膜を毎分１０
   ００Å以下の速度で成長させることを特徴とする薄膜ト
   ランジスタの製造方法。
2. 【請求項２】 プラズマ中に供給する反応ガスの流量を
   増減して酸化シリコン膜の成膜速度を制御することを特
   徴とする請求項１に記載の薄膜トランジスタの製造方
   法。
3. 【請求項３】 基板の一主面上に半導体膜を積層する第
   １の工程と、前記半導体膜上にゲート絶縁膜を積層する
   第２の工程と、前記ゲート絶縁膜上に導電膜を積層し、
   この導電膜を前記半導体膜と交差する所定のパターンに
   エッチングしてゲート電極を形成する第３の工程と、前
   記半導体膜上に前記ゲート電極を被って層間絶縁膜を積
   層する第４の工程と、を有し、前記第２の工程は、プラ
   ズマ中で酸化シリコン膜を毎分１０００Å以下の速度で
   成長させることを特徴とする薄膜トランジスタの製造方
   法。
4. 【請求項４】 前記基板上に、プラズマ中で酸化シリコ
   ン膜を毎分１０００Å以下の速度で成長させた後、前記
   第１の工程を行うことを特徴とする請求項３に記載の薄
   膜トランジスタの製造方法。
5. 【請求項５】 プラズマ中に供給する反応ガスの流量を
   増減して酸化シリコン膜の成膜速度を制御することを特
   徴とする請求項３または請求項４に記載の薄膜トランジ
   スタの製造方法。