KR100599908B1 - 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

박막 트랜지스터의 반도체층의 결정 결함을 수소 이온으로 매립하도록 한다.
게이트 전극(22)이 배치된 투명 기판(21) 상에 게이트 절연막으로 되는 질화 실리콘막(23) 및 산화 실리콘막(24)이 적층되고, 또한 활성 영역으로 되는 반도체막으로서의 다결정 실리콘막(25)이 적층된다. 게이트 전극(22)에 대응하는 다결정 실리콘막(25) 상에 스토퍼(26)가 배치되고, 이 스토퍼(26)를 덮도록 층간 절연막으로 되는 산화 실리콘막(27) 및 질화 실리콘막(28)이 적층된다. 스토퍼(26)와 산화 실리콘막(27)을 합한 막 두께 T1은 질화 실리콘막(28)의 막 두께 T2와 4000Å의 곱의 제곱근보다 얇게 형성된다.
박막 트랜지스터, 반도체층, 수소 이온, 질화 실리콘막, 산화 실리콘막

Description

박막 트랜지스터 및 박막 트랜지스터의 제조 방법{THIN-FILM TRANSISTOR AND METHOD OF PRODUCING THE SAME}
도 1은 본 발명의 박막 트랜지스터의 제1 실시 형태를 나타낸 단면도.
도 2는 도 1의 주요부의 확대도.
도 3은 박막 트랜지스터 임계치와 층간 절연막의 막 두께 비와의 관계를 나타낸 도면.
도 4는 본 발명의 박막 트랜지스터의 제2 실시 형태를 나타낸 단면도.
도 5는 도 4의 주요부의 확대도.
도 6a ∼ 도 6c는 제1 실시 형태에 따른 제조 방법의 전반의 공정을 나타낸 공정별 단면도.
도 7d ∼ 도 7f는 제1 실시 형태에 따른 제조 방법의 후반의 공정을 나타낸 공정별 단면도.
도 8a ∼ 도 8d는 제2 실시 형태에 따른 제조 방법을 나타낸 공정별 단면도.
도 9는 종래의 박막 트랜지스터의 구조를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21, 41 : 투명 기판
2, 22, 46 : 게이트 전극
3, 8, 23, 28, 42, 48 : 질화 실리콘막
4, 7, 24, 27, 43, 47 : 산화 실리콘막
5, 25, 44 : 다결정 실리콘막
5c, 25c, 44c : 채널 영역
5s, 25s, 44s : 소스 영역
5d, 25d, 44d : 드레인 영역
6, 26 : 스토퍼
9, 12, 29, 32, 49, 52 : 컨택트 홀
10s, 30s, 50s : 소스 전극
10d, 30d, 50d : 드레인 전극
11, 31, 51 : 아크릴 수지층
12, 33, 35 : 투명 전극
본 발명은 액티브 매트릭스 방식의 표시 패널의 화소 표시용 스위칭 소자에 적합한 박막 트랜지스터에 관한 것이다.
도 9는 버텀(bottom) 게이트형의 박막 트랜지스터의 구조를 도시하는 단면도이다.
절연성의 투명 기판(1)의 표면에 텅스텐이나 크롬 등의 고융점 금속으로 이 루어지는 게이트 전극(2)이 배치된다. 이 게이트 전극(2)은 양단부가 투명 기판(1)측에서 넓어지는 테이퍼 형상을 이룬다. 게이트 전극(2)이 배치된 투명 기판(1) 상에는 질화 실리콘막(3)을 통해 산화 실리콘막(4)이 적층된다. 질화 실리콘막(3)은 투명 기판(1)에 포함되는 불순물이 후술하는 활성 영역으로 침입하는 것을 저지하고, 산화 실리콘막(4)은 게이트 절연막으로서 동작한다. 산화 실리콘막(4) 상에는 게이트 전극(2)을 횡단하여 다결정 실리콘막(5)이 적층된다. 이 다결정 실리콘막(5)은 박막 트랜지스터의 활성 영역으로 된다.
다결정 실리콘막(5) 상에는 산화 실리콘 등의 절연 재료로 이루어지는 스토퍼(6)가 배치된다. 이 스토퍼(6)에 의해 피복된 다결정 실리콘막(5)은 채널 영역(5c)이 되고, 그 밖의 다결정 실리콘막(5)이 소스 영역(5s) 및 드레인 영역(5d)이 된다. 스토퍼(6)가 형성된 다결정 실리콘막(5) 상에는 산화 실리콘막(7) 및 질화 실리콘막(8)이 적층된다. 이 산화 실리콘막(7) 및 질화 실리콘막(8)은 소스 영역(5s) 및 드레인 영역(5d)을 포함하는 다결정 실리콘막(5)을 보호하는 층간 절연막이 된다.
소스 영역(5s) 및 드레인 영역(5d) 상의 산화 실리콘막(7) 및 질화 실리콘막(8)의 소정 개소에는 컨택트 홀(9)이 형성된다. 이 컨택트 홀(9) 부분에, 소스 영역(5s) 및 드레인 영역(5d)에 접속되는 소스 전극(10s) 및 드레인 전극(10d)이 배치된다. 소스 전극(10s) 및 드레인 전극(10d)이 배치된 질화 실리콘막(8) 상에는 가시광에 대해 투명한 아크릴 수지층(11)이 적층된다. 이 아크릴 수지층(11)은 게이트 전극(2)이나 스토퍼(6)에 의해 생기는 요철(凹凸)을 매립하여 표면을 평탄화 한다.
소스 전극(10s) 상의 아크릴 수지층(11)에는 컨택트 홀(12)이 형성된다. 그리고, 이 컨택트 홀(12)을 통해 소스 전극(10s)에 접속되는 ITO(산화 인듐 주석) 등으로 이루어지는 투명 전극(13)이 아크릴 수지층(11) 상에서 확장하도록 배치된다. 이 투명 전극(13)이 액정 표시 패널의 표시 전극을 구성한다.
이상의 박막 트랜지스터는 표시 전극과 함께 투명 기판(1) 상에 복수개가 행렬 배치되고, 게이트 전극(2)에 인가되는 주사 제어 신호에 응답하여, 드레인 전극(10d)에 공급되는 영상 정보를 표시 전극에 각각 인가한다.
그런데, 다결정 실리콘막(5)은 박막 트랜지스터의 활성 영역으로서 기능하도록 결정 입자 지름이 충분한 크기로 형성된다. 다결정 실리콘막(5)의 결정 입자 지름을 크게 형성하는 방법으로는 엑시머 레이저를 이용한 레이저 어닐법이 알려져 있다. 이 레이저 어닐법은 게이트 절연막으로 되는 산화 실리콘막(4) 상에 비정질 상태의 실리콘을 적층하고, 우선 저온의 열 처리에 의해 비정질 실리콘막에 포함되는 수소를 막 밖으로 배출한 후, 그 실리콘에 엑시머 레이저를 조사하여 실리콘을 일단 융해시킴으로써, 실리콘을 결정화시키는 것이다. 이러한 레이저 어닐법을 이용하면, 투명 기판(1) 상에서 고온으로 되는 부분이 국소적이기 때문에, 투명 기판(1)으로서 융점이 낮은 유리 기판을 채용할 수 있게 된다.
레이저 어닐법에 의해 결정화된 다결정 실리콘막(5)은 결정 결함이 많기 때문에, 막 안을 이동하는 전자가 포착되기 쉽고, 트랜지스터의 활성 영역으로 하기 에는 바람직하지 못하다. 그래서, 일단 형성한 다결정 실리콘층(5) 상에 수소 이온을 다량으로 함유하는 절연막을 형성하고, 그 절연막과 함께 질소 분위기에서 어닐함으로써 결정 결함을 수소 이온으로 메우도록 하고 있다.
수소 이온을 다량으로 포함하는 절연막으로서는 질화 실리콘막이 알려져 있다. 플라즈마 CVD법에 의해 성막된 질화 실리콘막의 수소 이온 농도는 통상 1022/㎤ 정도이고, 동일한 플라즈마 CVD법에 의해 형성된 산화 실리콘막의 수소 이온 농도(1020/㎤)와 비교하여 2자릿수 정도 많아지고 있다. 따라서, 수소 이온의 공급원으로서는 질화 실리콘막이 이용된다.
일반적으로, 활성 영역 상에 질화 실리콘막을 직접 형성하면, 트랜지스터 특성이 열화하기 때문에, 활성 영역과 질화 실리콘막 사이에는 도 9에 도시된 바와 같이 산화 실리콘막이 형성된다. 그러나, 다결정 실리콘막(5)과 질화 실리콘막(8) 사이에 산화 실리콘막(7)이 개재되는 경우, 산화 실리콘막(7)의 막 두께에 따라서는 다결정 실리콘막(5)에 충분한 수소 이온이 공급되지 않게 될 우려가 있다. 이 때문에, 제조 공정에서 어닐 처리의 온도를 높이거나, 시간을 길게 할 필요가 생겨, 생산성을 저하시킨다.
그래서, 본 발명은 반도체막에 생기는 결정 결함을 수소 이온으로 효율적으로 메울 수 있도록, 각각의 막 두께를 최적화하는 것을 목적으로 한다.
본 발명의 박막 트랜지스터는, 기판과, 상기 기판의 한 주면 상에 배치되는 게이트 전극과, 상기 기판 상에 상기 게이트 전극을 피복하여 적층되는 게이트 절 연막과, 상기 게이트 절연막 상에 적층되는 반도체막과, 상기 반도체막 상에 적층되는 층간 절연막을 구비하고, 상기 층간 절연막은 상기 반도체막에 접하는 산화 실리콘막 및 상기 산화 실리콘막에 접하는 질화 실리콘막을 포함하고, 상기 산화 실리콘막의 막 두께가 상기 질화 실리콘막의 막 두께에 8000Å을 곱한 값의 제곱근 이하로 설정되는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터는, 기판과, 상기 기판의 한 주면 상에 적층되는 반도체막과, 상기 반도체막 상에 적층되는 게이트 절연막과, 상기 게이트 절연막 상에 상기 반도체막과 교차하여 배치되는 게이트 전극과, 상기 게이트 절연막 상에 상기 게이트 전극을 피복하여 적층되는 층간 절연막을 구비하고, 상기 층간 절연막은 상기 반도체막에 접하는 산화 실리콘막 및 상기 산화 실리콘막에 접하는 질화 실리콘막을 포함하고, 상기 산화 실리콘막의 막 두께가, 상기 질화 실리콘막의 막 두께에 8000Å을 곱한 값의 제곱근 이하로 설정되는 것을 특징으로 한다.
본 발명에 따르면, 활성 영역으로 되는 반도체막 상에 산화 실리콘막 및 질화 실리콘막이 층간 절연막으로서 적층된다. 질화 실리콘막은 층간 절연막으로 도입되는 수소 이온의 공급원으로 되고, 산화 실리콘막은 질화 실리콘막이 반도체막에 접하는 것을 방지한다. 산화 실리콘막은 질화 실리콘막의 막 두께에 따라 얇게 적층되기 때문에, 질화 실리콘막으로부터 반도체막으로의 수소 이온의 도입을 방해하지 않는다.
그리고, 본 발명의 박막 트랜지스터의 제조 방법은, 기판의 한 주면 상에 게이트 전극을 형성하는 제1 공정과, 상기 기판 상에 상기 게이트 전극을 피복하여 게이트 절연막을 적층하고, 이 게이트 절연막 상에 반도체막을 적층하는 제2 공정과, 상기 반도체막 상에 층간 절연막을 적층하는 제3 공정과, 상기 반도체막 및 상기 층간 절연막을 소정 온도로 가열하여 상기 층간 절연막에 포함되는 수소 이온을 상기 반도체막 내로 도입하는 제4 공정을 구비하고, 상기 제3 공정은 상기 반도체막에 접하여 산화 실리콘막을 제1 막 두께로 적층하는 공정 및 상기 산화 실리콘막에 접하여 질화 실리콘막을 제2 막 두께로 적층하는 공정을 포함하며, 상기 제1 막 두께를 상기 제2 막 두께에 8000Å을 곱한 값의 제곱근 이하로 하는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터의 제조 방법은, 기판의 한 주면 상에 반도체막을 형성하는 제1 공정과, 상기 반도체막 상에 게이트 절연막을 적층하고, 이 게이트 절연막 상에 상기 반도체막과 교차하여 게이트 전극을 형성하는 제2 공정과, 상기 게이트 절연막 상에 상기 게이트 전극을 피복하여 층간 절연막을 적층하는 제3 공정과, 소정 온도로 가열하여 상기 층간 절연막에 포함되는 수소 이온을 상기 반도체막 내로 도입하는 제4 공정을 구비하고, 상기 제3 공정은 상기 반도체막에 접하고 산화 실리콘막을 제1 막 두께로 적층하는 공정 및 상기 산화 실리콘막에 접하여 질화 실리콘막을 제2 막 두께로 적층하는 공정을 포함하며, 상기 제1 막 두께를 상기 제2 막 두께에 8000Å을 곱한 값의 제곱근 이하로 하는 것을 특징으로 한다.
본 발명에 따르면, 제3 공정에서 반도체막 상에 산화 실리콘막 및 질화 실리콘막을 적층한 후, 제4 공정에서 가열 처리함으로써, 질화 실리콘막에 포함되는 수 소 이온이 산화 실리콘막을 통해 반도체막 안으로 도입된다. 이때, 산화 실리콘막의 막 두께를 질화 실리콘막의 막 두께에 따라 얇게 함으로써, 질화 실리콘막에 포함되는 수소 이온이 산화 실리콘막에 의해 저지되지 않고, 반도체막에 충분한 양만큼 도입된다.
도 1은 본 발명의 박막 트랜지스터의 제1 실시 형태를 도시하는 단면도이고, 도 2는 그 주요부의 확대도이다. 이 도면에서, 투명 기판(21), 게이트 전극(22), 질화 실리콘막(23), 산화 실리콘막(24) 및 다결정 실리콘막(25)은 도 9에 도시된 박막 트랜지스터의 투명 기판(1), 게이트 전극(2), 질화 실리콘막(3), 산화 실리콘막(4) 및 다결정 실리콘막(5)과 동일하다.
투명 기판(21)의 표면에 게이트 전극(22)이 배치되고, 이 게이트 전극(22)을 피복하며, 게이트 절연막으로서의 질화 실리콘막(23) 및 산화 실리콘막(24)이 적층된다. 그리고, 산화 실리콘막(24) 상에, 활성 영역으로 되는 반도체막으로서의 다결정 실리콘막(25)이 적층된다.
다결정 실리콘막(25) 상에는 산화 실리콘으로 이루어지는 스토퍼(26)가 배치된다. 이 스토퍼(26)에 피복된 다결정 실리콘막(25)은 채널 영역(25c)이 되고, 그 밖의 다결정 실리콘막(25)은 소스 영역(25s) 및 드레인 영역(25d)이 된다. 스토퍼(26)가 형성된 다결정 실리콘막(25) 상에는 다결정 실리콘막(25)에 악영향을 끼치지 않고 접하는 것이 가능한 산화 실리콘막(27)이 적층된다. 그리고, 그 산화 실리콘막(27) 상에, 산화 실리콘막(27)보다도 다량의 수소 이온을 포함하며 수소 이 온의 주된 공급원이 되는 질화 실리콘막(28)이 적층된다. 이 산화 실리콘막(27) 및 질화 실리콘막(28)에 의해 다결정 실리콘막(25)을 보호하는 층간 절연막이 형성된다.
여기서, 채널 영역(25c) 상에서 스토퍼(26)와 산화 실리콘막(27)을 합한 막 두께 T1은 스토퍼(26) 상의 질화 실리콘막(28)의 막 두께 T2에 대해, 수학식 1을 만족하도록 설정된다.
Figure 112005031804915-pat00001
즉, 수소 이온의 공급량은 질화 실리콘막(28)의 막 두께에 의존하고 있고, 그 공급량에 따라 산화 실리콘막(27)의 막 두께를 얇게 설정하면, 다결정 실리콘막(25)에 대해 충분한 양의 수소 이온을 공급할 수 있다. 수학식 1에 따르면, 예를 들면 질화 실리콘막(28)의 막 두께(=T2)를 2000Å으로 한 경우, 스토퍼(26)와 산화 실리콘막(27)의 막 두께의 합계(=T1)는 약 4000Å 이하로 설정해야 한다. 바꾸어 말하면, 스토퍼(26)의 막 두께를 2000Å으로 하고, 산화 실리콘막(27)의 막 두께를 2000Å으로 한 경우, 질화 실리콘막(28)의 막 두께는 2000Å 이상으로 할 필요가 있다.
소정의 막 두께로 형성된 산화 실리콘막(27) 및 질화 실리콘막(28)에는 다결정 실리콘막(25)에 도달하는 컨택트 홀(29)이 설치된다. 그리고, 이 컨택트 홀(29) 부분에, 소스 영역(25s) 및 드레인 영역(25d)에 접속되는 소스 전극(30s) 및 드레인 전극(30d)이 배치된다. 또한, 질화 실리콘막(28) 상에는 소스 전극(30s) 및 드레인 전극(30d)을 피복하고 표면을 평탄하게 하는 아크릴 수지층(31)이 적층된다. 또한, 아크릴 수지층(31)에 소스 전극(30s)에 도달하는 컨택트 홀(32)이 설치되고, 소스 전극(30s)에 접속되는 투명 전극(33)이, 아크릴 수지층(31) 상에서 확장되도록 배치된다. 이 소스 전극(30s), 드레인 전극(30d) 및 투명 전극(33)은 도 9에 도시된 박막 트랜지스터의 소스 전극(10s), 드레인 전극(10d) 및 투명 전극(13)과 동일하다.
이상의 박막 트랜지스터에서는, 다결정 실리콘막(25) 상의 [스토퍼(26)를 포함하는] 산화 실리콘막(27)의 막 두께가 질화 실리콘막(28)의 막 두께에 따라 얇게 형성되기 때문에, 질화 실리콘막(28) 중에 많이 포함되는 수소 이온이 충분히 다결정 실리콘막(25) 안으로 도입된다.
도 3은 활성 영역의 결정 결함이 어느 정도 메워졌는지를 알기 위한 척도가 되는 박막 트랜지스터 임계치 전압 Vt가 질화 실리콘막(28)의 막 두께 T2와 산화 실리콘막(27)의 막 두께 T1의 2승과의 비(T12/T2)에 따라 어느 정도 변화하는지를 도시하는 도면이다. 이 도면은 층간 절연막의 막의 구성비(T12/T2)를 약 2000Å에서 약 10000Å까지 단계적으로 변화시키고, 각 단계에서의 박막 트랜지스터 임계치 전압 Vt를 측정한 실측치이다. 이 측정 결과에 따르면, T12/T2가 4000Å 이하일 때에, 임계치 전압 Vt가 거의 일정해져 안정하게 되는 것을 알 수 있다. 또한, T12/T2가 6000Å 이하에서도 임계치 전압 Vt의 변동은 적고, T12/T2가 8000Å으로부 터 10000Å 사이에서 임계치 전압 Vt가 급격히 변화하는 것이 확인되었다. 이들 결과로부터, T12/T2는 8000Å 이하로 하는 것이 최저한의 조건이고, 바람직하게는 4000Å 이하로 하는 것이 최적의 조건이라고 판단할 수 있다.
도 4는 본 발명의 박막 트랜지스터의 제2 실시 형태를 나타낸 단면도이고, 도 5는 그 주요부의 확대도이다. 이 도면에서는 톱(top) 게이트형을 나타내고 있다.
절연성의 투명 기판(41) 표면에 질화 실리콘막(42) 및 산화 실리콘막(43)이 적층된다. 질화 실리콘막(42)은 투명 기판(41)에 포함되는 나트륨 등의 불순물 이온의 석출을 방지하고, 산화 실리콘막(43)은 활성 영역으로 되는 다결정 실리콘막(44)의 적층을 가능하게 한다. 산화 실리콘막(43) 상의 소정 영역에 박막 트랜지스터의 활성 영역이 되는 반도체막으로서의 다결정 실리콘막(44)이 적층된다.
다결정 실리콘막(44)이 적층된 산화 실리콘막(43) 상에 게이트 절연막으로 되는 산화 실리콘막(45)이 적층된다. 그리고, 산화 실리콘막(45) 상에 텅스텐이나 크롬 등의 고융점 금속으로 이루어지는 게이트 전극(46)이 배치된다. 이 게이트 전극(46)은 다결정 실리콘막(44)이 연장하는 방향으로 교차하여 배치된다.
이 게이트 전극(46)에 의해 피복된 다결정 실리콘막(44)이 채널 영역(44c)으로 되고, 그 밖의 다결정 실리콘막(44)이 소스 영역(44s) 및 드레인 영역(44d)으로 된다. 게이트 전극(46)이 배치된 산화 실리콘막(45) 상에 산화 실리콘막(47) 및 질화 실리콘막(47)이 적층된다. 이 산화 실리콘막(47) 및 질화 실리콘막(48)에 의 해 다결정 실리콘막(44)을 보호하는 층간 절연막이 형성된다.
여기서, 다결정 실리콘막(44) 상에서, 게이트 절연막으로서의 산화 실리콘막(45)과 층간 절연막으로서의 산화 실리콘막(47)을 합한 막 두께 T1은 질화 실리콘막(48)의 막 두께 T2에 대해 상술한 수학식 1을 만족하도록 설정한다. 다결정 실리콘막(44)에 대한 수소 이온의 공급은 버텀 게이트형과 톱 게이트형에서 동일한 조건으로 된다. 이 때문에, 도 2에 도시된 버텀 게이트형의 경우와 마찬가지로, 상술한 수학식 1에서 설정되는 막 두께를 만족하면, 다결정 실리콘막(44)에 대해 충분한 양의 수소 이온을 공급할 수 있다.
소정의 막 두께로 형성된 산화 실리콘막(45, 47) 및 질화 실리콘막(48)에는 다결정 실리콘막(45)에 도달하는 컨택트 홀(49)이 설치되고, 소스 영역(45s) 및 드레인 영역(45d)에 접속되는 소스 전극(50s) 및 드레인 전극(50d)이 배치된다. 그리고, 질화 실리콘막(48) 상에, 소스 전극(50s) 및 드레인 전극(50d)을 피복하여 표면을 평탄하게 하는 아크릴 수지층(51)이 적층된다. 또한, 아크릴 수지층(51)에 소스 전극(50s)에 도달하는 컨택트 홀(52)이 설치되고, 소스 전극(50s)에 접속되는 투명 전극(53)이 아크릴 수지층(51) 상에서 확장되도록 배치된다. 이 소스 전극(50s), 드레인 전극(50d) 및 투명 전극(53)은 버텀 게이트형의 경우와 동일하다.
이상의 박막 트랜지스터에서도 버텀 게이트형의 경우와 마찬가지로, 다결정 실리콘막(44) 상의 산화 실리콘막(45, 46)의 막 두께가 질화 실리콘막(48)의 막 두께에 따라 얇게 형성되기 때문에, 질화 실리콘막(48) 중에 많이 포함되는 수소 이온이 충분한 양만큼 다결정 실리콘막(44) 안으로 도입된다.
도 6a ∼ 도 6c 및 도 7d ∼ 도 7f는 제1 실시 형태에 따른 박막 트랜지스터의 제조 방법을 설명하는 공정별 단면도이다. 이들 도면에서는 도 1과 동일 부분을 나타내고 있다.
(a) 제1 공정
절연성의 투명 기판(21) 상에, 크롬이나 몰리브덴 등의 고융점 금속을 스퍼터법에 의해 1000Å의 막 두께로 적층하여, 고융점 금속막(34)을 형성한다. 이 고융점 금속막(34)을 소정의 형상으로 패터닝하여, 게이트 전극(22)을 형성한다. 이 패터닝 처리에서는 테이퍼 에칭에 의해 게이트 전극(22)의 양단부가 투명 기판(21)측에서 넓어지는 테이퍼 형상으로 형성된다.
(b) 제2 공정
투명 기판(21) 상에 플라즈마 CVD법에 의해 질화 실리콘을 500Å 이상의 막 두께로 적층하고, 연속하여 산화 실리콘을 1300Å 이상의 막 두께로 적층한다. 이에 따라, 투명 기판(21)으로부터의 불순물 이온의 석출을 저지하는 질화 실리콘막(23) 및 게이트 절연막으로 되는 산화 실리콘막(24)이 형성된다. 그리고, 산화 실리콘막(23) 상에, 마찬가지로 플라즈마 CVD법에 의해 실리콘을 400Å의 막 두께로 적층하고, 비정질의 실리콘막(25')을 형성한다. 그리고, 430℃ 정도에서 1시간 이상 열처리하여 실리콘막(25') 안의 수소를 막 밖으로 배출하고, 수소 농도를 1% 이하로 한 후, 엑시머 레이저를 실리콘막(25')에 조사하여, 비정질 상태의 실리콘이 융해될 때까지 가열한다. 이에 따라, 실리콘이 결정화되어, 다결정 실리콘막(25)으로 된다.
(c) 제3 공정
다결정 실리콘막(25) 상에 산화 실리콘을 1000Å의 막 두께로 적층하여, 산화 실리콘막(35)을 형성한다. 그리고, 이 산화 실리콘막(35)을 게이트 전극(22)의 형상에 맞춰 패터닝하고, 게이트 전극(22)에 겹쳐지는 스토퍼(26)를 형성한다. 이 스토퍼(26)의 형성에서는 산화 실리콘막(35)을 피복하여 레지스트층을 형성하고, 그 레지스트층을 투명 기판측으로부터 게이트 전극(22)을 마스크로 하여 노광함으로써, 마스크 편차를 없앨 수 있다.
(d) 제4 공정
스토퍼(26)가 형성된 다결정 실리콘막(25)에 대해 형성해야 할 트랜지스터의 타입에 대응하는 P형 또는 N형 이온을 주입한다. 즉, P채널형 트랜지스터를 형성하는 경우에는 붕소 등의 P형 이온을 주입하고, N채널형 트랜지스터를 형성하는 경우에는 인 등의 N형 이온을 주입한다. 이 주입에 의해, 스토퍼(26)로 피복된 영역을 제외하고 다결정 실리콘막(25)에 P형 또는 N형의 도전성을 나타내는 영역이 형성된다. 이들 영역이 스토퍼(26)의 양측에서 소스 영역(25s) 및 드레인 영역(25d)으로 된다.
(e) 제5 공정
소스 영역(25s) 및 드레인 영역(25d)이 형성된 다결정 실리콘막(25)에 엑시머 레이저를 조사하고, 실리콘이 융해되지 않을 정도로 가열한다. 이에 따라, 소스 영역(25s) 및 드레인 영역(25d) 내의 불순물 이온이 활성화된다. 그리고, 스토퍼[26: (게이트 전극(22)]의 양측에 소정 폭을 남기고 다결정 실리콘막(25)을 섬 형상으로 패터닝하여, 트랜지스터를 분리 독립시킨다.
(f) 제6 공정
다결정 실리콘막(25) 상에 플라즈마 CVD법에 의해 산화 실리콘을 1000Å의 막 두께로 적층하고, 연속하여 질화 실리콘을 3000Å의 막 두께로 적층한다. 이에 따라, 산화 실리콘막(27) 및 질화 실리콘막(28)의 2층으로 이루어지는 층간 절연막이 형성된다. 여기서, 스토퍼(26)와 산화 실리콘막(27)을 합한 막 두께 T1은 2000Å인데 비해, 질화 실리콘막(28)의 막 두께 T2는 3000Å이고, 상술한 수학식 1이 만족되고 있다.
산화 실리콘막(27) 및 질화 실리콘막(28)을 형성한 후, 질소 분위기 속에서 가열하고, 질화 실리콘막(28) 내에 포함되는 수소 이온을 다결정 실리콘막(25)에 도입한다. 이 가열 처리의 온도는 수소 이온의 이동이 충분하고, 투명 기판(21)이 손상을 받지 않는 범위로 할 필요가 있고, 350 ∼ 450℃의 범위가 적당하다. 질화 실리콘막(28) 내에 포함되는 수소 이온은 질화 실리콘막(28)의 막 두께에 따라 얇게 형성된 산화 실리콘막(27)을 통해 다결정 실리콘층(25)에 도입되기 때문에, 다결정 실리콘층(25)에서 필요한 양이 확실하게 공급된다. 이에 따라, 다결정 실리콘층(25) 내의 결정 결함이 수소 이온으로 메워진다.
수소 이온에 의한 다결정 실리콘층(25) 내의 결정 결함의 보충이 완료된 후에는 소스 영역(25s) 및 드레인 영역(25d)에 대응하여 산화 실리콘막(27) 및 질화 실리콘막(28)을 관통하는 컨택트 홀(29)을 형성하고, 이 컨택트 홀(29) 부분에 알루미늄 등의 금속으로 이루어지는 소스 전극(30s) 및 드레인 전극(30d)을 형성한 다. 이 소스 전극(30s) 및 드레인 전극(30d)의 형성은 예를 들면 컨택트 홀(29)이 형성된 질화 실리콘막(28) 상에 스퍼터링한 알루미늄을 패터닝하는 것으로 형성된다.
계속해서, 소스 전극(30s) 및 드레인 전극(30d)이 형성된 질화 실리콘막(28) 상에 아크릴 수지 용액을 도포하고, 소성하여 아크릴 수지층(31)을 형성한다. 이 아크릴 수지층(31)은 스토퍼(26)나 소스 전극(30s), 드레인 전극(30d)에 의한 요철을 매립하여 표면을 평탄화한다. 또한, 소스 전극(30s) 상에 아크릴 수지층(31)을 관통하는 컨택트 홀(32)을 형성하고, 이 컨택트 홀(32) 부분에 소스 전극(30s)에 접속되는 ITO 등으로 이루어지는 투명 전극(33)을 형성한다. 이 투명 전극(33)의 형성은 예를 들면, 컨택트 홀(32)이 형성된 아크릴 수지층(31) 상에 스퍼터링한 ITO를 패터닝함으로써 형성된다.
이상의 제1 내지 제6 공정에 의해, 도 1에 나타낸 구조를 구비한 버텀 게이트형 박막 트랜지스터가 형성된다.
도 8a ∼ 도 8d는 제2 실시 형태에 따른 박막 트랜지스터의 제조 방법을 설명하는 공정별 단면도이다. 이들 도면에서는 도 4와 동일 부분을 도시하고 있다.
(a) 제1 공정
절연성의 투명 기판(41) 상에 플라즈마 CVD법에 의해 질화 실리콘을 500Å 이상의 막 두께로 적층하고, 연속하여 산화 실리콘을 500Å의 막 두께로 적층한다. 이에 따라, 투명 기판(41)으로부터의 불순물 이온의 석출을 저지하는 질화 실리콘막(42) 및 다결정 실리콘막(44)의 적층을 가능하게 하는 산화 실리콘막(43)이 형성 된다. 또한, 마찬가지로 플라즈마 CVD법에 의해 실리콘을 400Å의 막 두께로 적층하고, 비정질의 실리콘막(44')을 형성한다. 그리고, 430℃ 정도에서 1시간 이상 열처리하여 실리콘막(44') 내의 수소를 막 밖으로 배출하여, 수소 농도를 1% 이하로 한 후, 엑시머 레이저를 실리콘막(44')에 조사하여, 비정질 상태의 실리콘이 융해될 때까지 가열한다. 이에 따라, 실리콘이 결정화되어, 다결정 실리콘막(44)으로 된다.
(b) 제2 공정
트랜지스터의 형성 위치에 대응하여 다결정 실리콘막(44)을 소정의 형상으로 패터닝하여, 트랜지스터마다 분리한다. 다결정 실리콘층(44)을 분리한 후, 플라즈마 CVD법에 의해 산화 실리콘을 1000Å의 막 두께로 적층하고, 게이트 절연막으로 되는 산화 실리콘막(45)을 형성한다. 그리고, 스퍼터법에 의해 크롬이나 몰리브덴 등의 고융점 금속을 1000Å의 막 두께로 적층하여, 고융점 금속막(54)을 형성한다. 이 고융점 금속막(54)을 다결정 실리콘막(45)을 가로지르는 소정의 형상으로 패터닝하여, 게이트 전극(46)을 형성한다.
(c) 제3 공정
게이트 전극(46)을 마스크로 하여, 형성해야 할 트랜지스터의 타입에 대응하는 P형 또는 N형의 이온을 다결정 실리콘막(44)에 주입한다. 이 주입에서는 게이트 전극(46)으로 피복된 영역을 제외하고 다결정 실리콘막(44)에 P형 또는 N형의 도전성을 나타내는 영역이 형성된다. 이들 영역이 소스 영역(44s) 및 드레인 영역(44d)으로 된다. 그리고, 소정의 도전형의 불순물 이온이 주입된 다결정 실리콘막 (44)에 엑시머 레이저를 조사하고, 실리콘이 융해되지 않을 정도로 가열한다. 이에 따라, 소스 영역(44s) 및 드레인 영역(44d) 내의 불순물 이온이 활성화된다.
(d) 제4 공정
게이트 전극(46)이 형성된 산화 실리콘막(45) 상에 플라즈마 CVD법에 의해 산화 실리콘을 1000Å의 막 두께로 적층하고, 연속하여 질화 실리콘을 3000 Å의 막 두께로 적층한다. 이에 따라, 산화 실리콘막(47) 및 질화 실리콘막(48)의 2층으로 이루어지는 층간 절연막이 형성된다. 여기서, 산화 실리콘막(45)과 산화 실리콘막(47)을 합한 막 두께 T1은 2000Å 인데 비해, 질화 실리콘막(48)의 막 두께 T2는 3000Å이고, 상술한 수학식 1을 만족하고 있다.
산화 실리콘막(47) 및 질화 실리콘막(48)을 형성한 후, 질소분위기 속에서 가열하고, 질화 실리콘막(48) 내에 포함되는 수소 이온을 다결정 실리콘막(44)으로 도입한다. 이 가열 처리 자체는 도 7f에 도시된 버텀 게이트형 박막 트랜지스터의 제조 방법의 제6 공정에서의 가열 처리와 동일하다. 그런데, 다결정 실리콘막(44)과 게이트 전극(46) 사이에서는 각각의 계면에서 수소 이온이 매우 확산되기 쉽기 때문에, 다결정 실리콘막(44)의 게이트 전극(46)에 피복된 부분에서는 게이트 전극(46) 측면으로부터 수소 이온이 감돌아 침입한다. 따라서, 고융점 금속으로 형성되는 게이트 전극(46)이 수소 이온을 통과하지 않는다고 해도 문제는 없다. 이에 따라, 다결정 실리콘막(44) 내의 결정 결함이 수소 이온으로 메워진다.
다결정 실리콘막(4) 내에 수소 이온을 도입한 후에는 소스 영역(44s) 및 드레인 영역(44d)에 대응하여, 산화 실리콘막(45, 47) 및 질화 실리콘막(48)을 관통 하는 컨택트 홀(49)을 형성한다. 그리고, 컨택트 홀(49) 부분에 알루미늄 등의 금속으로 이루어지는 소스 전극(50s) 및 드레인 전극(50d)을 형성한다. 계속해서, 소스 전극(50s) 및 드레인 전극(50d)이 형성된 질화 실리콘막(48) 상에 아크릴 수지 용액을 도포하고, 소성하여 아크릴 수지층(51)을 형성한다. 이 아크릴 수지층(51)은 게이트 전극(46)이나 소스 전극(50s), 드레인 전극(50d)에 의한 요철을 매립하여 표면을 평탄화한다. 또한, 소스 전극(50s) 상에 아크릴 수지층(51)을 관통하는 컨택트 홀(52)을 형성하고, 이 컨택트 홀(52) 부분에 소스 전극(50s)에 접속되는 ITO 등으로 이루어지는 투명 전극(53)을 형성한다.
이상의 제1 내지 제4 공정에 의해, 도 4에 도시한 구조를 구비한 톱 게이트형의 박막 트랜지스터가 형성된다.
또한, 상술한 각 실시 형태에서 예시한 각 부의 막 두께에 대해서는 특정한 조건에서의 최적값이고, 반드시 이들 값에 한정되지 않는다. 활성 영역으로 되는 반도체막(다결정 실리콘막)에 겹쳐지는 산화 실리콘막 및 질화 실리콘막의 막 두께가 상술한 수학식 1을 만족하는 값이면, 본원 발명의 목적을 달성할 수 있다.
본 발명에 따르면, 활성 영역을 형성하는 다결정 실리콘막 상에 산화 실리콘막을 통해 질화 실리콘막을 형성한 경우에도, 다결정 실리콘막의 결정 결함이 질화 실리콘막으로부터 공급되는 수소 이온에 의해 확실하게 메워진다. 따라서, 질화 실리콘막으로부터 다결정 실리콘막으로 수소 이온을 도입하기 위한 어닐 처리의 조건을 완화할 수 있고, 제조 공정을 간략화하여, 결과적으로 제조 수율의 향상이 도 모된다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 기판의 한 주면 상에 반도체막을 형성하는 제1 공정;
    상기 반도체막 상에 게이트 절연막을 적층하고, 이 게이트 절연막 상에 상기 반도체막과 교차하여 게이트 전극을 형성하는 제2 공정;
    상기 게이트 절연막 상에 상기 게이트 전극을 피복하여 층간 절연막을 적층하는 제3 공정; 및
    350℃ 내지 450℃의 범위로 가열하여 상기 층간 절연막에 포함되는 수소 이온을 상기 반도체막 내에 도입하는 제4 공정을 구비하고,
    상기 제2 공정은 게이트 절연막이 상기 반도체막에 접하여 플라즈마 CVD법에 의해 제1 산화 실리콘막을 적층하고, 연속하여, 플라즈마 CVD법에 의해 상기 제1 산화 실리콘막에 접하여 질화 실리콘막을 적층하는 공정을 포함하며, 상기 질화 실리콘막 중에 포함되는 수소 이온이 상기 반도체막 중에 충분히 도입되도록 상기 산화 실리콘막의 막 두께를 상기 산화 실리콘막의 상방에 형성된 상기 질화 실리콘막의 막 두께에 8000Å을 곱한 값의 제곱근 이하로 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 공정은 상기 기판 상에 비정질 실리콘을 적층한 후, 그 비정질 실리콘을 융해하고 결정화하여 다결정 실리콘층으로 하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 삭제
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