JPH06338601A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06338601A JPH06338601A JP5129622A JP12962293A JPH06338601A JP H06338601 A JPH06338601 A JP H06338601A JP 5129622 A JP5129622 A JP 5129622A JP 12962293 A JP12962293 A JP 12962293A JP H06338601 A JPH06338601 A JP H06338601A
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- H10B10/00—Static random access memory [SRAM] devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明はドライバトランジスタのみ実効キャ
パシタンスを増大させソフトエラ−の低減と共に、高速
化を図ることのできるＳＲＡＭ及びその製造方法を提供
することを目的とする。 【構成】 メモリセルはトランスファトランジスタゲ−
ト電極１０下に形成される２つのトランスファトランジ
スタと、第一ドライバトランジスタゲ−ト電極１１下に
形成される第一ドライバトランジスタと、第二ドライバ
トランジスタゲ−ト電極１２下に形成される第二ドライ
バトランジスタとからなる。また窒化膜１３は、トラン
スファトランジスタの領域上には形成されず、第一ドラ
イバトランジスタ及び第二ドライバトランジスタ（いず
れも拡散層及びゲ−ト電極を含む）領域上のみに形成さ
れる。
パシタンスを増大させソフトエラ−の低減と共に、高速
化を図ることのできるＳＲＡＭ及びその製造方法を提供
することを目的とする。 【構成】 メモリセルはトランスファトランジスタゲ−
ト電極１０下に形成される２つのトランスファトランジ
スタと、第一ドライバトランジスタゲ−ト電極１１下に
形成される第一ドライバトランジスタと、第二ドライバ
トランジスタゲ−ト電極１２下に形成される第二ドライ
バトランジスタとからなる。また窒化膜１３は、トラン
スファトランジスタの領域上には形成されず、第一ドラ
イバトランジスタ及び第二ドライバトランジスタ（いず
れも拡散層及びゲ−ト電極を含む）領域上のみに形成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スタテックランダムアクセスメモリ（ＳＲＡＭ）のメモ
リセル部のドライバトランジスタに関するものである。
スタテックランダムアクセスメモリ（ＳＲＡＭ）のメモ
リセル部のドライバトランジスタに関するものである。
【０００２】
【従来の技術】従来のスタティックランダムアクセスメ
モリ（以下、ＳＲＡＭとする）に関し図面を参照して説
明する。一般に、ＳＲＡＭのメモリセルは２つのトラン
スファトランジスタと、フリップフロップを構成するド
ライバトランジスタとからなる。ここで、特に記憶領域
であるドライバトランジスタの構造を説明する。図１８
によれば、半導体基板（図示せず）に形成されたＰウェ
ル領域１０１上に、ゲ−ト酸化膜１０２と多結晶シリコ
ンからなるゲ−ト電極１０３を形成後、全面に酸化膜１
０４が形成される。Ｐウェル領域１０１に第一Ｎ型拡散
層（Ｎ型添加不純物：リン）１０５と第二Ｎ型拡散層
（Ｎ型添加不純物：砒素）１０６とが形成され、全面に
パッシベ−ション膜１０７により被覆される。
モリ（以下、ＳＲＡＭとする）に関し図面を参照して説
明する。一般に、ＳＲＡＭのメモリセルは２つのトラン
スファトランジスタと、フリップフロップを構成するド
ライバトランジスタとからなる。ここで、特に記憶領域
であるドライバトランジスタの構造を説明する。図１８
によれば、半導体基板（図示せず）に形成されたＰウェ
ル領域１０１上に、ゲ−ト酸化膜１０２と多結晶シリコ
ンからなるゲ−ト電極１０３を形成後、全面に酸化膜１
０４が形成される。Ｐウェル領域１０１に第一Ｎ型拡散
層（Ｎ型添加不純物：リン）１０５と第二Ｎ型拡散層
（Ｎ型添加不純物：砒素）１０６とが形成され、全面に
パッシベ−ション膜１０７により被覆される。
【０００３】ところで、ＳＲＡＭの大容量化を図るに
は、各トランジスタを微細に形成する必要がある。トラ
ンジスタを微細に形成することは、トランジスタのキャ
パシタンスが小さくなることであるため、ドライバトラ
ンジスタに保持される信号電荷量が減少する。その結
果、α線等に起因するファネリング現象により、ドライ
バトランジスタのＮ型拡散層に記憶されたデ−タを破壊
（ソフトエラ−）する問題が生じる。ここで、トランジ
スタのキャパシタンスとは、ゲ−ト電極１０３とＰウェ
ル領域１０１との間のゲ−ト酸化膜１０２のキャパシタ
ンスと、ゲ−ト電極１０３と第二Ｎ型拡散層（第一Ｎ型
拡散層１０５を含む）１０６との間のオ−バ−ラップキ
ャパシタンスとを合成したキャパシタンス（以下、実効
キャパシタンスとする）のことである。
は、各トランジスタを微細に形成する必要がある。トラ
ンジスタを微細に形成することは、トランジスタのキャ
パシタンスが小さくなることであるため、ドライバトラ
ンジスタに保持される信号電荷量が減少する。その結
果、α線等に起因するファネリング現象により、ドライ
バトランジスタのＮ型拡散層に記憶されたデ−タを破壊
（ソフトエラ−）する問題が生じる。ここで、トランジ
スタのキャパシタンスとは、ゲ−ト電極１０３とＰウェ
ル領域１０１との間のゲ−ト酸化膜１０２のキャパシタ
ンスと、ゲ−ト電極１０３と第二Ｎ型拡散層（第一Ｎ型
拡散層１０５を含む）１０６との間のオ−バ−ラップキ
ャパシタンスとを合成したキャパシタンス（以下、実効
キャパシタンスとする）のことである。
【０００４】ソフトエラ−対策として、ゲ−ト酸化膜の
膜厚を薄くして蓄積容量を大きくし信号電荷量を増加さ
せる方法がある。しかしながら、ゲ−ト酸化膜を際限な
く薄くすることはゲ−ト酸化膜の信頼性上問題がある。
また、通常、ドライバトランジスタはやトランスファト
ランジスタやＳＲＡＭの周辺回路等と同時に形成するた
め、ドライバトランジスタのみのゲ−ト酸化膜の膜厚を
変更することは困難である。
膜厚を薄くして蓄積容量を大きくし信号電荷量を増加さ
せる方法がある。しかしながら、ゲ−ト酸化膜を際限な
く薄くすることはゲ−ト酸化膜の信頼性上問題がある。
また、通常、ドライバトランジスタはやトランスファト
ランジスタやＳＲＡＭの周辺回路等と同時に形成するた
め、ドライバトランジスタのみのゲ−ト酸化膜の膜厚を
変更することは困難である。
【０００５】
【発明が解決しようとする課題】上述のように、ＳＲＡ
Ｍの大容量化を進めるには各トランジスタを微細に形成
する必要があるが、それに伴い実効キャパシタンスが減
少する。従って、デ−タ保持用のドライバトランジスタ
においては、ソフトエラ−対策のため実効キャパシタン
スの減少を補償しなければならない。しかしながら、ゲ
−ト酸化膜の薄膜化による方法は、トランジスタの信頼
性及びプロセス技術上容易ではない。
Ｍの大容量化を進めるには各トランジスタを微細に形成
する必要があるが、それに伴い実効キャパシタンスが減
少する。従って、デ−タ保持用のドライバトランジスタ
においては、ソフトエラ−対策のため実効キャパシタン
スの減少を補償しなければならない。しかしながら、ゲ
−ト酸化膜の薄膜化による方法は、トランジスタの信頼
性及びプロセス技術上容易ではない。
【０００６】一方、ＳＲＡＭには高速化が求められるた
め、スイッチ用のトランスファトランジスタ及びＳＲＡ
Ｍの周辺回路に用いられるトランジスタには、実効キャ
パシタンスの増大は好ましくない。
め、スイッチ用のトランスファトランジスタ及びＳＲＡ
Ｍの周辺回路に用いられるトランジスタには、実効キャ
パシタンスの増大は好ましくない。
【０００７】それ故に、本発明はドライバトランジスタ
のみ実効キャパシタンスを増大させソフトエラ−の低減
と共に、高速化を図ることのできるＳＲＡＭ及びその製
造方法を提供することを目的とする。
のみ実効キャパシタンスを増大させソフトエラ−の低減
と共に、高速化を図ることのできるＳＲＡＭ及びその製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明にかかるＳＲＡＭ
は、フリップフロップを形成するドライバトランジスタ
のみが、高誘電体膜、例えば窒化膜を含む絶縁膜により
被覆されている。高誘電体膜は、少なくともドライバト
ランジスタの拡散層の上面とゲ−ト電極の上面及び側壁
に形成されている。また別例として、ドライバトランジ
スタのゲ−ト電極の側壁のみに形成された形状である。
は、フリップフロップを形成するドライバトランジスタ
のみが、高誘電体膜、例えば窒化膜を含む絶縁膜により
被覆されている。高誘電体膜は、少なくともドライバト
ランジスタの拡散層の上面とゲ−ト電極の上面及び側壁
に形成されている。また別例として、ドライバトランジ
スタのゲ−ト電極の側壁のみに形成された形状である。
【０００９】その製造方法は以下の通りである。先ず、
半導体基板に設けられた一導電型のウェル領域上にゲ−
ト酸化膜とゲ−ト電極とを形成し、全面に絶縁膜を形成
し、ウェル領域に反対導電型の第一拡散層を形成し、上
記ゲ−ト電極の側壁に多結晶シリコン層を形成し、上記
第一拡散層に反対導電型の第二拡散層を形成し、上記多
結晶シリコン層を除去し、上記絶縁膜を介して上記ゲ−
ト電極及び上記拡散層上の全面を窒化膜により被覆する
ことを含む。
半導体基板に設けられた一導電型のウェル領域上にゲ−
ト酸化膜とゲ−ト電極とを形成し、全面に絶縁膜を形成
し、ウェル領域に反対導電型の第一拡散層を形成し、上
記ゲ−ト電極の側壁に多結晶シリコン層を形成し、上記
第一拡散層に反対導電型の第二拡散層を形成し、上記多
結晶シリコン層を除去し、上記絶縁膜を介して上記ゲ−
ト電極及び上記拡散層上の全面を窒化膜により被覆する
ことを含む。
【００１０】また、別の製造方法は以下の通りである。
上記と同様な方法により上記第一拡散層まで形成し、上
記ゲ−ト電極の側壁にのみ窒化膜を形成し、上記第一拡
散層に反対導電型の第二拡散層を形成することを含む。
上記と同様な方法により上記第一拡散層まで形成し、上
記ゲ−ト電極の側壁にのみ窒化膜を形成し、上記第一拡
散層に反対導電型の第二拡散層を形成することを含む。
【００１１】ここで、いずれの製造方法においても、最
終的に上記窒化膜はドライバトランジスタ領域上のみに
形成され、同一メモリセル内のトランスファトランジス
タ領域上には形成されない。
終的に上記窒化膜はドライバトランジスタ領域上のみに
形成され、同一メモリセル内のトランスファトランジス
タ領域上には形成されない。
【００１２】
【作用】本発明にかかるＳＲＡＭによると、メモリセル
のデ−タを保持しているドライバトランジスタ領域上の
みを窒化膜により被覆することにより、ゲ−ト電極と拡
散層間のキャパシタンス、ひいては実効キャパシタンス
を上げることができる。そのためソフトエラ−を低減す
ることをできる。また、ドライバトランジスタ以外のト
ランジスタ、例えば周辺部（ｐ型半導体）またはメモリ
セルのトランスファトランジスタには、窒化膜が形成さ
れないため、高速性を保持することができる。
のデ−タを保持しているドライバトランジスタ領域上の
みを窒化膜により被覆することにより、ゲ−ト電極と拡
散層間のキャパシタンス、ひいては実効キャパシタンス
を上げることができる。そのためソフトエラ−を低減す
ることをできる。また、ドライバトランジスタ以外のト
ランジスタ、例えば周辺部（ｐ型半導体）またはメモリ
セルのトランスファトランジスタには、窒化膜が形成さ
れないため、高速性を保持することができる。
【００１３】
【実施例】本発明によるＳＲＡＭの一実施例の構造及び
その製造方法を図１乃至図１０により説明する。図１
（ａ）によれば、メモリセルはトランスファトランジス
タゲ−ト電極１０下に形成される２つのトランスファト
ランジスタ（Ｔ3 ，Ｔ4 ）と、第一ドライバトランジス
タゲ−ト電極１１下に形成される第一ドライバトランジ
スタ（Ｔ1 ）と、第二ドライバトランジスタゲ−ト電極
１２下に形成される第二ドライバトランジスタ（Ｔ2 ）
とからなり、それら第一ドライバトランジスタと第二ド
ライバトランジスタとはフリップフロップを形成する。
また窒化膜１３（点線により囲まれた部分）は、トラン
スファトランジスタの領域上には形成されず、第一ドラ
イバトランジスタ及び第二ドライバトランジスタ（いず
れも拡散層及びゲ−ト電極を含む）領域上のみに形成さ
れる。また、等価回路で示すと、同図（ｂ）となる。
その製造方法を図１乃至図１０により説明する。図１
（ａ）によれば、メモリセルはトランスファトランジス
タゲ−ト電極１０下に形成される２つのトランスファト
ランジスタ（Ｔ3 ，Ｔ4 ）と、第一ドライバトランジス
タゲ−ト電極１１下に形成される第一ドライバトランジ
スタ（Ｔ1 ）と、第二ドライバトランジスタゲ−ト電極
１２下に形成される第二ドライバトランジスタ（Ｔ2 ）
とからなり、それら第一ドライバトランジスタと第二ド
ライバトランジスタとはフリップフロップを形成する。
また窒化膜１３（点線により囲まれた部分）は、トラン
スファトランジスタの領域上には形成されず、第一ドラ
イバトランジスタ及び第二ドライバトランジスタ（いず
れも拡散層及びゲ−ト電極を含む）領域上のみに形成さ
れる。また、等価回路で示すと、同図（ｂ）となる。
【００１４】次に、図１に示されるＳＲＡＭの製造方法
を図２乃至図１０より説明する。この製造方法は、ＳＲ
ＡＭ（特に、窒化膜１３により被覆されるドライバトラ
ンジスタ（ＮＭＯＳ））とＳＲＡＭの周辺回路（特に、
ＰＭＯＳ）とを同時に整合性よく製造する方法である。
図２乃至図１０を通し、（ａ）はドライバトランジスタ
領域を（ｂ）はＰＭＯＳ領域における製造工程を示して
いる。
を図２乃至図１０より説明する。この製造方法は、ＳＲ
ＡＭ（特に、窒化膜１３により被覆されるドライバトラ
ンジスタ（ＮＭＯＳ））とＳＲＡＭの周辺回路（特に、
ＰＭＯＳ）とを同時に整合性よく製造する方法である。
図２乃至図１０を通し、（ａ）はドライバトランジスタ
領域を（ｂ）はＰＭＯＳ領域における製造工程を示して
いる。
【００１５】先ず、通常の方法により図２（ａ）に示す
ように、ドライバトランジスタ領域には半導体基板（図
示せず）に設けられたＰウェル領域１４上にゲ−ト酸化
膜１５及び多結晶シリコンからなるゲ−ト電極１６を形
成後、酸化膜１７に被覆される。また、同図（ｂ）に示
すように、ＰＭＯＳ領域にはＮウェル領域１８上に同図
（ａ）と同様に形成されている。
ように、ドライバトランジスタ領域には半導体基板（図
示せず）に設けられたＰウェル領域１４上にゲ−ト酸化
膜１５及び多結晶シリコンからなるゲ−ト電極１６を形
成後、酸化膜１７に被覆される。また、同図（ｂ）に示
すように、ＰＭＯＳ領域にはＮウェル領域１８上に同図
（ａ）と同様に形成されている。
【００１６】次に、ＰＭＯＳ領域のみをレジスト１９ａ
で覆い（図３（ｂ））、ドライバトランジスタ領域にリ
ン２０をイオン注入する（図３（ａ））。レジスト１９
ａを除去し、熱処理を施し、Ｐウエル領域１４に第一Ｎ
型拡散層２１を形成する（図４（ａ））。その後、酸化
膜上にＣＶＤ法等を用いて多結晶シリコン層を堆積さ
せ、該多結晶シリコン層に異方性エッチングを施し、ゲ
−ト電極の側壁のみに多結晶シリコン層２２を形成する
（図４（ａ），（ｂ））。
で覆い（図３（ｂ））、ドライバトランジスタ領域にリ
ン２０をイオン注入する（図３（ａ））。レジスト１９
ａを除去し、熱処理を施し、Ｐウエル領域１４に第一Ｎ
型拡散層２１を形成する（図４（ａ））。その後、酸化
膜上にＣＶＤ法等を用いて多結晶シリコン層を堆積さ
せ、該多結晶シリコン層に異方性エッチングを施し、ゲ
−ト電極の側壁のみに多結晶シリコン層２２を形成する
（図４（ａ），（ｂ））。
【００１７】次に、ＰＭＯＳ領域のみをレジスト１９ｂ
で覆い（図５（ｂ））、ドライバトランジスタ領域に砒
素２３をイオン注入する（図５（ａ））。反対に、ＰＭ
ＯＳ領域上のレジスト１９ｂを除去後、ドライバトラン
ジスタ領域のみをレジスト１９ｃで覆い（図６
（ａ））、ＰＭＯＳ領域にボロン２４をイオン注入する
（図６（ｂ））。レジスト１９ｃ及び多結晶シリコン層
２２をそれぞれ除去後、熱処理を施し、第一Ｎ型拡散層
２１に第二Ｎ型拡散層２５が形成され（図７（ａ））、
Ｎウェル領域１８にＰ型拡散層２６が形成される（図７
（ｂ））。
で覆い（図５（ｂ））、ドライバトランジスタ領域に砒
素２３をイオン注入する（図５（ａ））。反対に、ＰＭ
ＯＳ領域上のレジスト１９ｂを除去後、ドライバトラン
ジスタ領域のみをレジスト１９ｃで覆い（図６
（ａ））、ＰＭＯＳ領域にボロン２４をイオン注入する
（図６（ｂ））。レジスト１９ｃ及び多結晶シリコン層
２２をそれぞれ除去後、熱処理を施し、第一Ｎ型拡散層
２１に第二Ｎ型拡散層２５が形成され（図７（ａ））、
Ｎウェル領域１８にＰ型拡散層２６が形成される（図７
（ｂ））。
【００１８】その後、図８（（ａ），（ｂ））のよう
に、ドライバトランジスタ領域及びＰＭＯＳ領域いずれ
にも、５００オングストロ−ム（以下、Ａとする）程度
の窒化膜１３を酸化膜１７上にＣＶＤ法を用いて形成す
る。次に、ドライバトランジスタ領域上のみをレジスト
１９ｄで覆い（図９（ａ））、ＰＭＯＳ領域の窒化膜１
３を除去する（図９（ｂ））。但し、窒化膜１３の除去
はＰＭＯＳ領域のみならず、ＳＲＡＭのメモリセルのト
ランスファトランジスタ領域等に形成された窒化膜の除
去をも同時に行われる。次に、ドライバトランジスタ領
域上のレジスト１９ｄを除去後、ＣＶＤ法を用いてパッ
シベ−ション膜２７を２０００Ａ程度全面に形成する
（図１０（ａ），（ｂ））。
に、ドライバトランジスタ領域及びＰＭＯＳ領域いずれ
にも、５００オングストロ−ム（以下、Ａとする）程度
の窒化膜１３を酸化膜１７上にＣＶＤ法を用いて形成す
る。次に、ドライバトランジスタ領域上のみをレジスト
１９ｄで覆い（図９（ａ））、ＰＭＯＳ領域の窒化膜１
３を除去する（図９（ｂ））。但し、窒化膜１３の除去
はＰＭＯＳ領域のみならず、ＳＲＡＭのメモリセルのト
ランスファトランジスタ領域等に形成された窒化膜の除
去をも同時に行われる。次に、ドライバトランジスタ領
域上のレジスト１９ｄを除去後、ＣＶＤ法を用いてパッ
シベ−ション膜２７を２０００Ａ程度全面に形成する
（図１０（ａ），（ｂ））。
【００１９】以上のような方法により、ドライバトラン
ジスタ領域、即ちドライバトランジスタのゲ−ト電極１
６の周囲及び第二Ｎ型拡散層（第一Ｎ型拡散層２１を含
む）２５上に窒化膜１３を形成する。それにより、ゲ−
ト電極１６と第二Ｎ型拡散層２５との間のオ−バ−ラッ
プキャパシタンスとを増加することができる。
ジスタ領域、即ちドライバトランジスタのゲ−ト電極１
６の周囲及び第二Ｎ型拡散層（第一Ｎ型拡散層２１を含
む）２５上に窒化膜１３を形成する。それにより、ゲ−
ト電極１６と第二Ｎ型拡散層２５との間のオ−バ−ラッ
プキャパシタンスとを増加することができる。
【００２０】ドライバトランジスタ領域を窒化膜１３に
より被覆することによる効果は、図１１からも明らかで
ある。図１１は、図１０（ａ）に示されるような構造の
トランジスタにおいて、ゲ−ト酸化膜の膜厚を一定と
し、形成される窒化膜の膜厚に対する実効キャパシタン
スの変化を示したものである。但し、実効キャパシタン
スとは、上記オ−バ−キャパシタンスと、ゲ−ト電極１
６とＰウェル領域１４との間のゲ−ト酸化膜１５のキャ
パシタンスとを合成したキャパシタンスのことである。
図１１によれば、窒化膜の膜厚が厚くなるに応じて実効
キャパシタンスが増加している。ゲ−ト酸化膜の膜厚は
一定であるからゲ−ト酸化膜のキャパシタンスは一定で
あるから、実効キャパシタンスの増加はオ−バ−ラップ
キャパシタンスの増加によるものである。それ故、窒化
膜により被覆することは、オ−バ−ラップキャパシタン
スを増加させ、実効キャパシタンスを増加することに効
果的であると言える。
より被覆することによる効果は、図１１からも明らかで
ある。図１１は、図１０（ａ）に示されるような構造の
トランジスタにおいて、ゲ−ト酸化膜の膜厚を一定と
し、形成される窒化膜の膜厚に対する実効キャパシタン
スの変化を示したものである。但し、実効キャパシタン
スとは、上記オ−バ−キャパシタンスと、ゲ−ト電極１
６とＰウェル領域１４との間のゲ−ト酸化膜１５のキャ
パシタンスとを合成したキャパシタンスのことである。
図１１によれば、窒化膜の膜厚が厚くなるに応じて実効
キャパシタンスが増加している。ゲ−ト酸化膜の膜厚は
一定であるからゲ−ト酸化膜のキャパシタンスは一定で
あるから、実効キャパシタンスの増加はオ−バ−ラップ
キャパシタンスの増加によるものである。それ故、窒化
膜により被覆することは、オ−バ−ラップキャパシタン
スを増加させ、実効キャパシタンスを増加することに効
果的であると言える。
【００２１】また、図１２はドライバトランジスタ及び
トランスファトランジスタとのメモリセル全体を窒化膜
により被覆した際の、窒化膜の膜厚に対するアクセスタ
イムの変化である。同図によれば、窒化膜が厚くなるほ
どアクセスタイムが遅くなっている。従って、高速性が
求められるデバイスにとっては窒化膜は不要なものであ
り、全てのトランジスタに窒化膜を形成することは望ま
しくない。それ故に、本実施例の如く、メモリセルのド
ライバトランジスタ（フリップフロップを形成するトラ
ンジスタ）のみに、特に２００〜１０００Ａの厚さの窒
化膜を形成する事により、ソフトエラ−による情報破壊
を抑えると共に高速性を保つことができる。
トランスファトランジスタとのメモリセル全体を窒化膜
により被覆した際の、窒化膜の膜厚に対するアクセスタ
イムの変化である。同図によれば、窒化膜が厚くなるほ
どアクセスタイムが遅くなっている。従って、高速性が
求められるデバイスにとっては窒化膜は不要なものであ
り、全てのトランジスタに窒化膜を形成することは望ま
しくない。それ故に、本実施例の如く、メモリセルのド
ライバトランジスタ（フリップフロップを形成するトラ
ンジスタ）のみに、特に２００〜１０００Ａの厚さの窒
化膜を形成する事により、ソフトエラ−による情報破壊
を抑えると共に高速性を保つことができる。
【００２２】次に、本発明による第二実施例を説明す
る。第一実施例ではドライバトランジスタの拡散層（２
１，２５）及びゲ−ト電極１６の全面に窒化膜１３を形
成したが、本実施例ではドライバトランジスタのゲ−ト
電極１６の側壁部分のみに窒化膜を形成する。以下、本
実施例の製造方法を図１３乃至図１７より説明する。但
し、第一実施例と同様に、図１３乃至図１７を通し
（ａ）はドライバトランジスタ領域を（ｂ）はＰＭＯＳ
領域における製造工程を示している。
る。第一実施例ではドライバトランジスタの拡散層（２
１，２５）及びゲ−ト電極１６の全面に窒化膜１３を形
成したが、本実施例ではドライバトランジスタのゲ−ト
電極１６の側壁部分のみに窒化膜を形成する。以下、本
実施例の製造方法を図１３乃至図１７より説明する。但
し、第一実施例と同様に、図１３乃至図１７を通し
（ａ）はドライバトランジスタ領域を（ｂ）はＰＭＯＳ
領域における製造工程を示している。
【００２３】先ず、図２乃至図３に示される工程を施
す。図３（ｂ）に示されるレジスト１９ａを除去後、熱
処理を施し、Ｐウェル領域１４に第一Ｎ型拡散層２１を
形成する。全面にＣＶＤ法により、１０００Ａ程度の窒
化膜１３を酸化膜１７上に形成する（図１３（ａ），
（ｂ））。
す。図３（ｂ）に示されるレジスト１９ａを除去後、熱
処理を施し、Ｐウェル領域１４に第一Ｎ型拡散層２１を
形成する。全面にＣＶＤ法により、１０００Ａ程度の窒
化膜１３を酸化膜１７上に形成する（図１３（ａ），
（ｂ））。
【００２４】その後、ゲ−ト電極１６の側壁部分のみに
窒化膜１３を残すよう異方性エッチングを施す。ＰＭＯ
Ｓ領域のみをレジスト１９ｅで覆い（図１４（ｂ））、
ドライバトランジスタ領域に砒素２３をイオン注入する
（図１４（ａ））。
窒化膜１３を残すよう異方性エッチングを施す。ＰＭＯ
Ｓ領域のみをレジスト１９ｅで覆い（図１４（ｂ））、
ドライバトランジスタ領域に砒素２３をイオン注入する
（図１４（ａ））。
【００２５】次に、ドライバトランジスタ領域のみをレ
ジスト１９ｆで覆い（図１５（ａ））、ＰＭＯＳ領域に
ボロン２４をイオン注入する（図１５（ｂ））。ドライ
バトランジスタ領域をレジスト１９ｇで覆い（図１６
（ａ））、等方性エッチングによりＰＭＯＳ領域の窒化
膜１３を除去する（図１６（ｂ））。熱処理により、第
一Ｎ型拡散層２１に第二Ｎ型拡散層２５が形成され、Ｎ
ウェル領域１８にＰ型拡散層２６が形成される。その
後、全面にＣＶＤ法により２０００Ａ程度のパッシベ−
ション膜２７が形成される（図１７（ａ），（ｂ））。
ジスト１９ｆで覆い（図１５（ａ））、ＰＭＯＳ領域に
ボロン２４をイオン注入する（図１５（ｂ））。ドライ
バトランジスタ領域をレジスト１９ｇで覆い（図１６
（ａ））、等方性エッチングによりＰＭＯＳ領域の窒化
膜１３を除去する（図１６（ｂ））。熱処理により、第
一Ｎ型拡散層２１に第二Ｎ型拡散層２５が形成され、Ｎ
ウェル領域１８にＰ型拡散層２６が形成される。その
後、全面にＣＶＤ法により２０００Ａ程度のパッシベ−
ション膜２７が形成される（図１７（ａ），（ｂ））。
【００２６】以上のような方法により、ドライバトラン
ジスタのゲ−ト電極の側壁にのみ窒化膜が形成される。
窒化膜の膜厚が同じ場合、第一実施例よりオ−バ−ラッ
プキャパシタンスは小さいが、より高速性を求める場合
に有用である。また、第一実施例においてＬＤＤ構造と
する際にゲ−ト電極の側壁に多結晶シリコンを用い、そ
の後上記多結晶シリコンを除去し、窒化膜を形成してい
るが、第二実施例ではＬＤＤ構造とする際に窒化膜を用
いることにより製造工程を少なくすることができる。
ジスタのゲ−ト電極の側壁にのみ窒化膜が形成される。
窒化膜の膜厚が同じ場合、第一実施例よりオ−バ−ラッ
プキャパシタンスは小さいが、より高速性を求める場合
に有用である。また、第一実施例においてＬＤＤ構造と
する際にゲ−ト電極の側壁に多結晶シリコンを用い、そ
の後上記多結晶シリコンを除去し、窒化膜を形成してい
るが、第二実施例ではＬＤＤ構造とする際に窒化膜を用
いることにより製造工程を少なくすることができる。
【００２７】尚、第二実施例において、全てのトランジ
スタにおいてゲ−ト電極の側壁に窒化膜を用いている
が、ドライバトランジスタ以外は多結晶シリコンを用い
ることができる。
スタにおいてゲ−ト電極の側壁に窒化膜を用いている
が、ドライバトランジスタ以外は多結晶シリコンを用い
ることができる。
【００２８】
【発明の効果】本発明によれば、ドライバトランジスタ
のみキャパシタンスを増大させることができる。従っ
て、トランジスタを微細化に伴い問題であったソフトエ
ラ−を低減することができる。一方、トランスファトラ
ンジスタは窒化膜により被覆しないため高速なＳＲＡＭ
を形成できる。
のみキャパシタンスを増大させることができる。従っ
て、トランジスタを微細化に伴い問題であったソフトエ
ラ−を低減することができる。一方、トランスファトラ
ンジスタは窒化膜により被覆しないため高速なＳＲＡＭ
を形成できる。
【図１】本発明による第一実施例を示すメモリセルのパ
タ−ン図（ａ）及び等価回路図（ｂ）である。
タ−ン図（ａ）及び等価回路図（ｂ）である。
【図２】本発明による第一実施例の製造工程を示す第一
の断面図である。
の断面図である。
【図３】本発明による第一実施例の製造工程を示す第二
の断面図である。
の断面図である。
【図４】本発明による第一実施例の製造工程を示す第三
の断面図である。
の断面図である。
【図５】本発明による第一実施例の製造工程を示す第四
の断面図である。
の断面図である。
【図６】本発明による第一実施例の製造工程を示す第五
の断面図である。
の断面図である。
【図７】本発明による第一実施例の製造工程を示す第六
の断面図である。
の断面図である。
【図８】本発明による第一実施例の製造工程を示す第七
の断面図である。
の断面図である。
【図９】本発明による第一実施例の製造工程を示す第八
の断面図である。
の断面図である。
【図１０】本発明による第一実施例の製造工程を示す第
九の断面図である。
九の断面図である。
【図１１】本発明による第一実施例のドライバトランジ
スタにおいて、形成される窒化膜の膜厚に対する実効キ
ャパシタンスの変化を示す図である。
スタにおいて、形成される窒化膜の膜厚に対する実効キ
ャパシタンスの変化を示す図である。
【図１２】ドライバトランジスタ及びトランスファトラ
ンジスタを含むメモリセル全体に窒化膜を形成した際に
おける、形成される窒化膜の膜厚に対するアクセスタイ
ムの変化である。
ンジスタを含むメモリセル全体に窒化膜を形成した際に
おける、形成される窒化膜の膜厚に対するアクセスタイ
ムの変化である。
【図１３】本発明による第二実施例の製造工程を示す第
一の断面図である。
一の断面図である。
【図１４】本発明による第二実施例の製造工程を示す第
二の断面図である。
二の断面図である。
【図１５】本発明による第二実施例の製造工程を示す第
三の断面図である。
三の断面図である。
【図１６】本発明による第二実施例の製造工程を示す第
四の断面図である。
四の断面図である。
【図１７】本発明による第二実施例の製造工程を示す第
五の断面図である。
五の断面図である。
【図１８】従来例におけるドライバトランジスタを示す
断面図である。
断面図である。
１０…トランスファトランジスタゲ−ト電極 １１…第一ドライバトランジスタゲ−ト電極 １２…第二ドライバトランジスタゲ−ト電極 １３…窒化膜、１４…Ｐウェル領域、１５…ゲ−ト酸化
膜 １６…ゲ−ト電極、１７…酸化膜、１８…Ｎウェル領域 １９ａ〜１９ｇ…レジスト、２０…リン、２１…第一Ｎ
型拡散層 ２２…多結晶シリコン層、２３…砒素、２４…ボロン ２５…第二Ｎ型拡散層、２６…Ｐ型拡散層、２７…パッ
シベ−ション膜
膜 １６…ゲ−ト電極、１７…酸化膜、１８…Ｎウェル領域 １９ａ〜１９ｇ…レジスト、２０…リン、２１…第一Ｎ
型拡散層 ２２…多結晶シリコン層、２３…砒素、２４…ボロン ２５…第二Ｎ型拡散層、２６…Ｐ型拡散層、２７…パッ
シベ−ション膜
Claims (7)
- 【請求項１】 一つの記憶単位領域にドライバトランジ
スタを有する半導体装置において、 上記ドライバトランジスタは高誘電体膜により被覆され
ていることを特徴とする半導体装置。 - 【請求項２】 上記高誘電体膜は窒化膜であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 上記高誘電体膜は、上記ドライバトラン
ジスタを形成する拡散層領域とゲ−ト電極上の全面を被
覆することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記高誘電体膜は、上記ドライバトラン
ジスタを形成するゲ−ト電極の側壁部分のみを被覆する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 一つの記憶単位領域にドライバトランジ
スタを有する半導体装置の製造方法において、 半導体基板に設けられた一導電型のウェル領域上にゲ−
ト電極を形成する工程と、 全面に絶縁膜を形成する工程と、 上記ウェル領域に反対導電型の拡散層を形成する工程
と、 上記絶縁膜を介して上記ゲ−ト電極及び上記拡散層上の
全面を高誘体膜により被覆する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項６】 一つの記憶単位領域にドライバトランジ
スタを有する半導体装置の製造方法において、 半導体基板に設けられた一導電型のウェル領域上にゲ−
ト電極を形成する工程と、 全面に絶縁膜を形成する工程と、 上記ウェル領域に反対導電型の第一拡散層を形成する工
程と、 上記ゲ−ト電極の側壁部分を上記絶縁膜を介して高誘体
膜により形成する工程と、 上記第一拡散層領域に反対導電型の第二拡散層を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項７】 上記高誘電体膜は窒化膜であることを特
徴とする請求項５又は６記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129622A JPH06338601A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置及びその製造方法 |
| US08/250,490 US5468986A (en) | 1993-05-31 | 1994-05-27 | Semiconductor static random access memory device with covered driver transistors |
| KR2019980019067U KR200149251Y1 (en) | 1993-05-31 | 1998-10-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129622A JPH06338601A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338601A true JPH06338601A (ja) | 1994-12-06 |
Family
ID=15014036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129622A Pending JPH06338601A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5468986A (ja) |
| JP (1) | JPH06338601A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474602B1 (ko) * | 2001-05-31 | 2005-03-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US7492625B2 (en) | 2005-07-30 | 2009-02-17 | Samsung Electronics Co., Ltd. | Loadless SRAM |
| JP2009043971A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133620A (en) * | 1995-05-26 | 2000-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for fabricating the same |
| US6028339A (en) * | 1996-08-29 | 2000-02-22 | International Business Machines Corporation | Dual work function CMOS device |
| JP3058119B2 (ja) * | 1997-04-25 | 2000-07-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5880519A (en) * | 1997-05-15 | 1999-03-09 | Vlsi Technology, Inc. | Moisture barrier gap fill structure and method for making the same |
| US5956610A (en) * | 1997-05-22 | 1999-09-21 | Advanced Micro Devices, Inc. | Method and system for providing electrical insulation for local interconnect in a logic circuit |
| JPH11111991A (ja) | 1997-09-30 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP3599972B2 (ja) | 1997-09-30 | 2004-12-08 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JP3679567B2 (ja) * | 1997-09-30 | 2005-08-03 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JPH11111994A (ja) * | 1997-10-03 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JPH11317527A (ja) * | 1998-05-06 | 1999-11-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6235598B1 (en) * | 1998-11-13 | 2001-05-22 | Intel Corporation | Method of using thick first spacers to improve salicide resistance on polysilicon gates |
| US6730619B2 (en) * | 2000-06-15 | 2004-05-04 | Samsung Electronics Co., Ltd. | Method of manufacturing insulating layer and semiconductor device including insulating layer |
| TW200304227A (en) * | 2002-03-11 | 2003-09-16 | Sanyo Electric Co | Top gate type thin film transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237580A (ja) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5258645A (en) * | 1990-03-09 | 1993-11-02 | Fujitsu Limited | Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure |
| US5234850A (en) * | 1990-09-04 | 1993-08-10 | Industrial Technology Research Institute | Method of fabricating a nitride capped MOSFET for integrated circuits |
-
1993
- 1993-05-31 JP JP5129622A patent/JPH06338601A/ja active Pending
-
1994
- 1994-05-27 US US08/250,490 patent/US5468986A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474602B1 (ko) * | 2001-05-31 | 2005-03-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US7492625B2 (en) | 2005-07-30 | 2009-02-17 | Samsung Electronics Co., Ltd. | Loadless SRAM |
| JP2009043971A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5468986A (en) | 1995-11-21 |
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