KR100560586B1 - 박막 트랜지스터의 제조 장치 및 제조 방법 - Google Patents

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Abstract

박막 트랜지스터의 생산성을 향상시킨다.
이송 챔버 TC의 주변에 제1 ∼ 제4 성막 챔버 PC1 ∼ PC4를 배치한다. 게이트 절연막의 형성에 필요한 시간과 반도체막으로서의 실리콘막의 형성에 필요한 시간과의 비가 1 : 3일 때, 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3에서 게이트 절연막이 되는 질화 실리콘막 및 산화 실리콘막을 형성하고, 제4 성막 챔버 PC4에서 활성 영역이 되는 비정질 실리콘층을 형성한다.

Description

박막 트랜지스터의 제조 장치 및 제조 방법{MANUFACTURING APPARATUS AND METHOD OF THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터의 제조 장치 및 그 장치를 이용하여 행해지는 박막 트랜지스터의 제조 방법에 관한 것이다.
도 5는 액티브 매트릭스 방식의 표시 패널의 화소 표시용 스위칭 소자로서 이용되는 박막 트랜지스터의 구조를 도시하는 단면도이다. 이 도면에서는 버텀 게이트(bottom gate)형을 도시하고 있다.
절연성의 투명 기판(1)의 표면에, 텅스텐이나 크롬등의 고융점 금속으로 이루어진 게이트 전극(2)이 배치된다. 이 게이트 전극(2)은 양 단부가 투명 기판(1)측에서 넓어지는 테이퍼 형상을 이룬다. 게이트 전극(2)이 배치된 투명 기판(1) 상에는, 질화 실리콘막(3)을 통해 산화 실리콘막(4)이 적층된다. 질화 실리콘막(3)은 투명 기판(1)에 포함되는 불순물이 후술하는 활성 영역에 침입하는 것을 저지하고, 산화 실리콘막(4)은 게이트 절연막으로서 작용한다. 산화 실리콘막(4) 상에는 게이트 전극(2)을 횡단하여 다결정 실리콘막(5)이 적층된다. 이 다결정 실리콘막(5)이 박막 트랜지스터의 활성 영역이 된다.
다결정 실리콘막(5) 상에는 산화 실리콘등의 절연 재료로 이루어지는 스토퍼(6)가 배치된다. 이 스토퍼(6)에 피복된 다결정 실리콘막(5)이 채널 영역(5c)이 되고, 그 밖의 다결정 실리콘막(5)이 소스 영역(5s) 및 드레인 영역(5d)이 된다. 스토퍼(6)가 형성된 다결정 실리콘막(5) 상에는, 산화 실리콘막(7) 및 질화 실리콘막(8)이 적층된다. 이 산화 실리콘막(7) 및 질화 실리콘막(8)은 소스 영역(5s) 및 드레인 영역(5d)을 포함하는 다결정 실리콘막(5)을 보호하는 층간 절연막이 된다.
소스 영역(5s) 및 드레인 영역(5d) 상의 산화 실리콘막(7) 및 질화 실리콘막(8)의 소정의 개소에는 컨택트 홀(9)이 형성된다. 이 컨택트 홀(9) 부분에 소스 영역(5s) 및 드레인 영역(5d)에 접속되는 소스 전극(10s) 및 드레인 전극(10d)이 배치된다. 소스 전극(10s) 및 드레인 전극(10d)이 배치된 질화 실리콘막(8) 상에는, 가시광에 대해 투명한 아크릴 수지층(11)이 적층된다. 이 아크릴 수지층(11)은 게이트 전극(2)이나 스토퍼(6)에 의해 생기는 요철을 매립하여 표면을 평탄화한다.
소스 전극(10s) 상의 아크릴 수지층(11)에는 컨택트 홀(12)이 형성된다. 그리고, 이 컨택트 홀(2)을 통해 소스 전극(10s)에 접속되는 ITO (산화 인듐 주석) 등으로 이루어지는 투명 전극(13)이 아크릴 수지층(11) 상에 확산되도록 배치된다. 이 투명 전극(13)이 액정 표시 패널의 표시 전극을 구성한다.
이상의 박막 트랜지스터는, 표시 전극과 함께 투명 기판(1) 상에 여러개가 행렬 배치되고, 게이트 전극(2)에 인가되는 주사 제어 신호에 응답하여 드레인 전극(10d)으로 공급되는 영상 정보를 표시 전극에 각각 인가한다.
다결정 실리콘막(5)은 박막 트랜지스터의 활성 영역으로서 기능하도록, 결정 입자 지름이 충분한 크기로 형성된다. 다결정 실리콘막(5)의 결정 입자 지름을 크게 형성하는 방법으로는, 엑시머 레이저를 이용한 레이저 어닐링법이 알려져 있다. 이 레이저 어닐링법은, 게이트 절연막이 되는 산화 실리콘막(4) 상에 비정질 상태의 실리콘을 적층하고, 우선 저온의 열처리에 따라 비정질 실리콘막에 함유된 수소를 막밖으로 배출한 후, 그 실리콘에 엑시머 레이저를 조사하여 실리콘을 일단 융해시킴으로써, 실리콘을 결정화시키는 것이다. 이러한 레이저 어닐링법을 이용하면, 투명 기판(1) 상에서 고온이 되는 부분이 국소적이기 때문에, 투명 기판(1)으로서 융점이 낮은 유리 기판을 채용할 수 있게 된다.
게이트 절연막이나 층간 절연막을 구성하는 산화 실리콘막 및 질화 실리콘막의 형성은, 400℃이하의 저온에서도 성막이 가능하여, 범용성이 높은 플라즈마 CVD 법이 이용된다. 이 플라즈마 CVD 법으로는 비정질 실리콘막의 형성도 가능하기 때문에, 통상은 게이트 절연막의 형성에 계속해서, 다결정 실리콘막(5)이 되는 비정질 실리콘막의 형성이 동일한 장치 내에서 행해진다.
박막 트랜지스터의 활성 영역을 형성하는 다결정 실리콘막(5)에서는, 막의 형성 시점에서 불순물이 혼입하면, 그 불순물에 의해 채널 영역(5c) 부분에서 캐리어의 이동이 방해되기 때문에, 동작 특성을 열화시키는 원인이 된다. 플라즈마 CVD 법에서, 동일한 성막 챔버 내에서 게이트 절연막과 다결정 실리콘막(5)이 되는 비정질 실리콘막을 연속하여 성막하면, 게이트 절연막의 형성에 이용된 반응 가스의 잔류물이 비정질 실리콘막에 혼입하기 쉽게 된다. 통상, 게이트 절연막의 형성 시에는 성막 챔버의 내벽에도 동일한 막이 형성된다. 이러한 막이 형성된 상태에서, 성막 챔버 내에 비정질 실리콘막을 형성하기 위한 플라즈마를 여기하면, 성막 챔버의 내벽에 형성된 막으로부터 불순물이 방출되게 된다. 이 성막 챔버 내에 방출된 불순물이, 비정질 실리콘막으로 수취되기 때문에, 성막 챔버 내의 반응 가스를 완전하게 배출시켰다고 해도, 불순물의 혼입을 방지하는 것은 곤란하다.
그래서, 본 발명은 박막 트랜지스터를 형성할 때에 활성 영역에 불순물이 혼입하기 어려워지도록 하는 것을 목적으로 한다.
본 발명의 박막 트랜지스터의 제조 장치는, 기판 상에 적어도 2종류의 절연막을 연속하여 적층하는 제1 성막 챔버와, 기판 상에 반도체막을 적층하는 제2 성막 챔버와, 상기 제1 성막 챔버 및 상기 제2 성막 챔버 사이를 접속하고, 상기 제1 성막 챔버로부터 상기 제2 성막 챔버로, 혹은 상기 제2 성막 챔버로부터 상기 제1 성막 챔버로 상기 기판을 옮기는 이송 챔버를 구비하고, 상기 제1 및 제2 성막 챔버의 한쪽은 다른쪽 성막 처리에 연속하여 성막 처리를 행하는 것을 특징으로 한다.
본 발명에 따르면, 제1 성막 챔버에서 게이트 절연막을 형성하고, 제2 성막 챔버에서 활성 영역이 되는 반도체막을 형성할 수 있다. 반도체막이 전용의 성막 챔버에서 형성되기 때문에, 다른 막의 형성에 이용되는 반응 가스의 잔류물이 반도체막으로 혼입하기 어렵게 된다.
그리고, 본 발명의 박막 트랜지스터의 제조 방법은, 기판의 일주면 상에 게이트 전극을 형성하는 제1 공정과, 상기 기판 상에 상기 게이트 전극을 피복하여 게이트 절연막을 형성하는 제2 공정과, 상기 게이트 절연막 상에 상기 게이트 절연막에 걸친 섬 형상의 반도체막을 형성하는 제3 공정과, 상기 반도체막 상에 층간 절연막을 적층하는 제4 공정을 구비하고, 상기 제2 공정은 복수의 제1 성막 챔버 내에서 성막에 필요한 시간보다도 짧은 일정한 시간차로 상기 기판을 복수매 병렬로 처리하고, 상기 제3 공정은 단일의 제2 성막 챔버 내에서 상기 제2 공정의 성막 시간보다도 짧은 시간에 연속적으로 상기 기판을 처리하는 것을 특징으로 한다.
본 발명에 따르면, 복수의 제1 성막 챔버에서 게이트 절연막이 형성되고, 단일의 제2 성막 챔버에서 반도체막이 형성된다. 반도체막은 전용 챔버에서 형성되기 때문에, 다른 막을 형성하기 위한 반응 가스의 잔류물이 성막시에 혼입하는 일은 없다. 이 때, 성막 시간이 길어지는 게이트 절연막 용으로 제1 성막 챔버를 복수개 배치하기 때문에, 게이트 절연막과 반도체막을 연속하여 형성할 때는, 각 성막 챔버의 이용 효율이 향상한다.
도 1은 본 발명의 박막 트랜지스터의 제조 장치의 구성을 도시하는 개략도이고, 도 2는 그 성막 처리의 타이밍을 설명하는 타이밍 도이다. 이 도면에서는 성막 챔버 4개가 있는 경우를 도시하고 있다.
제1 ∼ 제4 성막 챔버 PC1 ∼ PC4는, 이송 챔버 TC를 둘러싸도록 배치하고, 각각 기판 S를 1매씩 수납한다. 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3은 기판 S 상에 질화 실리콘막 및 산화 실리콘막을 연속하여 적층하고, 제4 성막 챔버 PC4는 비정질 실리콘막을 적층한다. 예를 들면, 제1∼ 제3 성막 챔버 PC1 ∼ PC3에서는, SiH4, NH3 및 N2의 공급을 받아 질화 실리콘막이 성막되고, SiH4 및 N2O의 공급을 받아 산화 실리콘막이 성막된다. 그리고, 제4 성막 챔버 PC4에서는, 실란 및 수소의 공급을 받아 비정질 실리콘막이 성막된다.
로드 록 LL은, 이송 챔버 TC의 주변에 성막 챔버 PC1 ∼ PC4와 병렬로 배치되고, 이송 챔버 TC로 수취하는 기판 S 또는 성막 처리를 끝내고 외부로 추출하는 기판 S를 일시적으로 저장한다. 이 로드록 LL은, 취득 동작에서 장치 외부로부터 소정 매수(예를 들면 12매/1로트)의 기판 S를 수취한 후, 기판 S와 함께 수취된 외기를 배기하는 것이나 질소등의 불활성 가스로 치환함으로써, 이송 챔버 TC 내에 외기가 유입하는 것을 방지한다. 또한, 로드록 LL은, 추출 동작에서 성막 처리가 완료된 기판 S를 온도가 실온 근처로 내려갈 때까지 유지함으로써, 기판 S의 급격한 온도 변화를 방지한다.
이송 챔버 TC는, 각 성막 챔버 PC1 ∼ PC4의 성막 동작에 따라, 각 성막 챔버 PC1 ∼ PC4와 로드록 LL 사이에서 기판 S를 이송한다. 즉, 제1 이송 동작에서는 로드록 LL로부터 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3으로 기판 S를 이송하고, 제2 이송 동작에서는 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3으로부터 제4 성막 챔버 PC4로 기판 S를 이송한다. 그리고, 제3 이송 동작에서 제4 성막 챔버 PC4로부터 로드록 LL로 기판 S를 이송한다. 또한, 이송 챔버 TC와 각 성막 챔버 PC1 ∼ PC4 및 로드록 LL 사이는, 각 이송 동작이 행해지는 동안을 제외하고는, 셔터 기구에 의해 차폐된다.
제1 ∼ 제3 성막 챔버 PC1 ∼ PC3은 도 2에 도시된 바와 같이, 각각 시간 L0만큼 어긋나게 하여 기판 S를 1매씩 수취하고, 그 기판 S 상에 시간 L1에서 질화 실리콘막 및 산화 실리콘막을 적층한다. 여기서, 시간차 L0은 성막 시간 L1의 약 1/3로 설정된다. 이에 따라, 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3에서는 시간 L0을 경과할 때마다 1매씩 기판 S의 성막 처리가 완료하게 된다. 그리고, 제4 성막 챔버 PC4는 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3에서 성막 처리가 완료한 기판 S를 1매씩 수취하고, 그 기판 S 상에 시간 L2에서 비정질 실리콘막을 적층한다. 이 성막 시간 L2는 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3의 성막 처리의 시간차 L0보다도 짧게 설정된다. 바꾸어 말하면, 제4 성막 챔버 PC4에서는 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3의 성막 처리의 시간 L1의 1/3 이하의 시간 L2로 성막 처리가 완료하기 때문에, 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3과 비교하여 3배의 매수의 기판 S의 처리가 가능하다. 이에 따라, 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3에서 병렬로 처리되는 기판 S를 연속하여 제4 성막 챔버 PC4에서 처리하는 것이 가능해진다.
이러한 제조 장치에서는 질화 실리콘막, 산화 실리콘막 및 비정질 실리콘막을 연속하여 적층한 경우보다도, 기판 S의 이송에 필요한 시간만큼 길게 함으로써, 동등한 막의 적층이 가능하다. 이 때, 제4 성막 챔버 PC4에서는 비정질 실리콘막만이 성막되기 때문에, 비정질 실리콘막에의 불순물의 혼입을 방지할 수 있다.
도 3의 (a) ∼ (c) 및 도 4의 (d) ∼ (f)는, 본 발명의 박막 트랜지스터의 제조 방법이 설명하는 공정별 단면도이다. 이들 도면에서는, 도 5와 동일한 버텀 게이트형을 도시하고 있다.
(a) 제1 공정
절연성의 투명 기판(21) 상에, 크롬이나 몰리브덴등의 고융점 금속을 스퍼터법으로 적층하여 고융점 금속막(34)을 형성한다. 이 고융점 금속막(34)을 소정의 형상으로 패터닝하여 게이트 전극(22)을 형성한다. 이 패터닝 처리에서는 테이퍼 에칭에 따라 게이트 전극(22)의 양단부가 투명 기판(21) 측에서 넓어지는 테이퍼 형상으로 형성된다.
(b) 제2 공정
투명 기판(21) 상에, 플라즈마 CVD 법에 따라 질화 실리콘을 적층하고, 투명 기판(21)으로부터의 불순물 이온의 석출을 저지하는 질화 실리콘막(23)을 형성한다. 계속해서, 동일한 플라즈마 CVD 법에 따라, 질화 실리콘막(23) 상에 산화 실리콘을 적층하고, 질화 실리콘막(23)과 함께 게이트 절연막을 구성하는 산화 실리콘막(24)을 형성한다. 이 질화 실리콘막(23) 및 산화 실리콘막(24)의 형성은, 도 1에 도시된 장치의 제1 ∼ 제3 성막 챔버 PC1 ∼ PC3을 이용하여 행한다. 그리고, 산화 실리콘막(24) 상에 동일한 플라즈마 CVD 법에 따라 실리콘을 적층하고, 비정질의 실리콘막(25')을 형성한다. 이 비정질 실리콘막(25')의 형성에 대해서는, 도 1에 도시된 장치의 제4 성막 챔버 PC4를 이용하여 행한다. 여기서, 질화 실리콘막(23) 및 산화 실리콘막(24)의 형성에 필요한 시간은, 예를 들면 약 270초인데 비해, 비정질 실리콘막(25')의 형성에 필요한 시간은, 예를 들면 약 90초이고, 각각의 처리 시간의 비는 약 3 : 1로 되어 있다. 따라서, 도 2에 도시된 바와 같이 투명 기판(21)이 복수매 효율적으로 연속하여 처리된다. 비정질 실리콘막(25')을 전용 성막 챔버에서 형성하도록 함으로써, 비정질 실리콘막(25') 내에 혼입하는 불순물의 량이 저감된다. 실측치에서는, 동일한 성막 챔버에서 산화 실리콘막(24) 및 비정질 실리콘막(25')을 형성한 경우와, 독립된 성막 챔버 비정질 실리콘막(25')을 형성한 경우이고, 산소 농도가 약 1020/㎝3에서 약1019/㎝3으로 저감하는 것이 확인되었다.
(c) 제3 공정
산화 실리콘막(24) 상에 적층된 비정질 실리콘막(25')을 가열하여, 막 내에 포함된 수소를 막밖으로 배출한다. 이 열 처리에서는 비정질 실리콘막(25')에 함유되는 수소 농도가 1% 이하로 저감된다. 수소를 배출한 후, 엑시머 레이저를 실리콘막(25')에 조사하고, 비정질 상태의 실리콘이 융해할 때까지 가열함으로써 실리콘을 결정화하여 다결정 실리콘막(25)을 형성한다. 계속해서, 플라즈마 CVD 법에 따라, 다결정 실리콘막(25) 상에 산화 실리콘을 적층하고, 산화 실리콘막(35)을 형성한다. 그리고, 이 산화 실리콘막(35)을 게이트 전극(22)의 형상에 맞춰 패터닝하고, 게이트 전극(22)에 중첩되는 스토퍼(26)를 형성한다. 이 스토퍼(26)의 형성에서는 산화 실리콘막(35)을 피복하여 레지스트층을 형성하고, 그 레지스트층을 투명 기판(21)의 이면측으로부터 게이트 전극(22)을 마스크로 하여 노광함으로써, 마스크 편차를 없앨 수 있다. 그리고, 다결정 실리콘막(25)에 대해 형성해야 할 트랜지스터의 타입에 대응하는 P형 혹은 N형의 이온을, 스토퍼(26)를 마스크로 하여 주입한다. 즉, 스토퍼(26)에 피복되지 않은 다결정 실리콘막(25)에, P채널형의 트랜지스터를 형성하는 경우에는 붕소등의 P형 이온을 주입하고, N채널형의 트랜지스터를 형성하는 경우에는 인등의 N형 이온을 주입한다. 이 주입에 따라, 스토퍼(26)로 피복된 영역을 제외하고 다결정 실리콘막(25)에 P형 혹은 N형의 도전성을 나타내는 영역이 형성된다. 이들의 영역이, 스토퍼(26)의 양측에서 소스 영역(25s) 및 드레인 영역(25d)이 된다.
(d) 제4 공정
소스 영역(25s) 및 드레인 영역(25d)이 형성된 다결정 실리콘막(25)에 엑시머 레이저를 조사하여, 실리콘이 융해하지 않을 정도로 가열한다. 이에 따라, 소스 영역(25s) 및 드레인 영역(25d) 내의 불순물 이온이 활성화된다. 그리고, 스토퍼(26)(게이트 전극(22)의 양측에 소정의 폭을 남기고 다결정 실리콘막(25)을 섬 형상으로 패터닝하여, 트랜지스터를 분리 독립시킨다.
(e) 제5 공정
다결정 실리콘막(25) 상에 플라즈마 CVD 법에 따라 산화 실리콘을 적층하고, 연속하여 질화 실리콘을 적층한다. 이에 따라, 산화 실리콘막(27) 및 질화 실리콘막(28)의 2층으로 이루어지는 층간 절연막이 형성된다. 산화 실리콘막(27) 및 질화 실리콘막(28)을 형성한 후, 질소 분위기 속에서 가열하고, 질화 실리콘막(28) 내에 함유된 수소 이온을 다결정 실리콘막(25)으로 도입한다. 이에 따라, 다결정 실리콘막(25) 내의 결정 결함이 수소 이온으로 보상된다.
(f) 제6 공정
소스 영역(25s) 및 드레인 영역(25d)에 대응하여 산화 실리콘막(27) 및 질화 실리콘막(28)을 관통하는 컨택트 홀(29)을 형성하고, 이 컨택트 홀(29) 부분에 알루미늄등의 금속으로 이루어지는 소스 전극(30s) 및 드레인 전극(30d)을 형성한다. 이 소스 전극(30s) 및 드레인 전극(30d)의 형성은, 예를 들면 컨택트 홀(29)이 형성된 질화 실리콘막(28) 상에 스퍼터링한 알루미늄을 패터닝함으로써 형성된다. 계속해서, 소스 전극(30s) 및 드레인 전극(30d)이 형성된 질화 실리콘막(28) 상에 아크릴 수지 용액을 도포하고, 소성하여 아크릴 수지층(31)을 형성한다. 이 아크릴 수지층(31)은 스토퍼(26)나 소스 전극(30s), 드레인 전극(30d)에 의한 요철을 매립하여 표면을 평탄화한다. 또한, 소스 전극(30s) 상에 아크릴 수지층(31)을 관통하는 컨택트 홀(32)을 형성하고, 이 컨택트 홀(32) 부분에 소스 전극(30s)에 접속되는 ITO 등으로 이루어지는 투명 전극(33)을 형성한다. 이 투명 전극(33)의 형성은, 예를 들면 컨택트 홀(32)이 형성된 아크릴 수지층(31) 상에 스퍼터링한 ITO를 패터닝함으로써 형성된다.
이상의 제1 내지 제6 공정에 따라, 버텀 게이트형의 박막 트랜지스터가 형성된다.
또한, 본 실시 형태에서는 4개의 성막 챔버를 이용하여 게이트 절연막의 형성과 반도체막의 형성을 3 : 1로 행하는 경우를 예시했지만, 성막 챔버의 수는 4개로 한정되지는 않는다. 5개 이상의 성막 챔버가 배치된 경우라도, 게이트 절연막의 성막에 필요한 시간과 반도체막의 성막에 필요한 시간과의 비에 따라 성막 챔버를 활용하면, 동등한 효과를 얻을 수 있다.
본 발명에 따르면, 반도체막으로서의 실리콘막이 전용의 성막 챔버에서 형성되기 때문에, 성막 챔버의 내벽이나 전극등에는 실리콘막만이 부착하게 되고, 연속하여 실리콘막을 적층하는 경우라도, 성막 챔버의 내벽이나 전극등에 부착된 막으로부터 불순물이 방출되는 일이 없어진다. 따라서, 박막 트랜지스터의 활성 영역에 캐리어 이동의 방해가 되는 불순물이 혼입하기 어렵게 되어, 박막 트랜지스터의 동작 특성의 열화를 방지할 수 있다. 또한, 활성 영역이 되는 실리콘막을 게이트 절연막과는 별도의 성막 챔버에서 형성하면서도, 성막 처리에 필요한 시간의 증가를 최소한으로 하여 생산성의 저하를 방지할 수 있다.
도 1은 본 발명의 박막 트랜지스터의 제조 장치의 구조를 도시하는 개략도.
도 2는 본 발명의 박막 트랜지스터의 제조 장치의 동작을 설명하는 타이밍 도.
도 3의 (a)∼(c)는 본 발명의 박막 트랜지스터의 제조 방법의 전반의 공정을 도시하는 단면도.
도 4의 (d)∼(f)는 본 발명의 박막 트랜지스터의 제조 방법의 후반의 공정을 도시하는 단면도.
도 5는 종래의 박막 트랜지스터의 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 투명 기판
2, 22 : 게이트 전극
3, 8, 23, 28 : 질화 실리콘막
4, 7, 24, 27 : 산화 실리콘막
5, 25 : 다결정 실리콘막
5c, 25c : 채널 영역
5s, 25s : 소스 영역
5d, 25d : 드레인 영역
6, 26 : 스토퍼
9, 12, 29, 32 : 컨택트 홀
10s, 30s : 소스 전극
10d, 30d : 드레인 전극
11, 31 : 아크릴 수지층
12, 33 : 투명 전극
PC1 ∼ PC4 : 성막 챔버
TC : 이송 챔버
LL : 로드록

Claims (4)

  1. 기판 상에 적어도 2종류의 절연막을 연속하여 적층하는 제1 성막 챔버와,
    기판 상에 반도체막을 적층하는 제2 성막 챔버와,
    상기 제1 성막 챔버 및 상기 제2 성막 챔버 사이를 접속하고, 상기 제1 성막 챔버로부터 상기 제2 성막 챔버로, 혹은 상기 제2 성막 챔버로부터 상기 제1 성막 챔버로 상기 기판을 옮기는 이송 챔버를 구비하며,
    상기 제1 및 제2 성막 챔버의 한쪽은, 다른쪽 성막 처리에 연속하여 성막 처리를 행하며,
    상기 제1 성막 챔버를 복수개 가지며,
    상기 제2 성막 챔버의 성막 시간(L2)은 상기 제1 성막 챔버의 성막 시간(L1)을 상기 제1 성막 챔버의 개수로 나눈 시간보다 짧은 것을 특징으로 하는 박막 트랜지스터의 제조 장치.
  2. 제1항에 있어서, 복수의 상기 제1 성막 챔버가 일정한 시간차를 두고 각각 성막 처리를 하는 것을 특징으로 하는 박막 트랜지스터의 제조 장치.
  3. 기판의 일주면 상에 게이트 전극을 형성하는 제1 공정과,
    상기 기판 상에 상기 게이트 전극을 피복하여 게이트 절연막을 형성하는 제2 공정과,
    상기 게이트 절연막 상에 상기 게이트 절연막에 걸친 섬(island) 형상의 반도체막을 형성하는 제3 공정과,
    상기 반도체막 상에 층간 절연막을 적층하는 제4 공정을 구비하며,
    상기 제2 공정은 복수의 제1 성막 챔버 내에서 성막에 필요한 시간보다도 짧은 일정한 시간차로 상기 기판을 복수매 병렬로 처리하며,
    상기 제3 공정은 단일의 제2 성막 챔버 내에서 상기 제2 공정의 성막 시간(L1)을 상기 제1 성막 챔버의 개수로 나눈 시간보다도 짧은 시간에 연속적으로 상기 기판을 처리하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제3항에 있어서, 상기 제2 공정은 상기 기판 상에 질화 실리콘막 및 산화 실리콘막을 연속하여 적층하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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