JPH09246564A - 薄膜半導体装置およびその作製方法 - Google Patents
薄膜半導体装置およびその作製方法Info
- Publication number
- JPH09246564A JPH09246564A JP8201296A JP8201296A JPH09246564A JP H09246564 A JPH09246564 A JP H09246564A JP 8201296 A JP8201296 A JP 8201296A JP 8201296 A JP8201296 A JP 8201296A JP H09246564 A JPH09246564 A JP H09246564A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- semiconductor
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 277
- 239000010409 thin film Substances 0.000 title claims abstract description 224
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000010408 film Substances 0.000 claims abstract description 454
- 239000000758 substrate Substances 0.000 claims abstract description 157
- 238000000034 method Methods 0.000 claims abstract description 83
- 239000012535 impurity Substances 0.000 claims description 82
- 238000002425 crystallisation Methods 0.000 claims description 54
- 230000008025 crystallization Effects 0.000 claims description 54
- 230000015572 biosynthetic process Effects 0.000 claims description 50
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 239000010407 anodic oxide Substances 0.000 claims description 6
- 239000002178 crystalline material Substances 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 54
- 229920005591 polysilicon Polymers 0.000 abstract description 51
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 7
- 230000008901 benefit Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 82
- 229910052581 Si3N4 Inorganic materials 0.000 description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 35
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 230000008569 process Effects 0.000 description 19
- 238000004544 sputter deposition Methods 0.000 description 19
- 229910052782 aluminium Inorganic materials 0.000 description 17
- 239000000463 material Substances 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 238000005499 laser crystallization Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 13
- 239000007789 gas Substances 0.000 description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 239000011521 glass Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 239000005388 borosilicate glass Substances 0.000 description 6
- 238000002156 mixing Methods 0.000 description 6
- 239000010453 quartz Substances 0.000 description 6
- 238000005546 reactive sputtering Methods 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000001678 irradiating effect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052706 scandium Inorganic materials 0.000 description 3
- 238000002048 anodisation reaction Methods 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/907—Continuous processing
- Y10S438/908—Utilizing cluster apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Dram (AREA)
Abstract
リコンを用いた薄膜半導体装置を作製する方法とその構
成を提供する。 【構成】 絶縁表面を有する基板上にポリシリコンTF
TとアモルファスシリコンTFTを同時に作製するため
に、ボトムゲート型の逆スタガー構造として、活性層を
100乃至300Åとしてレーザまたはランプアニール
によって部分結晶化を行うことで、ポリシリコンTFT
の領域とアモルファスシリコンTFTの領域を同一基板
上に形成することを特徴とする薄膜半導体装置およびそ
の作製方法。
Description
表面を有する基板上に複数の薄膜半導体を形成する薄膜
半導体装置に関するもので、液晶表示装置などに利用応
用のできるものである。
多数利用して、用いられる装置としてアクティブマトリ
ックス型の液晶表示装置が知られている。アクティブマ
トリクッス型の液晶表示装置はいわゆるAMLCD(A
ctive Matrix Liquid Cryst
al Display)とも呼ばれているが、その薄膜
半導体の材料やトランジスタの構成から幾つかの分類が
されている。また薄膜トランジスタはいわゆるTFT
(Thin Film Transistor)と呼ば
れるために、AMLCDのことをTFT液晶ともいう。
て用いるアモルファスTFT型や、1000℃以上の高
温プロセスを用いた多結晶シリコンを主材料として用い
る高温ポリシリコンTFT型や、600℃の低温プロセ
スを用いた多結晶シリコンを主材料として用いる低温ポ
リシリコンTFT型などがある。またトランジスタの構
成としては、ゲート電極を下側に配置したボトムゲート
型とゲート電極を上側に用いたトップゲート型などがあ
る。
徴があるが、アモルファスTFTの場合は、移動度が1
cm2 /Vsec以下と小さいために、ゲート絶縁膜と
活性シリコン層との間のチャネル形成領域を整合性よく
形成するためには、ゲート絶縁膜と活性シリコン層連続
的に成膜し、且つアモルファスシリコンの水素が抜けな
いようにするためにアモルファスシリコン形成後は30
0℃よりあまり高温にすることができない。また、アモ
ルファスシリコンに光感度があるために出来るだけ薄く
できれば300Å以下の膜厚が望ましいために、ボトム
ゲート型の逆スタガー構造が用いられている。
きいためにオフリーク電流が小さく画素のスイッチング
用トランジスタとしては最適であるが、移動度が小さい
ために基板上にシフトレジスタなどのドライバ回路を形
成することは不可能であり、必ず結晶シリコンを用いた
外付けのICを必要とするために、小型化と低価格化に
難点がある。
上の高温プロセスを用いることができるために、いわゆ
る結晶シリコンと同様の工程を用いることができるため
に非常に安定したプロセスをとることができ、移動度も
100cm2 /Vsec程度はあるために基板上にドラ
イバ回路を形成することが出来る。しかし、1000℃
の高温でも使用できる基板としては石英の様な高価な基
板以外に使用することができないために、基板の大型化
が困難であり、精々対角2インチ以下のビューファイン
ダー程度の応用しかできない。
FTと高温ポリシリコンTFTの長所をとって形成する
ことができ、優れた特性、つまりは低価格の通常ガラス
基板上に移動度の大きなTFTを形成できるために、基
板上にドライバ回路を形成し、同時に液晶の画素のスイ
ッチングトランジスタを形成することもできる。
法する際に、ガラス基板上に形成するアモルファスシリ
コンを結晶化する工程で、600℃以下の低温の熱アニ
ールで形成する場合は、実験的にアモルファスシリコン
膜が薄い場合に結晶化できないことが知られている。特
に、300Å以下の膜の場合にはほとんど結晶化するこ
とができない。低温ポリシリコンの場合も、シリコンの
膜厚を薄くしないとTFTのオフ時のオフリーク電流を
下げることが難しくなるためにできるだけ薄くしたい。
ドライバ回路などは、LDD構造をとることによって3
00Å以上でも使用することは可能だが、画素のスイッ
チングトランジスタとして用いるためには300Å以下
の厚みによって用いるほうがよい。
晶化する場合は、エキシマレーザのように400nm以
下の波長のレーザを用いるレーザ結晶化が効果的であ
る。レーザを用いた結晶化では300Å以下の膜厚であ
っても結晶化する事が可能であり、低温ポリシリコンT
FTの作製方法としてかなり用いられている。しかしな
がら、基板が小さい場合はレーザによる結晶化も工業的
に可能だが、基板が大きく成っていった場合に、基板全
面をレーザによって結晶化することは膨大な時間がかか
り非工業的であり、また、一括でアニールできるレーザ
装置がないために、部分的なレーザ結晶化を繰り返すこ
とで基板全面をレーザ結晶している。そのため、レーザ
の照射バラツキがそのままTFFの特性バラツキになっ
ている。
はレーザ結晶化等を用いる低温ポリシリコンを用いたT
FTを用い、液晶画素のスイッチングトランジスタには
アモルファスシリコントランジスタを用いることで、画
素はオフ電流が小さくオンオフ比が5桁以上のスイッチ
ング特性を設け、ドライバには移動度の高い低温ポリシ
リコンを作製することで基板上に駆動回路を一体化する
ことで、アモルファスシリコンTFTとポリシリコンT
FTの長所のみを一体化させた薄膜半導体装置を得るこ
とを目的としたものである。
縁表面を有する基板上に、ゲート電極が形成されその該
ゲート電極の上部にゲート絶縁膜が形成され、該ゲート
絶縁膜上にチャネル形成領域とソース領域とドレイン領
域を有する薄膜半導体が形成されている薄膜半導体装置
において、前記ゲート電極は、基板に接する面と該ゲー
ト絶縁膜に接する面の面積において基板に接する面の面
積の方が広く、且つ前記基板上には複数の薄膜半導体装
置が形成され、該複数の薄膜半導体装置は、薄膜半導体
が多結晶で形成され、該薄膜半導体の中のチャネル領域
の上部は絶縁膜で覆われ且つソース領域およびドレイン
領域は、3価あるいは5価の不純物がドーピングされた
不純物半導体膜で覆われ、該不純物半導体の上に導電膜
が形成され、該不純物半導体と導電膜はチャネル領域上
部の絶縁膜上まで延びており且つ平面形状が同一である
る薄膜半導体装置と、薄膜半導体が非晶質で形成され、
該薄膜半導体の中のチャネル領域の上部は絶縁膜で覆わ
れ且つソース領域およびドレイン領域は、3価あるいは
5価の不純物がドーピングされた不純物半導体膜で覆わ
れ、該不純物半導体の上に導電膜が形成され、該不純物
半導体と導電膜はチャネル領域上部の絶縁膜上まで延び
ており且つ平面形状が同一である薄膜半導体装置と、を
含むことを特徴とする薄膜半導体装置とした。
電極が形成されその該ゲート電極の上部にゲート絶縁膜
が形成され、該ゲート絶縁膜上にチャネル形成領域とソ
ース領域とドレイン領域を有する薄膜半導体が形成され
ている薄膜半導体装置において、前記ゲート電極は、基
板に接する面と該ゲート絶縁膜に接する面の面積におい
て基板に接する面の面積の方が広く、且つ前記基板上に
は複数の薄膜半導体装置が形成され、該複数の薄膜半導
体装置は、薄膜半導体が多結晶で形成され、該薄膜半導
体の中のチャネル領域の膜厚はソース領域およびドレイ
ン領域の膜厚よりも薄く且つソース領域とドレイン領域
は、3価あるいは5価の不純物がドーピングされた不純
物半導体膜で覆われ、該不純物半導体の上に導電膜が形
成され、該不純物半導体と導電膜の平面形状が同一であ
る薄膜半導体装置と、薄膜半導体が非晶質で形成され、
該薄膜半導体の中のチャネル領域の膜厚はソース領域お
よびドレイン領域の膜厚よりも薄く且つソース領域とド
レイン領域は、3価あるいは5価の不純物がドーピング
された不純物半導体膜で覆われ、該不純物半導体の上に
導電膜が形成され、該不純物半導体と導電膜の平面形状
が同一である薄膜半導体装置と、を含むことを特徴とす
る薄膜半導体装置とした。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置において、前記ゲート電極は、
基板に接する面と該ゲート絶縁膜に接する面の面積にお
いて基板に接する面の面積の方が広く、且つ前記基板上
には複数の薄膜半導体装置が形成され、該複数の薄膜半
導体装置は、薄膜半導体が多結晶で形成され、該薄膜半
導体の中のチャネル領域の上部は絶縁膜で覆われ且つソ
ース領域およびドレイン領域は、3価あるいは5価の不
純物がドーピングされた領域を含み、該不純物がドーピ
ングされた領域の上に導電膜が形成され、該導電膜はチ
ャネル領域の上部の絶縁膜の上にまで延びている薄膜半
導体装置と、薄膜半導体が非晶質で形成され、該薄膜半
導体の中のチャネル領域の上部は絶縁膜で覆われ且つソ
ース領域およびドレイン領域は、3価あるいは5価の不
純物がドーピングされた領域を含み、該不純物がドーピ
ングされた領域の上に導電膜が形成され、該導電膜はチ
ャネル領域の上部の絶縁膜の上にまで延びている薄膜半
導体装置と、を含むことを特徴とする薄膜半導体装置と
した。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置において、前記ゲート電極は、
基板に接する面と該ゲート絶縁膜に接する面の面積にお
いて基板に接する面の面積の方が広く、且つ前記基板上
には複数の薄膜半導体装置が形成され、該複数の薄膜半
導体装置は、薄膜半導体が多結晶で形成され、該薄膜半
導体はチャネル領域とドレイン領域とソース領域とライ
トドープソース領域とライトドープドレイン領域から成
り、該チャネル領域とライトドープソース領域とライト
ドープドレイン領域の上部は第1の絶縁膜で覆われ且つ
該第1の絶縁膜上であってチャネル領域の上部であると
ころは第2の絶縁膜が形成されており、ソース領域とド
レイン領域およびライトドープソース領域とライトドー
プドレイン領域は、3価あるいは5価の不純物がドーピ
ングされた領域を含み、ソース領域とドレイン領域の不
純物のドープ量は、ライトープソース領域およびライト
ドープドレイン領域の不純物のドープ量よりも多い薄膜
半導体装置と、薄膜半導体が非晶質で形成され、該薄膜
半導体の中のチャネル領域の上部は前記第2の絶縁膜と
同じ材料の同じ膜厚の絶縁膜で覆われ且つソース領域お
よびドレイン領域は、3価あるいは5価の不純物がドー
ピングされた領域を含み、該不純物がドーピングされた
領域の上に導電膜が形成され、該導電膜はチャネル領域
の上部の絶縁膜の上にまで延びている薄膜半導体装置
と、を含むことを特徴とする薄膜半導体装置とした。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置において、前記ゲート電極は、
基板に接する面と該ゲート絶縁膜に接する面の面積にお
いて基板に接する面の面積の方が広く、且つ前記基板上
には複数の薄膜半導体装置が形成され、該複数の薄膜半
導体装置は、薄膜半導体が多結晶で形成され、該薄膜半
導体はチャネル領域とドレイン領域とソース領域とライ
トドープソース領域とライトドープドレイン領域から成
り、該チャネル領域の上部は第1の絶縁膜で覆われ且つ
ライトドープソース領域とライトドープドレイン領域と
該第1の絶縁膜の上部に第2の絶縁膜が形成されてお
り、ソース領域とドレイン領域およびライトドープソー
ス領域とライトドープドレイン領域は、3価あるいは5
価の不純物がドーピングされた領域を含み、ソース領域
とドレイン領域の不純物のドープ量は、ライトープソー
ス領域およびライトドープドレイン領域の不純物のドー
プ量よりも多い薄膜半導体装置と、薄膜半導体が非晶質
で形成され、該薄膜半導体の中のチャネル領域の上部は
前記第2の絶縁膜と同じ材料の同じ膜厚の絶縁膜で覆わ
れ且つソース領域およびドレイン領域は、3価あるいは
5価の不純物がドーピングされた領域を含み、該不純物
がドーピングされた領域の上に導電膜が形成され、該導
電膜はチャネル領域の上部の絶縁膜の上にまで延びてい
る薄膜半導体装置と、を含むことを特徴とする薄膜半導
体装置とした。
基板上に、ゲート電極が形成されその該ゲート電極の上
部にゲート絶縁膜が形成され、該ゲート絶縁膜上にチャ
ネル形成領域とソース領域とドレイン領域を有する薄膜
半導体が形成されている薄膜半導体装置の作製方法にお
いて、該基板上に金属からなるゲート電極を成膜形成
し、該ゲート電極上にゲート絶縁膜を減圧状態にて成膜
した後に大気に触れさせることなく、非晶質半導体薄膜
を前記ゲート絶縁膜上に減圧状態にて成膜し、大気に触
れさせることなく該半導体薄膜の一部を結晶化し、さら
に大気に触れさせることなく前記半導体薄膜上にエッチ
ストッパー絶縁膜を成膜した後に大気中に出し、エッチ
ストッパー絶縁膜をチャネル形成領域上に形成し、前記
薄膜半導体およびゲート絶縁膜を所望の形状に形成し、
3価または5価の不純物を含む半導体膜を成膜し、その
上に導電膜を成膜し、該不純物を含む半導体膜および導
電膜を同一平面形状に形成し、前記基板上に、チャネル
形成領域が多結晶からなる薄膜半導体装置と、チャネル
形成領域が非晶質からなる薄膜半導体装置を、作製する
ことを特徴とする薄膜半導体装置の作製方法とした。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上に3価または5価の不純物
を含む半導体膜を成膜し、さらに大気に触れさせること
なく前記不純物を含む半導体膜の上に導電膜を成膜した
後に大気中に出し、該導電膜と該不純物を含む半導体膜
と前記半導体薄膜の一部を所望の形に形成し、前記基板
上に、チャネル形成領域が多結晶からなる薄膜半導体装
置と、チャネル形成領域が非晶質からなる薄膜半導体装
置を、作製することを特徴とする薄膜半導体装置の作製
方法とした。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上にエッチストッパー絶縁膜
を成膜した後に大気中に出し、エッチストッパー絶縁膜
をチャネル形成領域上に形成し、前記薄膜半導体および
ゲート絶縁膜を所望の形状に形成し、3価または5価の
不純物をドーピングすることでソース領域およびドレイ
ン領域を形成し、その上方に少なくとも一部はソース領
域およびドレイン領域と接触するように導電膜を形成
し、前記基板上に、チャネル形成領域が多結晶からなる
薄膜半導体装置と、チャネル形成領域が非晶質からなる
薄膜半導体装置を、作製することを特徴とする薄膜半導
体装置の作製方法とした。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上に第1の絶縁膜を成膜した
後に大気中に出し、前記第1の絶縁膜を結晶化された半
導体薄膜上にゲート電極より広い面積で残し且つ結晶化
されていない半導体薄膜上には残さないように形成し、
第2の絶縁膜を前記結晶化された半導体薄膜上の第1の
絶縁膜上と、結晶化されていない半導体薄膜上にゲート
電極より狭い面積になるように形成し、3価または5価
の不純物をドーピングすることで、前記結晶化された半
導体薄膜にはソース領域とドレイン領域およびライトド
ープソース領域とライトドープドレイン領域を形成し且
つ、結晶化されていな半導体薄膜にはソース領域とドレ
イン領域を形成し、その後に結晶化された半導体薄膜の
み再結晶化することで、前記基板上に、チャネル形成領
域が多結晶からなる薄膜半導体装置と、チャネル形成領
域が非晶質からなる薄膜半導体装置を、作製することを
特徴とする薄膜半導体装置の作製方法とした。
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上に第1の絶縁膜を成膜した
後に大気中に出し、前記第1の絶縁膜を結晶化された半
導体薄膜上にゲート電極より狭い面積で残し且つ結晶化
されていない半導体薄膜上はチャネル形成領域、ドレイ
ン領域、ソース領域の全てを覆うように形成し、3価ま
たは5価の不純物をライトドーピングすることで前記結
晶化された半導体薄膜のうちで、第1の絶縁膜で覆われ
ていない領域がライトドープされ且つ結晶化されていな
い半導体薄膜には殆どドープされないようにし、結晶化
された半導体薄膜のみ再結晶化し、第2の絶縁膜を前記
結晶化された半導体薄膜上の第1の絶縁膜上を覆うよう
に且つゲート電極より広い面積で形成し、結晶化されて
いない半導体薄膜上にゲート電極より狭い面積になるよ
うに形成し、3価または5価の不純物をドーピングする
ことで、前記結晶化された半導体薄膜にはソース領域と
ドレイン領域およびライトドープソース領域とライトド
ープドレイン領域を形成し且つ、結晶化されていな半導
体薄膜にはソース領域とドレイン領域を形成し、その後
に結晶化された半導体薄膜のみ再結晶化することで、前
記基板上に、チャネル形成領域が多結晶からなる薄膜半
導体装置と、チャネル形成領域が非晶質からなる薄膜半
導体装置を、作製することを特徴とする薄膜半導体装置
の作製方法とした。
ン)トランジスタと非晶質シリコン(アモルファスシリ
コン)トランジスタを同時に形成するために、本発明で
は、ボトムゲート型の逆スタガー型の構造をとってい
る。これは、とくにアモルファスシリコンTFTの場合
に、ゲート絶縁膜と活性層であるアモルファスシリコン
の界面がチャネルトなるためにそこを連続形成し、且つ
ゲート絶縁膜を成膜する際に緻密な膜とするために出来
るだけ高温での成膜を行うために、ゲート絶縁膜よりも
先にアモルファスシリコンが形成されている場合は、ア
モルファスシリコン中の水素が抜けてしまい、半導体と
しての機能がなされなくなるためである。そのために先
に高温でゲート絶縁膜を形成して、その後に活性層とし
てのアモルファスシリコンを形成する。
ようなものでも使用できるが、本発明者が用いたものと
してはAl,Ta,Cr,Moあるいはそれらを主成分
とした合金をもちいる。成膜方法としては、マグネトロ
ンスパッタや電子ビーム蒸着あるいは抵抗加熱蒸着を用
いる。後に、レーザで結晶化する際の耐熱性や、ソース
やドレインとゲートの短絡を防止する上では、ゲート電
極として上記のような金属を陽極酸化することで、緻密
な酸化膜によって覆うことは効果的である。また、ゲー
ト電極の形状は後々のプロセスにも大きく影響し、特に
シリコンの膜厚が薄いためにエッヂはテーパ状である必
要があり、基板に接するゲート電極の面積よりもゲート
絶縁膜に接するゲート電極の面積の方が狭くなるような
テーパ形状が必要となる。
後のゲート絶縁膜の成膜などの200℃以上の熱が加え
られることで、ヒロックが発生することがある。これを
防ぐためには、Alに不純物としてSiやScなどを
0.1〜2%程度混合した膜を成膜するか、Alの成膜
前の真空引きで10-7Torr以下の圧力にして成膜す
る高真空アルミ成膜を行うことで回避することが可能で
ある。膜厚としては、抵抗値によっても異なるが、シー
ト抵抗で10Ω/□以下程度になる膜厚が必要である。
陽極酸化膜で覆ったものを形成した後に、ゲート絶縁膜
となる絶縁膜を成膜する。絶縁膜の種類としては、酸化
珪素や窒化珪素あるいは酸化窒化珪素などを単層あるい
は多層にして成膜する。成膜方法としては、反応性スパ
ッタやプラズマCVDあるいは減圧CVD法などを用い
る。この絶縁膜は、ゲート絶縁膜として用いるために出
来るだけ高温で成膜し膜を緻密にする必要がある。
スTFTとして用いるゲート絶縁膜としては、酸化膜よ
り窒化膜の方が整合性が高いことが実験的に分かってい
るので、ゲート絶縁膜としては、窒化膜単層かアモルフ
ァスシリコンに接触する膜のみ窒化膜にした多層構造
も、構成としてはよい。ゲート絶縁膜の膜厚としては誘
電率によって異なるが、1000〜3000Å程度が必
要となる。
大気に曝すことなく活性層となるアモルファスシリコン
を成膜する。アモルファスシリコンの成膜方法として
は、プラズマCVD法やスパッタ法あるいは減圧CVD
法等を用いる。ゲート絶縁膜を成膜した反応室と同じ反
応室で成膜すことも可能だが、チャネル形成領域となる
ゲート絶縁膜とアモルファスシリコン膜の界面のコンタ
ミネーションを考えるとべつの反応室でアモルファスシ
リコンを成膜することが望ましい。膜厚はできるだけ薄
い方がよいが、後の結晶化の関係上100Å以上は必要
であり、TFTのオフリーク電流を考慮すると300Å
以下が望ましいために100〜300Åの膜厚とする。
に、基板上で駆動回路などを構成するために後でポリシ
リコンを必要とする部分のみの結晶化を行う必要があ
る。アモルファスシリコンまで成膜された基板の中で、
液晶駆動用のドライバ回路となるのは基板の端部の内
の、縦方向と横方向の2か所が必要となる。その部分を
結晶化するためには、その部分のみのレーザの走査によ
るレーザ結晶化を行うか、あるいはその部分のみのラン
プアニールを行う。
スシリコンが薄いためにその膜の下地であるゲート絶縁
膜やゲート電極に影響をできるだけ少なくするため30
8nmや254nmの波長のエキシマレーザによってア
ニールするか、ラピッドサーマルアニールの原理を使っ
たランプ加熱がよい。
場合は光学系によってレーザの照射形状を線状にして、
基板の縦方向を一括あるい分割で照射して結晶化し、基
板を90°回転させて基板の横方向を一括あるいは分割
で照射して結晶化する。基板を回転させないで、レーザ
の光学系をガルバノメータなどを用いて走査することも
可能であるが、波長が短いために収差を考えた光学系は
複雑になるために、レーザ光は一定にして基板を動かす
方がよい。
る場合は、基板上の結晶化しない部分を金属やセラミッ
クスのマスクによって覆い、ランプは基板全面を照射す
るようにすることで実施できる。発明者の実験による
と、金属マスクの場合は、多数繰り返し用いるとマスク
が反るなどの問題が発生したために、セラミックをマス
クとして用いたが、連続使用でない場合は、金属マスク
でも構わない。
真空中あるいは不活性ガス中で行うことが望ましい。発
明者は、アモルファスシリコン成膜後に基板を大気に触
れさせることなく、結晶化用の減圧室に基板を移動し
て、真空状態で結晶化を行うようにした。
一基板上に形成できた後に、ソース及びドレイン領域を
形成するが、これには幾つかの方法がある。
上部にエッチストッパー用の絶縁膜を設けるタイプであ
り、部分的な結晶化が終了した基板上にエッチストッパ
ー用の絶縁膜を全面に成膜する。この成膜も、基板を大
気に触れさせることなく、アモルファスシリコンならび
に結晶化されたポリシリコンの上に成膜する。膜の材料
としては、シリコンとのエッチングの選択比の高い絶縁
膜であればなんでもよく窒化珪素、酸化珪素、窒化酸化
珪素などをもちいることが可能である。
部の面積より狭い面積になるように形成することで、こ
のエッチストッパーの面積がチャネルの面積に相当す
る。形成された後は、ソースおよびドレイン領域となる
アモルファスシリコンおよびポリシリコンの表面が露呈
され、チャネル形成部はエッチストッパーによって覆わ
れている。
は5価の不純物がドープされている非晶質の不純物半導
体層を全面に成膜し、続けて配線層となる導電膜を成膜
する。その後で、導電膜と不純物半導体層を同一のフォ
トマスクを用いて、エッチストッパーの上部まで延びか
つ、ソースおよびドレイン領域を覆うように形成するこ
とで、アモルファスシリコンTFTとポリシリコンTF
Tが完成する。
うなプロセスでほぼ完成するが、ポリシリコンTFTの
場合は、ソース領域とドレイン領域に接触している不純
物半導体が、結晶半導体ではないために、先程の部分的
な結晶化と同様な結晶化を不純物半導体層を成膜後に行
う方がより完成されたTFTとなる。また、アモルファ
スシリコンTFTはNチャネルのみだが、ポリシリコン
TFTの場合は、相補型のトランジスタを形成する必要
があるので、不要部をマスクしてホウ素をドープした不
純物半導体を成膜することで、Pチャネルを形成する。
一部エッチングする方法である。部分的な結晶化が終了
後に、基板を大気に触れさせることなく、不純物がドー
プされた半導体層を成膜し、その後基板を大気に触れさ
せることなく、配線層である導電膜を形成する。
導体層を同一平面形状にエッチング形成して配線領域を
形成する。その際に、活性層であるシリコン薄膜のうち
ゲート電極の上部の部分を一部エッチングすることで、
チャネル形成領域が形成される。したがって、ソースお
よびドレイン領域よりもチャネル形成領域の活性層の膜
厚は薄くなる。
うなプロセスでほぼ完成するが、ポリシリコンTFTの
場合は、ソース領域とドレイン領域に接触している不純
物半導体が、結晶半導体ではないために、先程の部分的
な結晶化と同様な結晶化を不純物半導体層を成膜後に行
う方がより完成されたTFTとなる。また、アモルファ
スシリコンTFTはNチャネルのみだが、ポリシリコン
TFTの場合は、相補型のトランジスタを形成する必要
があるので、不要部をマスクしてホウ素をドープした不
純物半導体を成膜することで、Pチャネルを形成する。
膜する代わりに、ソース及びドレイン領域にプラズマド
ープあるいはイオン注入やイオンドープなどを行うこと
で、ソース領域とドレイン領域を形成することが可能で
ある。
することも可能であり、ソース領域およびドレイン領域
よりも不純物のドープ量の少ないライトドープドレイン
領域やライトドープソース領域を形成することことでL
DD構造を形成することができる。
のポリシリコンTFTとアモルファスシリコンTFT
は、駆動回路にポリシリコンTFTを用いることで、周
波数応答特性の高い回路を形成することが可能で且つ同
時に、画素用にアモルファスシリコンTFTを用いるこ
とで、オンオフ比が高く、オフリーク電流の少ないスイ
ッチング素子を形成できるために、高品質な液晶表示が
可能である。また、同一基板上に回路を安価な通常ガラ
スの上に形成できるために、工業的な効果は計り知れな
い。
シリコンTFTとアモルファスシリコンTFTを形成す
る作製方法について説明する。図1(A)は、本発明の
実施例を示している。基板1001は、ソーダガラスや
ホウケイ酸ガラスや石英などの絶縁体あるいは、その上
にPSGや酸化珪素膜や窒化珪素膜でコーティングしも
のなどの、絶縁表面を有するものを用いる。本実施例で
は、ホウケイ酸ガラスとしてコーニング社の7059ガ
ラスの上にスパッタによる酸化珪素膜をコーティングし
たものを用いている。
の導電膜を成膜した後に、フォトリソグラフィー技術を
用いて所望の形に形成して、ゲート電極1002を得
る。この形成の際に、後に成膜する活性層が100〜3
00Åと薄いために、図に示すように断面がテーパ状に
なるように形成する必要がある。ゲート電極1002用
の材料としては、タンタル、クロム、モリブデン、アル
ミなどの金属膜を用いるが、できれば陽極酸化技術を使
って表面を陽極酸化できる金属を用いる方がよい。本実
施例では、アルミを成膜形成したのちに、陽極酸化によ
ってゲートAO膜1003を形成している。
ないが、後のレーザ結晶化等での耐熱性と、アモルファ
スシリコンTFTのゲート電極─ドレイン間またはソー
ス間のリークなどを防止するために、陽極酸化を行った
方がよい。アルミの成膜に関しては、後に熱プロセルに
よって、ヒロックが発生しそのためにゲート電極─ドレ
イン間またはソース間のリークが発生しやすいために、
成膜に工夫がいる。
るバックグランドで成膜した場合に、ヒロックが発生し
にくいために、成膜前に、10-7Torr以下にした後
に成膜することで、ヒロックの発生を大幅に減少させる
ことができる。また、アルミにシリコンやスカンジウム
などを0.1〜2%程度混合することでもヒロックの発
生を大幅に減少することができる。
置を用いてアルミを成膜することでヒロックの発生を防
止している。このスパッタ装置は、成膜室の内壁は全て
電界研磨され、バックグランドを10-7Torr以下に
するためにターボ分子ポンプとクライオポンプが取り付
けられており、バックグランドを約5×10-8Torr
程度まで真空引きすることができる。また、導入するア
ルゴンガスも装置のユースポイントで精製して用いてい
る。ゲート電極1002の膜厚としては1000〜30
00Å程度だが、シート抵抗として1Ω/□以下に成る
ような膜厚が必要であるアルミの場合は500Åもあれ
ば十分だが、より抵抗を下げるために本実施例では15
00Åを成膜している。
3が形成された後に、ゲート絶縁膜1004を成膜す
る。ゲート絶縁膜1004としては、窒化珪素膜、酸化
珪素膜、窒化酸化珪素膜などの単層または多層膜を用い
る。成膜方法としては、プラズマCVD膜を用いる。本
実施例では、平行平板プラズマCVD法による窒化珪素
膜を成膜している。膜厚はゲート電極1002の膜厚と
同等あるいはそれ以上であり、本実施例では3000Å
の窒化珪素膜を成膜している。
ャネル形成領域およびソース領域とドレイン領域を形成
するための活性層であるアモルファスシリコンを成膜す
る。アモフファスシリコンの成膜は、ゲート絶縁膜10
04の成膜後に大気に触れさせることなく、成膜しなく
ては、ゲート絶縁膜1004と活性層の界面に界面準位
が多く発生し、良好なトランジスタを形成することがで
きない。そのために真空を破らずに成膜を行う連続成膜
が重要である。
CVD法、光CVD法、スパッタ法などがあるが、本実
施例では、スパッタ法を用いている。スパッタは、アル
ゴンと水素の混合ガスによる反応性スパッタリングを行
い、活性層として、100〜300Åを成膜する。これ
は、100Å以下では、レーザ等による結晶化が難し
く、300Å以上ではTFTのオフリーク電流が大きく
なるためである。本実施例では、約200Åのアモルフ
ァスシリコンを反応性スパッタリングによって成膜して
いる。
シリコンTFTが必要となる部分を結晶化する。結晶化
は、ArFやXeClなどの400nm以下の波長のエ
キシマレーザを照射して、部分的に結晶化することでポ
リシリコン活性層1010と結晶化していないアモルフ
ァス活性層1011が形成される。レーザ結晶化を行う
際には、真空中あるいは、水素ガス中で行うことが良好
な結晶を得ることが実験的に分かったため、本実施例で
は10-5Torrの真空中でKrFエキシマレーザ(波
長248nmパルス幅20nsec)を照射して結晶化
する。レーザのエネルギー密度は300mJ/cm2 で
10ショットで行うようにした。
する事は、良好な結晶化を得る上で効果的であるが、余
り高温にするとアモルファス活性層1011内の水素が
離脱するために300℃以下で行うことが望ましい。本
実施例では、基板1001を150℃で加熱して状態で
結晶化を行っている。
となく、エッチストッパー1020用の絶縁膜を成膜す
る。この絶縁膜は後のエッチングの際にシリコンとの選
択比がとれるものであれば何でもよく、酸化珪素、窒化
珪素、窒化酸化珪素などを用いる。本実施例では、プラ
ズマCVD法による窒化珪素膜を1000Å成膜してい
る。
成膜した後に、基板1001を大気中に取り出す。大気
中に取り出した基板1001は、エッチストッパー10
20用絶縁膜をフォトリソグラフィー技術によってエッ
チングしてエッチストッパー1020を形成する。この
エッチストッパー1020がTFTのチャネル形成領域
を決定する。形成は、図に示すように、ゲート電極10
02の幅よりも狭く形成する。その次にやはり、フォト
リソグラフィー技術を用いて、活性層、ゲート絶縁膜1
004を所望の形に形成する。本実施例では、活性層と
ゲート絶縁膜1004は同一の形状に形成しているが、
別段同一である必要は全くない。
導体層と配線層を成膜する。不純物半導体層は、プラズ
マCVD法や減圧CVD法などで、シリコン用のソース
ガスにホウ素や燐などの3価あるいは5価の不純物ガス
を混合して成膜する。その後に、配線層ようの導電膜を
成膜する。導電膜としては、金属やITOなどの透明導
電酸化膜などを用いる。不純物半導体層と配線層が成膜
された後に、フォトリソグラフィー技術を用いて、形成
することで、ソース領域1030、ドレイン領域103
1、ソース電極1040、ドレイン電極1041が形成
されて図1(A)になる。
であり、右側がアモルファスシリコンTFTになる。図
面上では、隣合って形成されているが、実際には基板上
で駆動回路が形成されるところにポリシリコンTFTが
形成され、画素のスイッチング素子が形成されるところ
にアモルファスTFTが形成される。
セス、同じ構造になっている実施例であり、図中の番号
は図1(A)と対応している。唯一ことなるものが、ゲ
ート絶縁膜が2層になっており、第1ゲート絶縁膜10
04と第2ゲート絶縁膜1005の2種類があることで
ある。
コンTFTではアモルファスシリコンで形成されている
チャネル形成領域と接触するものは、窒化珪素膜が良好
であることが実験的に分かっているが、窒化珪素膜は酸
化珪素膜と比較し比誘電率が約2倍大きいために、膜厚
が厚く成ってしまう。そのためアモルファスシリコンに
接するところだけを窒化珪素膜にして、それ以外を酸化
珪素膜にすることで全体のゲート絶縁膜の膜厚を薄くす
ることが可能になる。
として、有機シランを用いたプラズマCVD法による酸
化珪素膜を1000Å、第2ゲート絶縁膜1005とし
てシラン・アンモニア・窒素のガスを混合してプラズマ
CVD法によって窒化珪素膜を50Å成膜している。
基板上にポリシリコンTFTとアモルファスシリコンT
FTを形成する作製方法について説明する。図2(A)
は、本発明の実施例を示している。基板2001は、ソ
ーダガラスやホウケイ酸ガラスや石英などの絶縁体ある
いは、その上にPSGや酸化珪素膜や窒化珪素膜でコー
ティングしものなどの、絶縁表面を有するものを用い
る。本実施例では、ホウケイ酸ガラスとしてコーニング
社の1737ガラスの上に減圧CVDよる窒化珪素膜を
コーティングしたものを用いている。
の導電膜を成膜した後に、フォトリソグラフィー技術を
用いて所望の形に形成して、ゲート電極2002を得
る。この形成の際に、後に成膜する活性層が100〜3
00Åと薄いために、図に示すように断面がテーパ状に
なるように形成する必要がある。ゲート電極2002用
の材料としては、タンタル、クロム、モリブデン、アル
ミなどの金属膜を用いるが、できれば陽極酸化技術を使
って表面を陽極酸化できる金属を用いる方がよい。本実
施例では、タンタルを成膜形成したのちに、陽極酸化に
よってゲートAO膜2003を形成している。
ないが、後のレーザ結晶化等での耐熱性と、アモルファ
スシリコンTFTのゲート電極─ドレイン間またはソー
ス間のリークなどを防止するために、陽極酸化を行った
方がよい。ゲート電極2002の膜厚としては1000
〜3000Å程度だが、シート抵抗として1Ω/□以下
に成るような膜厚が必要であるタンタルの場合は150
0Åもあれば十分だが、より抵抗を下げるために本実施
例では2000Åを成膜している。
3が形成された後に、ゲート絶縁膜2004を成膜す
る。ゲート絶縁膜2004としては、窒化珪素膜、酸化
珪素膜、窒化酸化珪素膜などの単層または多層膜を用い
る。成膜方法としては、プラズマCVD膜を用いる。本
実施例では、平行平板プラズマCVD法による窒化珪素
膜を成膜している。膜厚はゲート電極2002の膜厚と
同等あるいはそれ以上であり、本実施例では3000Å
の窒化珪素膜を成膜している。
ャネル形成領域およびソース領域とドレイン領域を形成
するための活性層であるアモルファスシリコンを成膜す
る。アモフファスシリコンの成膜は、ゲート絶縁膜20
04の成膜後に大気に触れさせることなく、成膜しなく
ては、ゲート絶縁膜2004と活性層の界面に界面準位
が多く発生し、良好なトランジスタを形成することがで
きない。そのために真空を破らずに成膜を行う連続成膜
が重要である。
CVD法、光CVD法、スパッタ法などがあるが、本実
施例では、プラズマCVD法を用いている。成膜は、シ
ランガスのみプラズマCVDを行い、活性層として、1
00〜300Åを成膜する。これは、100Å以下で
は、レーザ等による結晶化が難しく、300Å以上では
TFTのオフリーク電流が大きくなるためである。本実
施例では、約200Åのアモルファスシリコンをプラズ
マCVDによって成膜している。
シリコンTFTが必要となる部分を結晶化する。結晶化
は、ArFやKrFなどの400nm以下の波長のエキ
シマレーザを照射して、部分的に結晶化することでポリ
シリコン活性層2010と結晶化していないアモルファ
ス活性層2011が形成される。レーザ結晶化を行う際
には、真空中あるいは、水素ガス中で行うことが良好な
結晶を得ることが実験的に分かったため、本実施例では
10Torrの水素ガス中でXeClエキシマレーザ
(波長308nmパルス幅30nsec)を照射して結
晶化する。レーザのエネルギー密度は250mJ/cm
2 で15ショットで行うようにした。
する事は、良好な結晶化を得る上で効果的であるが、余
り高温にするとアモルファス活性層2011内の水素が
離脱するために300℃以下で行うことが望ましい。本
実施例では、基板2001を150℃で加熱して状態で
結晶化を行っている。
となく、ソースとドレイン領域用の不純物半導体層と配
線層を成膜する。不純物半導体層は、プラズマCVD法
や減圧CVD法などで、シリコン用のソースガスにホウ
素や燐などの3価あるいは5価の不純物ガスを混合して
成膜する。その後に、配線層ようの導電膜を成膜する。
導電膜としては、金属やITOなどの透明導電酸化膜な
どを用いる。不純物半導体層と配線層が成膜された後
に、フォトリソグラフィー技術を用いて、形成すること
で、ソース領域2030、ドレイン領域2031、ソー
ス電極2040、ドレイン電極2041が形成される。
を形成する際に、活性層の一部をエッチングすることで
形成され、ポリシリコンチャネル領域2050とアモル
ファスチャネル領域2051が形成され、それぞれのチ
ャネル領域での活性層の厚みは、ソースおよびドレイン
を形成する際に少しエッチングされいるために膜厚が、
ソース領域2030やドレイン領域2041より薄い。
こうして図2(A)になる。
であり、右側がアモルファスシリコンTFTになる。図
面上では、隣合って形成されているが、実際には基板上
で駆動回路が形成されるところにポリシリコンTFTが
形成され、画素のスイッチング素子が形成されるところ
にアモルファスTFTが形成される。
セス、同じ構造になっている実施例であり、図中の番号
は図2(A)と対応している。唯一ことなるものが、ゲ
ート絶縁膜が2層になっており、第1ゲート絶縁膜20
04と第2ゲート絶縁膜2005の2種類があることで
ある。
コンTFTではアモルファスシリコンで形成されている
チャネル形成領域と接触するものは、窒化珪素膜が良好
であることが実験的に分かっているが、窒化珪素膜は酸
化珪素膜と比較し比誘電率が約2倍大きいために、膜厚
が厚く成ってしまう。そのためアモルファスシリコンに
接するところだけを窒化珪素膜にして、それ以外を酸化
珪素膜にすることで全体のゲート絶縁膜の膜厚を薄くす
ることが可能になる。
として、酸素ガスのみを用いた反応性スパッタ法による
酸化珪素膜を1000Å、第2ゲート絶縁膜2005と
してシラン・アンモニア・窒素のガスを混合して光CV
D法によって窒化珪素膜を50Å成膜している。
基板上にポリシリコンTFTとアモルファスシリコンT
FTを形成する作製方法について説明する。図3(A)
は、本発明の実施例を示している。基板3001は、ソ
ーダガラスやホウケイ酸ガラスや石英などの絶縁体ある
いは、その上にPSGや酸化珪素膜や窒化珪素膜でコー
ティングしものなどの、絶縁表面を有するものを用い
る。本実施例では、ホウケイ酸ガラスとしてコーニング
社の7059ガラスの上にスパッタによる酸化珪素膜を
コーティングしたものを用いている。
の導電膜を成膜した後に、フォトリソグラフィー技術を
用いて所望の形に形成して、ゲート電極3002を得
る。この形成の際に、後に成膜する活性層が100〜3
00Åと薄いために、図に示すように断面がテーパ状に
なるように形成する必要がある。ゲート電極3002用
の材料としては、タンタル、クロム、モリブデン、アル
ミなどの金属膜を用いるが、できれば陽極酸化技術を使
って表面を陽極酸化できる金属を用いる方がよい。本実
施例では、アルミを成膜形成したのちに、陽極酸化によ
ってゲートAO膜3003を形成している。
ないが、後のレーザ結晶化等での耐熱性と、アモルファ
スシリコンTFTのゲート電極─ドレイン間またはソー
ス間のリークなどを防止するために、陽極酸化を行った
方がよい。アルミの成膜に関しては、後に熱プロセスに
よって、ヒロックが発生しそのためにゲート電極─ドレ
イン間またはソース間のリークが発生しやすいために、
成膜に工夫がいる。
るバックグランドで成膜した場合に、ヒロックが発生し
にくいために、成膜前に、10-7Torr以下にした後
に成膜することで、ヒロックの発生を大幅に減少させる
ことができる。また、アルミにシリコンやスカンジウム
などを0.1〜2%程度混合することでもヒロックの発
生を大幅に減少することができる。
置を用いてアルミを成膜することでヒロックの発生を防
止している。このスパッタ装置は、成膜室の内壁は全て
電界研磨され、バックグランドを10-7Torr以下に
するためにターボ分子ポンプとクライオポンプが取り付
けられており、バックグランドを約5×10-8Torr
程度まで真空引きすることができる。また、導入するア
ルゴンガスも装置のユースポイントで精製して用いてい
る。ゲート電極3002の膜厚としては1000〜30
00Å程度だが、シート抵抗として1Ω/□以下に成る
ような膜厚が必要であるアルミの場合は500Åもあれ
ば十分だが、より抵抗を下げるために本実施例では15
00Åを成膜している。
3が形成された後に、ゲート絶縁膜3004を成膜す
る。ゲート絶縁膜3004としては、窒化珪素膜、酸化
珪素膜、窒化酸化珪素膜などの単層または多層膜を用い
る。成膜方法としては、プラズマCVD膜を用いる。本
実施例では、平行平板プラズマCVD法による窒化珪素
膜を成膜している。膜厚はゲート電極3002の膜厚と
同等あるいはそれ以上であり、本実施例では3000Å
の窒化珪素膜を成膜している。
ャネル形成領域およびソース領域とドレイン領域を形成
するための活性層であるアモルファスシリコンを成膜す
る。アモフファスシリコンの成膜は、ゲート絶縁膜30
04の成膜後に大気に触れさせることなく、成膜しなく
ては、ゲート絶縁膜3004と活性層の界面に界面準位
が多く発生し、良好なトランジスタを形成することがで
きない。そのために真空を破らずに成膜を行う連続成膜
が重要である。
CVD法、光CVD法、スパッタ法などがあるが、本実
施例では、スパッタ法を用いている。スパッタは、アル
ゴンと水素の混合ガスによる反応性スパッタリングを行
い、活性層として、100〜300Åを成膜する。これ
は、100Å以下では、レーザ等による結晶化が難し
く、300Å以上ではTFTのオフリーク電流が大きく
なるためである。本実施例では、約200Åのアモルフ
ァスシリコンを反応性スパッタリングによって成膜して
いる。
シリコンTFTが必要となる部分を結晶化する。結晶化
は、ArFやXeClなどの400nm以下の波長のエ
キシマレーザを照射して、部分的に結晶化することでポ
リシリコン活性層3010と結晶化していないアモルフ
ァス活性層3011が形成される。レーザ結晶化を行う
際には、真空中あるいは、水素ガス中で行うことが良好
な結晶を得ることが実験的に分かったため、本実施例で
は10-5Torrの真空中でKrFエキシマレーザ(波
長248nmパルス幅20nsec)を照射して結晶化
する。レーザのエネルギー密度は300mJ/cm2 で
10ショットで行うようにした。
する事は、良好な結晶化を得る上で効果的であるが、余
り高温にするとアモルファス活性層3011内の水素が
離脱するために300℃以下で行うことが望ましい。本
実施例では、基板3001を150℃で加熱して状態で
結晶化を行っている。
となく、エッチストッパー3020用の絶縁膜を成膜す
る。この絶縁膜は後のエッチングの際にシリコンとの選
択比がとれるものであれば何でもよく、酸化珪素、窒化
珪素、窒化酸化珪素などを用いる。本実施例では、プラ
ズマCVD法による窒化珪素膜を1000Å成膜してい
る。
成膜した後に、基板3001を大気中に取り出す。大気
中に取り出した基板3001は、エッチストッパー30
20用絶縁膜をフォトリソグラフィー技術によってエッ
チングしてエッチストッパー3020を形成する。この
エッチストッパー3020がTFTのチャネル形成領域
を決定する。形成は、図に示すように、ゲート電極30
02の幅よりも狭く形成する。その次にやはり、フォト
リソグラフィー技術を用いて、活性層、ゲート絶縁膜3
004を所望の形に形成する。本実施例では、活性層と
ゲート絶縁膜3004は同一の形状に形成しているが、
別段同一である必要は全くない。
オンドープあるいはイオン注入によってドービングす
る。本実施例ではイオンドープによってドーピングを行
っている。イオンドープは、不純物を質量分離せずにド
ーピングする方法で、燐をドープする場合はPH3 をプ
ラズマで分解してそのまま加速して活性層のソースおよ
びドレイン領域にドーピングする方法である。その際に
PイオンやPHイオンは問題がないが、Hイオンは膜を
突き抜けやすいためにエッチストッパー3020の下の
チャネル形成領域に到達しないように加速電圧をコント
ロールするひつようがある。
は、窒化珪素膜の1800Å程度の深さにドープ量のピ
ークを持つ程度まで侵入する。同じ10keVの加速で
燐イオンは300Å程度の深さにドープ量のピークを持
つ程度である。したがって、本実施例では10keVの
加速によって、5×1014〜5×1015原子/cm2 の
ドーズ量でドーピングしている。
ドレイン領域3041ができる。その後に、配線層よう
の導電膜を成膜する。導電膜としては、金属やITOな
どの透明導電酸化膜などを用いる。配線層が成膜された
後に、フォトリソグラフィー技術を用いて、形成するこ
とで、ソース電極3040、ドレイン電極3041が形
成されて図3(A)になる。図中では、ソースおよびド
レイン電極の形状が、エッチストッパー3020の上部
にまで延びているが、この場合はかならずしもその必要
はなく、層間絶縁膜を形成してそこにコンタクトホール
を形成してそこでソース電極3040とソース領域30
30をコンタクトさせ、ドレイン電極3041とドレイ
ン領域3031をコンタクトさせてもよい。
されたところの結晶性が失われてアモルファス状態にな
るために、先程の部分結晶化を行ったときと同様にレー
ザ結晶化を再度行う。この場合はチャネル形成部がエッ
チストッパー3020で覆われているために、レーザの
パワーやショット数を簡単に増やし、結晶化を容易にし
ている。
であり、右側がアモルファスシリコンTFTになる。図
面上では、隣合って形成されているが、実際には基板上
で駆動回路が形成されるところにポリシリコンTFTが
形成され、画素のスイッチング素子が形成されるところ
にアモルファスTFTが形成される。
セス、同じ構造になっている実施例であり、図中の番号
は図3(A)と対応している。唯一ことなるものが、ゲ
ート絶縁膜が2層になっており、第1ゲート絶縁膜30
04と第2ゲート絶縁膜3005の2種類があることで
ある。
コンTFTではアモルファスシリコンで形成されている
チャネル形成領域と接触するものは、窒化珪素膜が良好
であることが実験的に分かっているが、窒化珪素膜は酸
化珪素膜と比較し比誘電率が約2倍大きいために、膜厚
が厚く成ってしまう。そのためアモルファスシリコンに
接するところだけを窒化珪素膜にして、それ以外を酸化
珪素膜にすることで全体のゲート絶縁膜の膜厚を薄くす
ることが可能になる。
として、有機シランを用いたプラズマCVD法による酸
化珪素膜を1000Å、第2ゲート絶縁膜3005とし
てシラン・アンモニア・窒素のガスを混合してプラズマ
CVD法によって窒化珪素膜を50Å成膜している。
の作製装置の実施例を以下に示す。図4(A)は、ゲー
ト電極形成後に、大気に触れさせることなくゲート絶縁
膜の成膜、活性層の成膜、活性層の結晶化、エッチスト
ッパー用絶縁膜の成膜を行うための装置を示している。
全ての工程が減圧下で行われるために、マルチチャンバ
ー型の真空装置を構成している。
の室と連結している共通室4000は、常に減圧状態で
ある。共通室4000にはゲート電極介して各工程用の
室が接続されている。ロード室4011およびロード室
ゲート4010があり、基板は、ロード室4011を大
気開放して複数枚の基板をカセットごとセットできる。
基板をセットしたのちに、ロード室4011は減圧状態
になる。所定の圧力になったところで、ロード室ゲート
4010が開き基板を共通室4000にあるロボットが
共通室4000へ枚葉処理にて搬送する。
室4021へ搬送される。ゲート絶縁膜成膜室ゲート4
020が開き、基板がゲート絶縁膜成膜室へ搬送された
後に閉まる。ここでの絶縁膜の成膜は、プラズマCVD
法やランプ加熱を用いたLPCVD法やスパッタ法や光
CVD法など様々な方法がある。本実施例では、プラズ
マCVD法と光CVD法の双方ができる成膜室となって
いる。
した基板は、次に活性層成膜室4031へ搬送される活
性層成膜室4031は活性層成膜室ゲート4030で共
通室4000へ接続されている。基板が室へ出入りする
際に活性層成膜室ゲート4030が開閉する。活性層成
膜4031での成膜はプラズマCVD法やランプ加熱を
用いたLPCVD法やスパッタ法や光CVD法など様々
な方法がある。本実施例では、反応性スパッタによって
活性層を成膜することができるようになっている。スパ
ッタのターゲットとしては単結晶シリコンウェハを用い
ており、スパッタガスはアルゴンと水素の混合ガスを用
いた、枚葉処理のスパッタ室である。
る。結晶化室4041は結晶化室ゲート4040で共通
室4000へ接続されている。基板が室へ出入りする際
に結晶化室ゲート4040が開閉する。結晶化はレーザ
やランプを用いて、100〜300Åのアモルファスシ
リコンの活性層を部分的に結晶化する。
へ搬送される。エッチストッパー室4051はエッチス
トッパー室ゲート4050で共通室4000へ接続され
ている。基板が室へ出入りする際にエッチストッパー室
ゲート4050が開閉する。エッチストッパー室405
1ではエッチストッパー用絶縁膜が成膜される。成膜方
法は、プラズマCVD法やランプ加熱を用いたLPCV
D法やスパッタ法や光CVD法など様々な方法がある。
本実施例では、プラズマCVDによってエッチストッパ
ーを成膜することができるようになっている。
される。アンロード室4061はアンロード室ゲート4
060で共通室4000へ接続されている。基板が室へ
出入りする際にアンロード室ゲート4060が開閉す
る。アンロード室4061では、基板を格納するための
カセットがあり、ロード室4011から大気に触れるこ
となく行う各工程をすべて終了した基板をカッセトにい
れる。カセットの基板の枚数が所定の数になったところ
で、アンロード室4061を大気開放して基板を取り出
す。
化を行う方法は、図4(B)に示しているが、基板41
00に対してレーザ発振器4200、ホモジナイザー4
300、光学系4400がある。レーザ発振器4200
としてはKrFやXeClなどのエキシマレーザの発振
器を用い、発振器からでたレーザ光をホモジナイザー4
300で均一になエネルギー面を持つようにして、その
後光学系4400を通して、線状レーザ4500を形成
する。
動回路等のポリシリコンTFTが必要なところであり、
それは基板4100の端部近傍である。よって基板41
00を90°回転動作4600の用に基板4100を9
0°回転させることによって必要箇所のみを結晶するこ
とができる。
(C)に示すとおりである。基板5000には、活性層
であるアモルファスシリコンが表面全体に成膜されれて
おり、その中で画素領域5010と主にシフトレジスタ
やバッファ回路やアナログメモリ等を含むソースドライ
バ領域5020と主にシフトレジスタからなるゲートド
ライバ領域5030がある。
を形成する領域であり、ソースドライバ領域5020と
ゲートドライバ領域5030はポリシリコンTFTを形
成する領域でありここを基板5000上で部分的に結晶
化する領域である。線状レーザにしたエキシマレーザを
まずゲートドライバ領域5030に照射してここをポリ
シリコンゲートドライバ領域5031にする。次に基板
を90°回転させてエキシマレーザをソースドライバ領
域5020に照射してポリシリコンソースドライバ領域
5021を形成して部分的な結晶化が終了する。
タ、バッファ回路、アナログメモリなどの様々な種類の
回路が形成されるが、レーザで結晶化する際には、一度
に全てが結晶化できる場合は問題ないが、ソースドライ
バ領域ないでも分割照射を繰り返して結晶化する場合
は、基板上の場所によって分割するのではなく、上記回
路別に分割するようにしたほうが、トランジスタの特性
バラツキが少ないことが実験的に分かった。これは、エ
キシマレーザの発振器が本発明を発明した段階ではまだ
安定していないためであり、同じ回路の中では、結晶化
されたシリコンの特性が揃っている方がよいため、回路
別に照射できるように回路配置を工夫する必要がある。
エキシマレーザの発振器が安定してくればそのような問
題も少なくなると考えられる。
態で行うための装置を示す。図6(A)は、ランプ加熱
を用いた実施例であり、基板6000は、基板ホルダー
6010の上に設置され、基板6000の上にはマスク
6100がある。ランプ室6200はドーム状になって
おり、ハロゲンランブがセットされその光は基板600
0上に照射されるように反射板で内壁は覆われている。
光は6201のように反射あるいは直接基板へ照射され
る。結晶化室6300には、ゲート6310、真空ポン
プ6320が接続され、また結晶化室6300内に水素
等のガスを導入するためのノズル6400とノズルカバ
ー6410が配置されている。
30000Wの出力をもち瞬時のうちに基板6000上
のアモルファスシリコンを結晶化することができる。結
晶化したくない部分はマスク6100で覆われておりそ
の部分にはランプ光が照射されないために結晶化はされ
ない。マスク6100の材質としては、反りなどを考慮
するとファインセラミックスなどを用いるほうがよく。
本実施例では、アルミナ板を用いている。
り、基板6500は、基板ホルダー6510上に配設さ
れ、結晶化室6800ないにある。結晶化室6800に
は、ゲート6810および真空ポンプ6820が接続さ
れている。またレーザを透過させるための窓6600が
取付けられており、窓6600は石英または合成石英か
らなり、400nm以下の波長をも透過するようにされ
ている。結晶化室6500の外にはレーザ発振器670
0、ホモジナイザー6710、光学系6720があり、
レーザを線状6730に加工することができる。
化室を図4(A)に示すようなマルチチャンバーのプロ
セス室の一つとすることで、大気に触れさせることな
く、ゲート絶縁膜成膜、活性層成膜、活性層の部分的結
晶化、エッチストッパー膜の成膜までを連続して行うこ
とができる。また、エッチストッパー膜の成膜室の代わ
りに不純物半導体成膜室と導電膜成膜室を設けることで
チャネル形成領域を少しエッチングする図2にしめすよ
うな工程を行うことも可能である。
ァスシリコンTFTとポリシリコンTFTのボトムゲー
ト型の逆スタガー型を形成することができ、それによっ
て、駆動回路部分はポリシリコンで形成することで周波
数特性の大きな、また相補型も可能な回路を構成するこ
とができ、且つ画素部分はアモルファスシリコンTFT
によって、オフリーク電流の小さなスイッチング素子を
作製すること可能となる。また、マルチチャンバーに各
工程のプロセス室を設けることで、大気に触れさせるこ
となくトランジスタの大部分を形成することができるた
めに、トランジスタ特性を良好にすることが可能であ
る。結晶化は、レーザを用いて行う場合に基板を90°
回転させることによって簡単に部分的結晶化を行うこと
が可能であり、ランプを用いて結晶化する場合はマスク
を用いることで簡単にこうせいすることができ工業的に
利用価値が高い。
Claims (30)
- 【請求項1】 絶縁表面を有する基板上に、ゲート
電極が形成され該ゲート電極の上部にゲート絶縁膜が形
成され、該ゲート絶縁膜上にチャネル形成領域とソース
領域とドレイン領域を有する薄膜半導体が形成されてい
る薄膜半導体装置において、 前記ゲート電極は、基板に接する面と該ゲート絶縁膜に
接する面の面積において基板に接する面の面積の方が広
く、 且つ前記基板上には複数の薄膜半導体装置が形成され、
該複数の薄膜半導体装置は、 薄膜半導体が多結晶で形成され、該薄膜半導体の中のチ
ャネル領域の上部は絶縁膜で覆われ且つソース領域およ
びドレイン領域は、3価あるいは5価の不純物がドーピ
ングされた不純物半導体膜で覆われ、該不純物半導体の
上に導電膜が形成され、該不純物半導体と導電膜はチャ
ネル領域上部の絶縁膜上まで延びており且つ平面形状が
同一であるる薄膜半導体装置と、 薄膜半導体が非晶質で形成され、該薄膜半導体の中のチ
ャネル領域の上部は絶縁膜で覆われ且つソース領域およ
びドレイン領域は、3価あるいは5価の不純物がドーピ
ングされた不純物半導体膜で覆われ、該不純物半導体の
上に導電膜が形成され、該不純物半導体と導電膜はチャ
ネル領域上部の絶縁膜上まで延びており且つ平面形状が
同一である薄膜半導体装置と、 を含むことを特徴とする薄膜半導体装置。 - 【請求項2】 薄膜半導体が100乃至300Åの
膜厚であることを特徴とする請求項1に記載の薄膜半導
体装置。 - 【請求項3】 ゲート電極が陽極酸化膜で覆われて
いることを特徴とする請求項1に記載の薄膜半導体装
置。 - 【請求項4】 ゲート絶縁膜が多層であり且つ薄膜
半導体と接する膜は窒素を含有することを特徴とする請
求項1に記載の薄膜半導体装置。 - 【請求項5】 絶縁表面を有する基板上に、ゲート
電極が形成され該ゲート電極の上部にゲート絶縁膜が形
成され、該ゲート絶縁膜上にチャネル形成領域とソース
領域とドレイン領域を有する薄膜半導体が形成されてい
る薄膜半導体装置において、 前記ゲート電極は、基板に接する面と該ゲート絶縁膜に
接する面の面積において基板に接する面の面積の方が広
く、 且つ前記基板上には複数の薄膜半導体装置が形成され、
該複数の薄膜半導体装置は、 薄膜半導体が多結晶で形成され、該薄膜半導体の中のチ
ャネル領域の膜厚はソース領域およびドレイン領域の膜
厚よりも薄く且つソース領域とドレイン領域は、3価あ
るいは5価の不純物がドーピングされた不純物半導体膜
で覆われ、該不純物半導体の上に導電膜が形成され、該
不純物半導体と導電膜の平面形状が同一である薄膜半導
体装置と、 薄膜半導体が非晶質で形成され、該薄膜半導体の中のチ
ャネル領域の膜厚はソース領域およびドレイン領域の膜
厚よりも薄く且つソース領域とドレイン領域は、3価あ
るいは5価の不純物がドーピングされた不純物半導体膜
で覆われ、該不純物半導体の上に導電膜が形成され、該
不純物半導体と導電膜の平面形状が同一である薄膜半導
体装置と、 を含むことを特徴とする薄膜半導体装置。 - 【請求項6】 薄膜半導体が100乃至300Åの
膜厚であることを特徴とする請求項5に記載の薄膜半導
体装置。 - 【請求項7】 ゲート電極が陽極酸化膜で覆われて
いることを特徴とする請求項5に記載の薄膜半導体装
置。 - 【請求項8】 ゲート絶縁膜が多層であり且つ薄膜
半導体と接する膜は窒素を含有することを特徴とする請
求項5に記載の薄膜半導体装置。 - 【請求項9】 絶縁表面を有する基板上に、ゲート
電極が形成され該ゲート電極の上部にゲート絶縁膜が形
成され、該ゲート絶縁膜上にチャネル形成領域とソース
領域とドレイン領域を有する薄膜半導体が形成されてい
る薄膜半導体装置において、 前記ゲート電極は、基板に接する面と該ゲート絶縁膜に
接する面の面積において基板に接する面の面積の方が広
く、 且つ前記基板上には複数の薄膜半導体装置が形成され、
該複数の薄膜半導体装置は、 薄膜半導体が多結晶で形成され、該薄膜半導体の中のチ
ャネル領域の上部は絶縁膜で覆われ且つソース領域およ
びドレイン領域は、3価あるいは5価の不純物がドーピ
ングされた領域を含み、該不純物がドーピングされた領
域の上に導電膜が形成され、該導電膜はチャネル領域の
上部の絶縁膜の上にまで延びている薄膜半導体装置と、 薄膜半導体が非晶質で形成され、該薄膜半導体の中のチ
ャネル領域の上部は絶縁膜で覆われ且つソース領域およ
びドレイン領域は、3価あるいは5価の不純物がドーピ
ングされた領域を含み、該不純物がドーピングされた領
域の上に導電膜が形成され、該導電膜はチャネル領域の
上部の絶縁膜の上にまで延びている薄膜半導体装置と、 を含むことを特徴とする薄膜半導体装置。 - 【請求項10】 薄膜半導体が100乃至300Å
の膜厚であることを特徴とする請求項9に記載の薄膜半
導体装置。 - 【請求項11】 ゲート電極が陽極酸化膜で覆われ
ていることを特徴とする請求項9に記載の薄膜半導体装
置。 - 【請求項12】 ゲート絶縁膜が多層であり且つ薄
膜半導体と接する膜は窒素を含有することを特徴とする
請求項9に記載の薄膜半導体装置。 - 【請求項13】 絶縁表面を有する基板上に、ゲー
ト電極が形成され該ゲート電極の上部にゲート絶縁膜が
形成され、該ゲート絶縁膜上にチャネル形成領域とソー
ス領域とドレイン領域を有する薄膜半導体が形成されて
いる薄膜半導体装置の作製方法において、 該基板上に金属からなるゲート電極を成膜形成し、 該ゲート電極上にゲート絶縁膜を減圧状態にて成膜した
後に大気に触れさせることなく、非晶質半導体薄膜を前
記ゲート絶縁膜上に減圧状態にて成膜し、大気に触れさ
せることなく該半導体薄膜の一部を結晶化し、さらに大
気に触れさせることなく前記半導体薄膜上にエッチスト
ッパー絶縁膜を成膜した後に大気中に出し、 エッチストッパー絶縁膜をチャネル形成領域上に形成
し、前記薄膜半導体およびゲート絶縁膜を所望の形状に
形成し、 3価または5価の不純物を含む半導体膜を成膜し、その
上に導電膜を成膜し、該不純物を含む半導体膜および導
電膜を同一平面形状に形成し、 前記基板上に、チャネル形成領域が多結晶からなる薄膜
半導体装置と、チャネル形成領域が非晶質からなる薄膜
半導体装置を、 作製することを特徴とする薄膜半導体装置の作製方法。 - 【請求項14】 半導体薄膜が100乃至300Å
の膜厚で成膜することを特徴とする請求項13に記載の
薄膜半導体装置の作製方法。 - 【請求項15】 陽極酸化膜で覆われているゲート
電極を形成することを特徴とする請求項13に記載の薄
膜半導体装置の作製方法。 - 【請求項16】 ゲート絶縁膜を多層であり且つ薄
膜半導体と接する膜に窒素を含有させることを特徴とす
る請求項13に記載の薄膜半導体装置の作製方法。 - 【請求項17】 半導体薄膜の一部の結晶化をレー
ザまたはランプによって部分的なアニールをすることを
特徴とする請求項13記載の薄膜半導体装置の作製方
法。 - 【請求項18】 半導体薄膜を線状レーザによって
結晶化する際に、基板を90°回転させることによっ
て、該薄膜半導体膜の一部を結晶化することを特徴とす
る請求項13記載の薄膜半導体装置の作製方法。 - 【請求項19】 絶縁表面を有する基板上に、ゲー
ト電極が形成され該ゲート電極の上部にゲート絶縁膜が
形成され、該ゲート絶縁膜上にチャネル形成領域とソー
ス領域とドレイン領域を有する薄膜半導体が形成されて
いる薄膜半導体装置の作製方法において、 該基板上に金属からなるゲート電極を成膜形成し、 該ゲート電極上にゲート絶縁膜を減圧状態にて成膜した
後に大気に触れさせることなく、非晶質半導体薄膜を前
記ゲート絶縁膜上に減圧状態にて成膜し、大気に触れさ
せることなく該半導体薄膜の一部を結晶化し、さらに大
気に触れさせることなく前記半導体薄膜上に3価または
5価の不純物を含む半導体膜を成膜し、 さらに大気に触れさせることなく前記不純物を含む半導
体膜の上に導電膜を成膜した後に大気中に出し、 該導電膜と該不純物を含む半導体膜と前記半導体薄膜の
一部を所望の形に形成し、前記基板上に、チャネル形成
領域が多結晶からなる薄膜半導体装置と、チャネル形成
領域が非晶質からなる薄膜半導体装置を、 作製することを特徴とする薄膜半導体装置の作製方法。 - 【請求項20】 半導体薄膜が100乃至300Å
の膜厚で成膜することを特徴とする請求項19に記載の
薄膜半導体装置の作製方法。 - 【請求項21】 陽極酸化膜で覆われているゲート
電極を形成することを特徴とする請求項19に記載の薄
膜半導体装置の作製方法。 - 【請求項22】 ゲート絶縁膜を多層であり且つ薄
膜半導体と接する膜に窒素を含有させることを特徴とす
る請求項19に記載の薄膜半導体装置の作製方法。 - 【請求項23】 半導体薄膜の一部の結晶化をレー
ザまたはランプによって部分的なアニールをすることを
特徴とする請求項19記載の薄膜半導体装置の作製方
法。 - 【請求項24】 半導体薄膜を線状レーザによって
結晶化する際に、基板を90°回転させることによっ
て、該薄膜半導体膜の一部を結晶化することを特徴とす
る請求項19記載の薄膜半導体装置の作製方法。 - 【請求項25】 絶縁表面を有する基板上に、ゲー
ト電極が形成され該ゲート電極の上部にゲート絶縁膜が
形成され、該ゲート絶縁膜上にチャネル形成領域とソー
ス領域とドレイン領域を有する薄膜半導体が形成されて
いる薄膜半導体装置の作製方法において、 該基板上に金属からなるゲート電極を成膜形成し、 該ゲート電極上にゲート絶縁膜を減圧状態にて成膜した
後に大気に触れさせることなく、非晶質半導体薄膜を前
記ゲート絶縁膜上に減圧状態にて成膜し、大気に触れさ
せることなく該半導体薄膜の一部を結晶化し、さらに大
気に触れさせることなく前記半導体薄膜上にエッチスト
ッパー絶縁膜を成膜した後に大気中に出し、 エッチストッパー絶縁膜をチャネル形成領域上に形成
し、前記薄膜半導体およびゲート絶縁膜を所望の形状に
形成し、 3価または5価の不純物をドーピングすることでソース
領域およびドレイン領域を形成し、その上方に少なくと
も一部はソース領域およびドレイン領域と接触するよう
に導電膜を形成し、 前記基板上に、チャネル形成領域が多結晶からなる薄膜
半導体装置と、チャネル形成領域が非晶質からなる薄膜
半導体装置を、 作製することを特徴とする薄膜半導体装置の作製方法。 - 【請求項26】 半導体薄膜が100乃至300Å
の膜厚で成膜することを特徴とする請求項25に記載の
薄膜半導体装置の作製方法。 - 【請求項27】 陽極酸化膜で覆われているゲート
電極を形成することを特徴とする請求項25に記載の薄
膜半導体装置の作製方法。 - 【請求項28】 ゲート絶縁膜を多層であり且つ薄
膜半導体と接する膜に窒素を含有させることを特徴とす
る請求項25に記載の薄膜半導体装置の作製方法。 - 【請求項29】 半導体薄膜の一部の結晶化をレー
ザまたはランプによって部分的なアニールをすることを
特徴とする請求項25記載の薄膜半導体装置の作製方
法。 - 【請求項30】 半導体薄膜を線状レーザによって
結晶化する際に、基板を90°回転させることによっ
て、該薄膜半導体膜の一部を結晶化することを特徴とす
る請求項25記載の薄膜半導体装置の作製方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08201296A JP3516424B2 (ja) | 1996-03-10 | 1996-03-10 | 薄膜半導体装置 |
US08/813,541 US6204519B1 (en) | 1996-03-10 | 1997-03-07 | Thin film semiconductor device |
US09/812,359 US6458635B2 (en) | 1996-03-10 | 2001-03-19 | Method of manufacturing a thin film semiconductor device |
US10/254,142 US6977192B2 (en) | 1996-03-10 | 2002-09-24 | Method of manufacturing thin film semiconductor device |
US11/275,209 US7763503B2 (en) | 1996-03-10 | 2005-12-19 | Thin film semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08201296A JP3516424B2 (ja) | 1996-03-10 | 1996-03-10 | 薄膜半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003059267A Division JP2003273366A (ja) | 2003-03-06 | 2003-03-06 | 薄膜半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09246564A true JPH09246564A (ja) | 1997-09-19 |
JP3516424B2 JP3516424B2 (ja) | 2004-04-05 |
Family
ID=13762618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08201296A Expired - Fee Related JP3516424B2 (ja) | 1996-03-10 | 1996-03-10 | 薄膜半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (4) | US6204519B1 (ja) |
JP (1) | JP3516424B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6822263B2 (en) | 1999-11-18 | 2004-11-23 | Nec Corporation | Thin film transistor formed on a transparent substrate |
US6977192B2 (en) | 1996-03-10 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
JP2006106110A (ja) * | 2004-09-30 | 2006-04-20 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
KR100560586B1 (ko) * | 1997-10-14 | 2006-05-25 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 장치 및 제조 방법 |
US7320905B2 (en) | 1998-08-21 | 2008-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
JP2008098653A (ja) * | 1998-08-21 | 2008-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
WO2010098100A1 (ja) * | 2009-02-27 | 2010-09-02 | 株式会社アルバック | トランジスタ、トランジスタの製造方法及びその製造装置 |
WO2010098101A1 (ja) * | 2009-02-27 | 2010-09-02 | 株式会社アルバック | トランジスタ、トランジスタの製造方法及びその製造装置 |
US8530899B2 (en) | 2009-12-25 | 2013-09-10 | Sharp Kabushiki Kaisha | Thin film transistor, display device, and manufacturing method for thin film transistor and display device |
JP5318865B2 (ja) * | 2008-05-29 | 2013-10-16 | パナソニック株式会社 | 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器 |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001051292A (ja) * | 1998-06-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体表示装置 |
JP2000269504A (ja) * | 1999-03-16 | 2000-09-29 | Hitachi Ltd | 半導体装置、その製造方法及び液晶表示装置 |
TW480554B (en) * | 1999-07-22 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
JP2002046024A (ja) * | 2000-08-04 | 2002-02-12 | Sony Corp | 電解研磨装置、電解研磨方法および被研磨ウエハ |
US6900083B2 (en) * | 2001-08-31 | 2005-05-31 | Sharp Laboratories Of America, Inc. | Method of forming multi-layers for a thin film transistor |
US7589032B2 (en) * | 2001-09-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Laser apparatus, laser irradiation method, semiconductor manufacturing method, semiconductor device, and electronic equipment |
US7023500B2 (en) * | 2002-06-05 | 2006-04-04 | Hitachi, Ltd. | Display device with active-matrix transistor having silicon film modified by selective laser irradiation |
JP3699946B2 (ja) * | 2002-07-25 | 2005-09-28 | 株式会社東芝 | 半導体装置の製造方法 |
CN100392861C (zh) * | 2003-01-08 | 2008-06-04 | 株式会社半导体能源研究所 | 半导体器件及其制作方法 |
US7307317B2 (en) * | 2003-04-04 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device |
US20050048706A1 (en) * | 2003-08-27 | 2005-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
US7253391B2 (en) | 2003-09-19 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor device and electronic apparatus |
US7495272B2 (en) * | 2003-10-06 | 2009-02-24 | Semiconductor Energy Labortaory Co., Ltd. | Semiconductor device having photo sensor element and amplifier circuit |
WO2005047968A1 (en) * | 2003-11-14 | 2005-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
WO2005074030A1 (en) | 2004-01-30 | 2005-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8123896B2 (en) * | 2004-06-02 | 2012-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Laminating system |
US7591863B2 (en) * | 2004-07-16 | 2009-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip |
JP4817636B2 (ja) | 2004-10-04 | 2011-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
US8338278B2 (en) * | 2006-12-04 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device with crystallized semiconductor film |
EP1950804A2 (en) * | 2007-01-26 | 2008-07-30 | Samsung Electronics Co., Ltd. | Display device and manufacturing method of the same |
JP2008251913A (ja) * | 2007-03-30 | 2008-10-16 | Hoya Candeo Optronics株式会社 | 耐紫外線材料、ならびにこれを用いたシール部材、緩衝部材、遮光部材、光源装置、及び処理装置 |
EP1986238A3 (en) * | 2007-04-27 | 2010-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Resin molded optical semiconductor device and corresponding fabrication method |
JP2009099636A (ja) * | 2007-10-15 | 2009-05-07 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
KR100908472B1 (ko) * | 2007-11-20 | 2009-07-21 | 주식회사 엔씰텍 | 박막트랜지스터, 그의 제조방법, 그를 포함하는평판표시장치 및 그의 제조방법 |
US7910929B2 (en) * | 2007-12-18 | 2011-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR101383705B1 (ko) * | 2007-12-18 | 2014-04-10 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법 |
JP5363009B2 (ja) * | 2008-02-29 | 2013-12-11 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
KR101482635B1 (ko) * | 2008-08-01 | 2015-01-21 | 삼성디스플레이 주식회사 | 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의제조 방법 |
CN102484471B (zh) * | 2009-10-30 | 2015-04-01 | 株式会社半导体能源研究所 | 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备 |
JP5933897B2 (ja) | 2011-03-18 | 2016-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US8129215B1 (en) | 2011-04-01 | 2012-03-06 | James P Campbell | Method for producing high temperature thin film silicon layer on glass |
US8716708B2 (en) | 2011-09-29 | 2014-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
KR101960458B1 (ko) * | 2012-09-18 | 2019-03-21 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
WO2017187486A1 (ja) | 2016-04-25 | 2017-11-02 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 |
JP2018160556A (ja) * | 2017-03-23 | 2018-10-11 | 三菱電機株式会社 | 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ |
CN107039284A (zh) * | 2017-04-17 | 2017-08-11 | 武汉华星光电技术有限公司 | 一种制作低温多晶硅薄膜晶体管的方法 |
CN107340920B (zh) * | 2017-06-30 | 2020-05-08 | 厦门天马微电子有限公司 | 一种触控显示面板及装置 |
CN107644882B (zh) * | 2017-10-25 | 2020-06-05 | 上海中航光电子有限公司 | 阵列基板、显示面板和显示装置 |
US10651257B2 (en) * | 2017-12-18 | 2020-05-12 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate and manufacturing method thereof |
JP2020004860A (ja) * | 2018-06-28 | 2020-01-09 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US40150A (en) * | 1863-09-29 | Improvement in cheese-presses | ||
US38099A (en) * | 1863-04-07 | Improved method of actuating the feeding apparatus of seed-planters | ||
US4862237A (en) * | 1983-01-10 | 1989-08-29 | Seiko Epson Corporation | Solid state image sensor |
US4951601A (en) * | 1986-12-19 | 1990-08-28 | Applied Materials, Inc. | Multi-chamber integrated process system |
JP2600929B2 (ja) * | 1989-01-27 | 1997-04-16 | 松下電器産業株式会社 | 液晶画像表示装置およびその製造方法 |
JPH0828517B2 (ja) * | 1989-07-04 | 1996-03-21 | シャープ株式会社 | 薄膜トランジスタアレイ |
JPH03220529A (ja) * | 1990-01-25 | 1991-09-27 | Nec Corp | アクティブマトリックス液晶ディスプレイの製造方法 |
US5130263A (en) * | 1990-04-17 | 1992-07-14 | General Electric Company | Method for photolithographically forming a selfaligned mask using back-side exposure and a non-specular reflecting layer |
WO1992006505A1 (en) | 1990-10-05 | 1992-04-16 | General Electric Company | Thin film transistor stucture with improved source/drain contacts |
US5198694A (en) | 1990-10-05 | 1993-03-30 | General Electric Company | Thin film transistor structure with improved source/drain contacts |
JP3093314B2 (ja) | 1991-04-26 | 2000-10-03 | 株式会社東芝 | 薄膜トランジスタ及びその製造方法 |
JP3178022B2 (ja) * | 1991-08-12 | 2001-06-18 | ブラザー工業株式会社 | ミシン及び刺繍縫い用アタッチメント並びに刺繍縫い用アタッチメント付きミシン |
DE69224038T2 (de) | 1991-11-15 | 1998-04-23 | Casio Computer Co Ltd | Dünnfilmanordnung mit einer leitenden Verbindungsschicht |
US5576222A (en) * | 1992-01-27 | 1996-11-19 | Tdk Corp. | Method of making a semiconductor image sensor device |
JP2970176B2 (ja) * | 1992-02-21 | 1999-11-02 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法及びその薄膜トランジスタを用いた液晶表示装置 |
JP2924441B2 (ja) * | 1992-04-27 | 1999-07-26 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
JPH0677485A (ja) * | 1992-08-25 | 1994-03-18 | Sharp Corp | 逆スタッガ型薄膜トランジスタおよびその製造方法 |
EP0608620B1 (en) * | 1993-01-28 | 1996-08-14 | Applied Materials, Inc. | Vacuum Processing apparatus having improved throughput |
US5473168A (en) * | 1993-04-30 | 1995-12-05 | Sharp Kabushiki Kaisha | Thin film transistor |
JPH0738110A (ja) | 1993-07-21 | 1995-02-07 | Toshiba Corp | 半導体装置の製造方法 |
US5471330A (en) * | 1993-07-29 | 1995-11-28 | Honeywell Inc. | Polysilicon pixel electrode |
JP3344072B2 (ja) * | 1994-03-31 | 2002-11-11 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
JP3097945B2 (ja) * | 1994-10-03 | 2000-10-10 | シャープ株式会社 | 反射型液晶表示装置の製造方法 |
TW297950B (ja) * | 1994-12-16 | 1997-02-11 | Handotai Energy Kenkyusho Kk | |
US5536932A (en) * | 1995-02-10 | 1996-07-16 | Xerox Corporation | Polysilicon multiplexer for two-dimensional image sensor arrays |
US5532180A (en) * | 1995-06-02 | 1996-07-02 | Ois Optical Imaging Systems, Inc. | Method of fabricating a TFT with reduced channel length |
JP3516424B2 (ja) | 1996-03-10 | 2004-04-05 | 株式会社半導体エネルギー研究所 | 薄膜半導体装置 |
US5686335A (en) * | 1996-07-22 | 1997-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel |
US6528357B2 (en) * | 1998-03-13 | 2003-03-04 | Kabushiki Kaisha Toshiba | Method of manufacturing array substrate |
KR100305527B1 (ko) * | 1998-07-09 | 2001-11-01 | 니시무로 타이죠 | 반도체장치의 제조방법 및 제조장치 |
EP1003207B1 (en) * | 1998-10-05 | 2016-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Laser irradiation apparatus, laser irradiation method, beam homogenizer, semiconductor device, and method of manufacturing the semiconductor device |
US6524877B1 (en) * | 1999-10-26 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of fabricating the same |
-
1996
- 1996-03-10 JP JP08201296A patent/JP3516424B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-07 US US08/813,541 patent/US6204519B1/en not_active Expired - Lifetime
-
2001
- 2001-03-19 US US09/812,359 patent/US6458635B2/en not_active Expired - Fee Related
-
2002
- 2002-09-24 US US10/254,142 patent/US6977192B2/en not_active Expired - Fee Related
-
2005
- 2005-12-19 US US11/275,209 patent/US7763503B2/en not_active Expired - Fee Related
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6977192B2 (en) | 1996-03-10 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
US7763503B2 (en) | 1996-03-10 | 2010-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and method of manufacturing the same |
KR100560586B1 (ko) * | 1997-10-14 | 2006-05-25 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 장치 및 제조 방법 |
US7320905B2 (en) | 1998-08-21 | 2008-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
JP2008098653A (ja) * | 1998-08-21 | 2008-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US7119363B2 (en) | 1999-11-18 | 2006-10-10 | Nec Corporation | Thin film transistor formed on a transparent substrate |
US6822263B2 (en) | 1999-11-18 | 2004-11-23 | Nec Corporation | Thin film transistor formed on a transparent substrate |
US7585708B2 (en) | 1999-11-18 | 2009-09-08 | Nec Corporation | Method for manufacturing a thin-film transistor |
JP2006106110A (ja) * | 2004-09-30 | 2006-04-20 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
JP4700317B2 (ja) * | 2004-09-30 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP5318865B2 (ja) * | 2008-05-29 | 2013-10-16 | パナソニック株式会社 | 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器 |
WO2010098100A1 (ja) * | 2009-02-27 | 2010-09-02 | 株式会社アルバック | トランジスタ、トランジスタの製造方法及びその製造装置 |
WO2010098101A1 (ja) * | 2009-02-27 | 2010-09-02 | 株式会社アルバック | トランジスタ、トランジスタの製造方法及びその製造装置 |
JPWO2010098101A1 (ja) * | 2009-02-27 | 2012-08-30 | 株式会社アルバック | トランジスタ、トランジスタの製造方法及びその製造装置 |
JPWO2010098100A1 (ja) * | 2009-02-27 | 2012-08-30 | 株式会社アルバック | トランジスタ、トランジスタの製造方法及びその製造装置 |
US8530899B2 (en) | 2009-12-25 | 2013-09-10 | Sharp Kabushiki Kaisha | Thin film transistor, display device, and manufacturing method for thin film transistor and display device |
Also Published As
Publication number | Publication date |
---|---|
US20060105514A1 (en) | 2006-05-18 |
US6204519B1 (en) | 2001-03-20 |
US20030040150A1 (en) | 2003-02-27 |
US6977192B2 (en) | 2005-12-20 |
US20010038099A1 (en) | 2001-11-08 |
US6458635B2 (en) | 2002-10-01 |
JP3516424B2 (ja) | 2004-04-05 |
US7763503B2 (en) | 2010-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3516424B2 (ja) | 薄膜半導体装置 | |
US6492213B1 (en) | Semiconductor device, thin film transistor and method for producing the same, and liquid crystal display apparatus and method for producing the same | |
US5998838A (en) | Thin film transistor | |
EP1054452B1 (en) | Method for fabricating a TFT | |
US6989300B1 (en) | Method for forming semiconductor films at desired positions on a substrate | |
JP3759999B2 (ja) | 半導体装置、液晶表示装置、el装置、tvカメラ表示装置、パーソナルコンピュータ、カーナビゲーションシステム、tvプロジェクション装置及びビデオカメラ | |
JP2001148480A (ja) | 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法 | |
JPH06296023A (ja) | 薄膜状半導体装置およびその作製方法 | |
US7303981B2 (en) | Polysilicon structure, thin film transistor panel using the same, and manufacturing method of the same | |
JP4094179B2 (ja) | 半導体装置の作製方法 | |
JP3781787B2 (ja) | 多目的基板処理装置およびその動作方法および薄膜集積回路の作製方法 | |
JP3122699B2 (ja) | 薄膜状半導体装置の作製方法。 | |
JPH11307777A (ja) | トップゲート型薄膜トランジスタ及びその製造方法 | |
JP2502789B2 (ja) | 薄膜トランジスタの製造方法 | |
JP2003273366A (ja) | 薄膜半導体装置 | |
JP4494451B2 (ja) | 半導体装置の作製方法 | |
JP4472061B2 (ja) | 半導体装置の作製方法 | |
JP4304374B2 (ja) | トップゲート型薄膜トランジスタ | |
JP2000196101A (ja) | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 | |
JPH06124889A (ja) | 薄膜状半導体装置の作製方法 | |
JP3462157B2 (ja) | 半導体装置の作製方法 | |
JP2002190606A (ja) | トップゲート型薄膜トランジスタの製造方法 | |
KR100209586B1 (ko) | 다결정 실리콘 박막트랜지스터의 제조방법 | |
JPH06273799A (ja) | マトリクス型表示基板の製造方法および多層薄膜製造方法および製造装置 | |
JP2002057120A (ja) | 薄膜半導体製造装置、薄膜半導体製造方法およびこれを用いたアクティブマトリクス基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040119 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |