JP4817636B2 - 半導体装置およびその作製方法 - Google Patents
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- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
Description
本発明はセンサ素子と、薄膜トランジスタ（以下、ＴＦＴという）で構成された回路とを有する半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
従来、固体撮像素子は、単結晶シリコン基板を用いたセンサ素子と、アモルファスシリコン膜を用いたセンサ素子とがある。
単結晶シリコン基板を用いたセンサ素子の特徴は、単結晶シリコン基板上に出力増幅回路を作製し、センサ素子と一体化させることで高出力化を可能としている点である。しかし、波長感度補正フィルターが必要となることでパッケージされた完成部品の形状がスマートにならない。また、単結晶シリコン基板を用いたセンサ素子はフィルター等を用いることによりバラツキの大きさが助長されるという問題がある。
一方、アモルファスシリコン膜を用いたセンサ素子の特徴は、波長感度が人間の目に近いため、赤外光カットフィルタなどの補正フィルターを必要としないが、センサ素子の出力値が増幅されることがないために制限ができてしまう。また、センサ素子の出力値が小さいために他信号のノイズなどの影響を受けやすい。センサ素子の出力値は、センサ素子の絶対量（面積、厚みなど）に依存する。そのため、アモルファスシリコン膜を用いたセンサ素子の出力値を向上させようとすると、その分、大面積化させる必要があった。
また、アモルファス膜を用いたセンサ素子にオペアンプを外付けし、アモルファス膜を用いたセンサ素子の出力を増幅し、使用することも可能であるが、外付け部品が増加し、センサー回路が大きくなるという新たな問題が発生していた。
単結晶シリコン基板を用いたセンサ素子に比べて、アモルファス膜を用いたセンサ素子の光感度は半分以下になっている。そのため、液晶プロジェクタなどのように大面積を必要とする表示装置は、ノイズの影響をさらに受けやすいというような問題があり、大型表示装置にアモルファス膜を用いたセンサ素子を使用するためには配線のシールドなどが必要であり、表示装置のコストアップになっていた。
また、本出願人は、ガラス基板上にセンサ素子と、ＴＦＴで構成された回路とを有する半導体装置に関して、特許文献１、特許文献２、特許文献３、特許文献４を提唱している。
センサ素子において、今後のさらなる高出力化及び小型化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
また、センサ素子の歩留まりを向上させるプロセスを提供することも課題としている。
また、単結晶シリコン基板を用いたセンサ素子も、アモルファスシリコン膜を用いたセンサ素子も、小型サイズになれば、それだけ部品実装に使用される領域が小さくなるため、例えば半田実装した場合には、固着強度の確保が困難となる。固着領域が少なく、センサ素子の硬度が高い（単結晶シリコン基板やガラス基板などの機械的強度）と部品に対する曲げストレスが加わった場合に柔軟なストレス緩和がなされず、固着強度と機械的ストレスとの兼ね合いで部品の固着破壊を招く恐れがある。
そこで、本発明は、基材をフレキシブル基板とし、曲げストレスに強いセンサ素子を実現することも課題とする。
本発明は、絶縁表面を有する基板上にアモルファスシリコン膜を用いたセンサ素子と、薄膜トランジスタからなる出力増幅回路とを集積する。出力増幅回路により高出力化が可能となるため、センサ素子の受光面積が縮小可能となり、さらなる小型化が実現できる。また、光センサー素子と増幅回路が直接、同一基板上で接続されているため、ノイズが重畳しにくいという特徴を有している。
なお、本発明は、アモルファスシリコン膜を用いたセンサ素子と、薄膜トランジスタからなる出力増幅回路とを集積するため、センサ素子と出力増幅回路との接続部分に特徴を有している。その特徴とは、センサ素子の光電変換層のパターニングの際に、露出されている配線を保護するための金属層を光電変換層と薄膜トランジスタと接続する配線との間に設ける構造である。なお、この金属層は、センサ素子の一方の電極（第１の電極）として機能させる。
即ち、薄膜トランジスタの半導体層と電気的に接続する配線（ソース配線またはドレイン配線または接続配線など）を形成した後、金属層を形成して、配線上面および配線側面を覆うようにパターニングを行う。そして、配線および金属層と一部接して重なるように光電変換層を形成する。本発明により、光電変換層のエッチングによる配線へのダメージを保護することができ、歩留まりが向上する。
また、薄膜トランジスタの半導体層と電気的に接続する配線は、低抵抗な導電材料、例えばアルミニウムを主成分とする金属膜を一層として有する積層（二層以上）とすることが好ましい。
また、本発明は、一対の電極を有するセンサ素子の受光領域において、受光領域全域に重なる第１の電極を設けるのではなく、受光領域の一部のみに重なる第１の電極を設けることによって、より多くの光量を光電変換層に吸収させている。従って、光電変換層に入射するほとんどの光は、金属層（第１の電極）を通過せず、層間絶縁膜、下地絶縁膜、およびフィルム基板のみを通過して光電変換層に到達する。なお、第１の電極に対向して設けられる第２の電極は、センサ素子の受光領域において、全域に設ける。また、光電変換層を多層構造とする場合、ｐ型半導体層またはｎ型半導体層を一層として用いると、ｐ型半導体層またはｎ型半導体層も電極として機能することになるが、ここではｐ型半導体層及びｎ型半導体層は第１の電極または第２の電極と呼ばない。
本発明の半導体装置は、光センサとして機能することが可能であり、ダイオード（フォトダイオード）に入射した光は、光電変換層に吸収され光電荷を形成する。この光によって形成された光電荷の量は、光電変換層に吸収された光の量に依存する。光によって形成された光電荷がＴＦＴを含む回路で増幅され、検出される。
本発明におけるダイオードの構成として、第１の電極と第２の電極の間に光電変換層を挟んだショットキー型のものを用いている。ここでは光を電気信号に変換する光電変換素子として、上記構成のダイオードに限らず、ＰＩＮ型や、ＰＮ型のダイオードや、アバランシェダイオード等を用いることもできる。
例えば、その他の構成として、第１の電極と第２の電極の間に挟まれる光電変換層を単層としてもよく、ｉ型（真性）半導体層のみ、あるいはｐ型半導体のみ、あるいはｎ型半導体のみで構成されていても良い。また、その他の構成として、第１の電極と第２の電極の間に挟まれる光電変換層を２層としてもよく、ｉ型（真性）半導体層とｎ型半導体層の２層、あるいはｉ型（真性）半導体層とｐ型半導体層の２層、あるいはｐ型半導体層とｎ型半導体層との２層で構成されていても良い。
なお、ＰＩＮ型のフォトダイオードは、一対の電極と、ｐ型半導体層と、ｎ型半導体層と、ｐ型半導体層とｎ型半導体層の間に挟まれたｉ型（真性）半導体層によって構成されている。
本明細書で開示する発明の構成は、
光センサー素子と増幅回路とを同一絶縁表面上に有する基板の小片を実装した半導体装置であり、前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成され、前記光センサー素子は、前記ｎチャネル型ＴＦＴの配線上面及び側面を覆う第１の電極と、前記配線及び前記第１の電極上方に、前記第１の電極と一部接するｐ型の非晶質半導体層と、該ｐ型の非晶質半導体層上に接する非晶質構造を有するｉ型の半導体層と、該ｉ型の半導体層上に接するｎ型の非晶質半導体層と、該ｎ型の非晶質半導体層上に接する第２の電極と、を有していることを特徴とする半導体装置である。
光センサー素子と増幅回路とを同一絶縁表面上に有する基板の小片を実装した半導体装置であり、前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成され、前記光センサー素子は、前記ｎチャネル型ＴＦＴの配線上面及び側面を覆う第１の電極と、前記配線及び前記第１の電極上方に、前記第１の電極と一部接するｐ型の非晶質半導体層と、該ｐ型の非晶質半導体層上に接する非晶質構造を有するｉ型の半導体層と、該ｉ型の半導体層上に接するｎ型の非晶質半導体層と、該ｎ型の非晶質半導体層上に接する第２の電極と、を有していることを特徴とする半導体装置である。
また、ｐ型半導体層、ｎ型半導体層、及びｉ型（真性）半導体層としては、非晶質半導体膜に限定されず、微結晶半導体膜（マイクロクリスタル半導体膜とも呼ばれる）などの結晶質半導体膜を用いることができる。
また、他の発明の構成は、
光センサー素子と増幅回路とを同一絶縁表面上に有する基板の小片を実装した半導体装置であり、前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成され、前記光センサー素子は、前記ｎチャネル型ＴＦＴの配線上面及び側面を覆う第１の電極と、前記配線及び前記第１の電極上方に、前記第１の電極と一部接するｐ型の結晶質半導体層と、該ｐ型の結晶質半導体層上に接する非晶質構造を有するｉ型の半導体層と、該ｉ型の半導体層上に接するｎ型の結晶質半導体層と、該ｎ型の結晶質半導体層上に接する第２の電極と、を有していることを特徴とする半導体装置である。
光センサー素子と増幅回路とを同一絶縁表面上に有する基板の小片を実装した半導体装置であり、前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成され、前記光センサー素子は、前記ｎチャネル型ＴＦＴの配線上面及び側面を覆う第１の電極と、前記配線及び前記第１の電極上方に、前記第１の電極と一部接するｐ型の結晶質半導体層と、該ｐ型の結晶質半導体層上に接する非晶質構造を有するｉ型の半導体層と、該ｉ型の半導体層上に接するｎ型の結晶質半導体層と、該ｎ型の結晶質半導体層上に接する第２の電極と、を有していることを特徴とする半導体装置である。
微結晶半導体膜を用いることによって高濃度にｎ型またはｐ型を付与する不純物濃度を含ませることができ、膜の電気抵抗値を下げることができる。
また、ｐ型半導体層、ｎ型半導体層、及びｉ型（真性）半導体層としては、減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で得られる半導体材料、例えば、シリコンまたはシリコンゲルマニウム（Ｓｉ1-XＧｅX（Ｘ＝０．０００１〜０．０２））合金を用いることが可能である。
なお、本明細書中で結晶質半導体膜とは、結晶構造を有する半導体膜の一種であるが、数ｎｍ〜５０ｎｍ程度の結晶粒を含む膜を指しており、便宜上、５０ｎｍよりも大きい結晶粒を含む膜を結晶構造を有する半導体膜と呼んでいる。また、非晶質半導体膜に数ｎｍ〜５０ｎｍ程度の結晶粒が混在している場合も結晶質半導体膜と呼ぶ。
また、上記各構成において、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いることもできる。
また、上記各構成において、チップに設けられた外部端子は２端子構成である。よって、従来の単体アモルファス可視光センサと同様に少ないピン構成となり、少ない実装箇所にて、可視光のセンシングを行うことが可能となる。
なお、本明細書では、光センサー素子と増幅回路とを有するチップとは半導体基板を用いたチップを指しているのではなく、光センサー素子と増幅回路とを有するプラスチック基板の小片を指している。
また、上記各構成において、前記第１の電極としてＴｉを含む膜とし、前記ｎチャネル型ＴＦＴの配線としてＴｉを含む第１の膜と、アルミニウムを含む膜と、Ｔｉを含む第２の膜との三層構造を有することを特徴としている。共通の材料を用いることによって前記ｎチャネル型ＴＦＴの配線と第１の電極との良好なオーミック接合を得ることができる。前記ｎチャネル型ＴＦＴの配線は、ソース配線またはドレイン配線または接続配線であり、同一工程で形成する。従って、ｎチャネル型ＴＦＴのゲート電極と、第１の電極とを接続する配線もＴｉを含む第１の膜と、アルミニウムを含む膜と、Ｔｉを含む第２の膜との三層構造を有する。
また、前記ｎチャネル型ＴＦＴの配線としてＴｉを含む第１の膜と、アルミニウムを含む膜と、Ｔｉを含む第２の膜との三層構造とすると、Ｔｉを含む第１の膜が半導体層と接する場合、アルミニウム原子のチャネル形成領域への拡散を防止することができ、Ｔｉを含む第２の膜はアルミニウムを含む膜の表面酸化を防止する。また、Ｔｉを含む第２の膜はアルミニウムを含む膜のヒロックやウィスカー等の突起物の発生を抑制する。
また、前記第１の電極やＴＦＴの配線はＴｉに限定されず、他の金属、例えばＭｏを用いてもよく、前記第１の電極としてＭｏを含む膜とし、前記ｎチャネル型ＴＦＴの配線としてＭｏを含む第１の膜と、アルミニウムを含む膜と、Ｍｏを含む第２の膜との三層構造としてもよい。
また、上記各構成において、前記第２の電極は、前記第１の電極および前記配線と一部重なるようにパターニングを行う。第２の電極は、前記第１の電極および前記配線と一部重なるようにすることで断線を防止している。
また、光電変換層を形成した後の工程時間を短縮するため、第２の電極、第３の電極、端子電極、または封止層をスクリーン印刷によって形成することも本発明の特徴の一つである。なお、スクリーン印刷によって形成された電極（第２の電極、第３の電極、または端子電極）は、樹脂を含む導電材料で構成される。
また、上記各構成において、前記光センサー素子および前記増幅回路は、ガラス基板、或いは、プラスチック基板上に設けられていることを特徴の一つとしている。
また、本発明は、半田リフロー処理などの実装時の温度に耐えうる耐熱性プラスチックフィルム基板上に、結晶構造を有する半導体膜（代表的にはポリシリコン膜）を活性層とするＴＦＴからなる出力増幅回路と、非晶質半導体膜（代表的にはアモルファスシリコン膜）を用いたセンサ素子とを一体化させることで、高出力化及び小型化を図ることを特徴の一つとする。
なお、プラスチックフィルム基板上に形成するためには、剥離および転写技術を用いてガラス基板上に形成した出力増幅回路及びセンサ素子をガラス基板から剥離してプラスチックフィルム基板に転写する。或いは、半田リフロー処理などの実装時の温度（２５０℃程度）に耐えうる耐熱性プラスチック基板上に出力増幅回路及びセンサ素子を直接形成すればよい。ただし、耐熱性プラスチック基板上に出力増幅回路及びセンサ素子を直接形成する場合には、出力増幅回路やセンサ素子の作製プロセスを基板の耐熱温度範囲内で行う必要がある。耐熱性プラスチック基板としては、例えばＴｇが４００℃以上であるＨＴ基板（新日鐵化学社製）がある。このＨＴ基板（厚さ２００μｍ〜５００μｍ）は、高い透明性（４００ｎｍ光線透過率９０％以上）を有し、且つ、低熱膨張性（ＣＴＥ＜４８ｐｐｍ）であるという特徴も有している。
プラスチック基板上にセンサ素子を形成すれば、レーザー加工が可能となるため、単結晶シリコン基板やガラス基板では分断加工が困難な微小サイズを実現することができる。
また、プラスチック基板を用いれば、曲げストレスに強いセンサ素子を実現できる。
また、第２の電極を印刷法で形成し、自己整合的に光電変換層をエッチングして工程数を低減することも本発明の一つであり、作製方法に関する本発明は、光センサー素子と増幅回路とを同一絶縁表面上に有する基板の小片を実装した半導体装置の作製方法であり、増幅回路を構成する薄膜トランジスタと接続する配線を形成する第１工程と、前記配線の上面および側面を覆う第１の電極を形成する第２工程と、前記配線および前記第１の電極を覆って第１導電型非晶質半導体膜と、非晶質半導体膜と、第２導電型非晶質半導体膜とを積層する第３工程と、前記第２導電型非晶質半導体膜上に第２の電極を印刷法で形成する第４工程と、前記第２の電極をマスクとして自己整合的に第１導電型非晶質半導体膜と、非晶質半導体膜と、第２導電型非晶質半導体膜とをエッチングする第５工程と、を有することを特徴とする半導体装置の作製方法である。
また、上記作製方法に加え、第５工程の後に、前記第１の電極および前記第２の電極の端部を覆う封止層を印刷法で形成する第６工程と、前記封止層上に前記第２の電極と接する第３の電極を印刷法で形成する第７の工程とを有することも特徴の一つとしている。
また、上記作製方法において、前記第４工程における前記第２の電極は、前記配線および前記第１の電極と一部重なるように形成することを特徴の一つとしている。
また、光電変換層をエッチングする際のレジストマスクを印刷法で形成してもよく、作製方法に関する他の発明の構成は、光センサー素子と増幅回路とを同一絶縁表面上に有する基板の小片を実装した半導体装置の作製方法であり、増幅回路を構成する薄膜トランジスタと接続する配線を形成する第１工程と、前記配線の上面および側面を覆う第１の電極を形成する第２工程と、前記配線および前記第１の電極を覆って第１導電型非晶質半導体膜と、非晶質半導体膜と、第２導電型非晶質半導体膜とを積層する第３工程と、前記第２導電型非晶質半導体膜上にレジストマスクを印刷法で形成する第４工程と、前記レジストマスクをマスクとして第１導電型非晶質半導体膜と、非晶質半導体膜と、第２導電型非晶質半導体膜とをエッチングする第５工程と、前記レジストマスクを除去する第６工程と、前記第２導電型非晶質半導体膜上に第２の電極を印刷法で形成する第７工程と、を有することを特徴とする半導体装置の作製方法である。
また、上記作製方法に加え、前記第７工程の後に、前記第１の電極および前記第２の電極の端部を覆う封止層を印刷法で形成する第８工程と、前記封止層上に前記第２の電極と接する第３の電極を印刷法で形成する第９の工程とを有することも特徴の一つとしている。
また、上記作製方法において、前記第７工程における前記第２の電極は、前記配線および前記第１の電極と一部重なるように形成することを特徴の一つとしている。
また、本発明は、特開２００３−１７４１５３に記載の剥離および転写技術（スパッタ法による金属膜（Ｗ、ＷＮ、Ｍｏなど）と酸化珪素膜とを用いた剥離方法）を用いてセンサ素子および増幅回路をプラスチックフィルム基板に転写することを特徴としている。また、剥離および転写技術は、上記公報の技術に限定されず、様々な方法（例えば、特開平８−２８８５２２号公報、特開平８−２５０７４５号公報、または特開平８−２６４７９６号公報に記載の技術、即ち剥離層をドライエッチングまたはウェットエッチングで除去する剥離技術など）を用いてもよい。
また、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えば、トップゲート型ＴＦＴや、ボトムゲート型（逆スタガ型）ＴＦＴや、順スタガ型ＴＦＴを用いることが可能である。また、シングルゲート構造のＴＦＴに限定されず、複数のチャネル形成領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。
同一基板上に可視光センサと、ＴＦＴを用いて構成された増幅回路とを一体形成することによって、コストの削減、薄型化による部品体積の低減、および実装面積の縮小を図ることができ、ノイズの重畳を低減することもできる。
可視光センサとしてアモルファスシリコン膜を用いたセンサ素子とすることで、赤外線カットフィルタを不要とし、且つ、センサ素子の出力バラツキが小さい可視光センサとすることができる。また、同一基板上に形成したＴＦＴからなる増幅回路によって出力電流の増大、及びバラツキ抑制を可能とする。また、増幅回路による出力増幅による受光面積の縮小も可能で搭載セットの小型化、軽量化、および部品点数の低減を図ることができる。
本発明の実施形態について、以下に説明する。
（実施の形態１）
図１（Ａ）は本発明の光センサチップの実装断面を示す図である。図１（Ａ）では、２端子の可視光センサチップ（２.０ｍｍ×１.５ｍｍ）の例を示す。図１（Ａ）において、１０はガラス基板、１２は下地絶縁膜、１３はゲート絶縁膜である。受光する光はガラス基板１０、下地絶縁膜１２、およびゲート絶縁膜１３を通過するため、これらの材料は全て透光性の高い材料を用いることが望ましい。
図１（Ａ）は本発明の光センサチップの実装断面を示す図である。図１（Ａ）では、２端子の可視光センサチップ（２.０ｍｍ×１.５ｍｍ）の例を示す。図１（Ａ）において、１０はガラス基板、１２は下地絶縁膜、１３はゲート絶縁膜である。受光する光はガラス基板１０、下地絶縁膜１２、およびゲート絶縁膜１３を通過するため、これらの材料は全て透光性の高い材料を用いることが望ましい。
ＰＩＮ型のフォトダイオード２５は、第１の電極１８と、第２の電極２３と、ｐ型半導体層２１ｐと、ｎ型半導体層２１ｎと、ｐ型半導体層とｎ型半導体層の間に挟まれたｉ型（真性）半導体層２１ｉによって構成されている。
配線１９は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造とする。ここでは、配線１９は、Ｔｉ膜とＡｌ膜とＴｉ膜とを順に積み重ねた三層構造とする。配線１９を覆うように第１の電極１８が形成されている。また、ｐ型半導体層２１ｐと、ｎ型半導体層２１ｎと、ｉ型半導体層２１ｉとからなる光電変換層を挟んで第１の電極１８と一部重なる位置に第２の電極２３が設けられている。
光電変換層をエッチングする際に、配線１９は、覆っている第１の電極１８によって保護される。第１の電極１８の材料は、光電変換層をエッチングするガス（またはエッチャント）に対して光電変換層よりもエッチング速度の小さい導電材料であることが好ましい。加えて、第１の電極１８の材料は、光電変換層と反応して合金とならない導電材料であることが好ましい。また、図１（Ａ）は、光電変換層がエッチングされて、光電変換層の端部が第２の電極２３の端部よりも内側になる例を示している。
また、ＰＩＮ型のフォトダイオード２５の出力値を増幅するために同一基板上に設けられた増幅回路は、ｎチャネル型ＴＦＴ３０、３１によるカレントミラー回路で構成されている。図１（Ａ）では２個のＴＦＴを図示しているが実際には出力値を５倍とするためにｎチャネル型ＴＦＴ３０（チャネルサイズＬ／Ｗ＝８μｍ／５０μｍ）を２個、ｎチャネル型ＴＦＴ３１（チャネルサイズＬ／Ｗ＝８μｍ／５０μｍ）を１０個設ける。ここでは、１００倍とするためにｎチャネル型ＴＦＴ３０を１個、ｎチャネル型ＴＦＴ３１を１００個設ける。
また、図１（Ｂ）に２端子の可視光センサチップの等価回路図を示す。図１（Ｂ）はｎチャネル型ＴＦＴを用いた等価回路図であるが、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴのみを用いてもよい。
さらに出力値を増幅させるために増幅回路は、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを適宜組み合わせた演算増幅器（オペアンプ）で構成してもよいが、５端子となる。また、オペアンプで増幅回路を構成し、レベルシフタを用いることによって、電源数を削減して４端子とすることもできる。
また、ｎチャネル型ＴＦＴ３０、３１はシングルゲート構造のトップゲート型ＴＦＴの例を示しているが、ダブルゲート構造としてオン電流値のバラツキを低減させてもよい。また、オフ電流値を低減するため、ｎチャネル型ＴＦＴ３０、３１を低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。このＬＤＤ構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。また、ホットキャリアによるオン電流値の劣化を防ぐため、ｎチャネル型ＴＦＴ３０、３１をＧＯＬＤ（Gate-drain Overlapped LDD）構造としてもよい。ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた構造であるＧＯＬＤ構造は、ＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
また、配線１４は配線１９に接続する配線であって増幅回路のＴＦＴ３０のチャネル形成領域上方にも延在してゲート電極にもなっている。
また、配線１５は第２の電極２３に接続する配線であってＴＦＴ３１のドレイン配線（ドレイン電極とも呼ぶ）またはソース配線（ソース電極とも呼ぶ）と接続している。また、１６、１７は無機絶縁膜、２０は接続電極である。受光する光は無機絶縁膜１６、１７を通過するため、これらの材料は全て透光性の高い材料を用いることが望ましい。なお、無機絶縁膜１７は、ＣＶＤ法で得られるＳｉＯ2膜を用いることが好ましい。無機絶縁膜１７をＣＶＤ法で得られるＳｉＯ2膜とすると固着強度が向上する。
また、端子電極５０は、配線１４、１５と同一工程で形成され、端子電極５１は電極１９、２０と同一工程で形成されている。
また、端子電極２６は第２の電極２３に接続されており、半田６４でプリント配線基板６０の電極６１に実装されている。また、端子電極５３は端子電極２６と同一工程で形成され、半田６３でプリント配線基板６０の電極６２に実装されている。
また、図２を用いて上記構造を得るための作製工程を以下に示す。
まず、ガラス基板（第１の基板１０）上に素子を形成する。ここではガラス基板としてＡＮ１００を用いる。
次いで、ＰＣＶＤ法で下地絶縁膜１２となる酸化窒化シリコン膜（膜厚１００ｎｍ）を形成し、さらに大気にふれることなく、水素を含むアモルファスシリコン膜（膜厚５４ｎｍ）を積層形成する。また、下地絶縁膜１２は酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜を用いた積層としてもよい。なお、酸化窒化シリコン膜や窒化シリコン膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層として機能する。
次いで、上記アモルファスシリコン膜を公知の技術（固相成長法、レーザー結晶化方法、触媒金属を用いた結晶化方法など）により結晶化させて、ポリシリコン膜を活性層とするＴＦＴを用いる素子を形成する。ここでは、触媒金属を用いた結晶化方法を用いてポリシリコン膜を得る。重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。なお、塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここではポリシリコン層）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。
次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４７０mJ/cm2でレーザー光の照射を大気中で行なった。なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いた例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
次いで、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加したニッケルを膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ4：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ（０．０５Ｔｏｒｒ）とし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ2とし、成膜温度を３５０℃とする。
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
なお、触媒元素を用いて半導体膜の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜１３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
次いで、ゲート絶縁膜上に金属膜を形成した後、第２のフォトマスクを用いてパターニングを行い、ゲート電極、配線１４、１５、端子電極５０を形成する。次いで、活性層へのドーピングを行ってＴＦＴのソース領域またはドレイン領域の形成を行う。
次いで、ＣＶＤ法により酸化シリコン膜からなる第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
次いで、水素を含む窒化酸化シリコン膜からなる第２の層間絶縁膜１６を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。この工程は第２の層間絶縁膜１６に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜１３の存在に関係なく半導体層を水素化することができる。
次いで、第２の層間絶縁膜１６上に絶縁物材料から成る第３の層間絶縁膜１７を形成する。第３の層間絶縁膜１７は、塗布法で得られるシロキサン構造を含む絶縁膜、やＣＶＤ法で得られる無機絶縁膜を用いることができる。ここでは密着性を向上させるため、酸化シリコン膜を形成する。
次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜１６、１７またはゲート絶縁膜１３を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
次いで、スパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、配線１９、接続電極２０、端子電極５１、ＴＦＴのソース電極またはドレイン電極を形成する。そして、レジストからなるマスクを除去する。なお、金属積層膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。
以上の工程で、ポリシリコン膜を活性層とするトップゲート型ＴＦＴ３０、３１が作製できる。
次いで、後に形成される光電変換層（代表的にはアモルファスシリコン）と反応して合金になりにくい導電性の金属膜（ＴｉまたはＭｏなど）を成膜した後、第５のフォトマスクを用いてレジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線１９を覆う第１の電極１８を形成する。（図２（Ａ））ここではスパッタ法で得られる膜厚２００ｎｍのＴｉ膜を用いる。なお、同様に接続電極２０、端子電極５１、ＴＦＴのソース電極またはドレイン電極も導電性の金属膜で覆われる。従って、導電性の金属膜は、これらの電極における２層目のＡｌ膜が露呈されている側面も覆い、導電性の金属膜は光電変換層へのアルミニウム原子の拡散も防止できる。
また、図２（Ａ）とは異なる部位の断面における工程断面図を図５（Ａ）に示す。また、図５（Ａ）において、図２（Ａ）と同一の箇所には同じ符号を用いている。なお、図５（Ａ）ではＴＦＴを図示しておらず、ＴＦＴの配線１９のみを示している。
次いで、光電変換層としてｐ型半導体層と、ｉ型（真性）半導体層と、ｎ型半導体層とを順次積層する。この段階の断面図は図５（Ｂ）に示す。
ｐ型半導体層として、ＰＣＶＤ法を用い、電極間隔３２ｍｍ、成膜圧力２６６Ｐａ、ＲＦパワー５５０Ｗとし、ＳｉＨ4（流量４ｓｃｃｍ）と、Ｂ2Ｈ6（流量２０ｓｃｃｍ）と、Ｈ2（流量７７３ｓｃｃｍ）とを原料ガスとして膜厚５０ｎｍのｐ型微結晶シリコン膜を成膜する。
また、ｉ型（真性）半導体層としてＰＣＶＤ法を用い、電極間隔３６ｍｍ、成膜圧力１３３Ｐａ、ＲＦパワー５０Ｗ〜８８Ｗとし、ＳｉＨ4（流量１００ｓｃｃｍ）と、Ｈ2（流量１０００ｓｃｃｍ）とを原料ガスとして膜厚６００ｎｍのＩ型アモルファスシリコン膜を成膜する。
また、ｎ型半導体層として、ＰＣＶＤ法を用い、電極間隔３６ｍｍ、成膜圧力１３３Ｐａ、ＲＦパワー３００Ｗとし、ＳｉＨ4（流量５ｓｃｃｍ）と、ＰＨ3（流量３０ｓｃｃｍ）と、Ｈ2（流量９５０ｓｃｃｍ）とを原料ガスとして膜厚７０ｎｍのｎ型微結晶シリコン膜を成膜する。
次いで、金属膜、ここでは膜厚２００ｎｍのＴｉ膜を成膜する。この段階の断面図は図５（Ｃ）に示す。その後、第６のフォトマスクを用いてレジストからなるマスク９０を形成する。この段階の断面図は図５（Ｄ）に示す。そして、Ｔｉ膜をエッチングして第２の電極２３を形成する。この段階の断面図は図５（Ｅ）に示す。ドライエッチングまたはウェットエッチングを用いることができるが、ここでは、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング装置を用いてドライエッチングを行い、Ｔｉ膜と光電変換層とをエッチングする。エッチングガスとしては、Ｃｌ2ガス、ＣＦ4ガス、ＣＦ4ガス、ＮＦ3ガス、またはＳＦ6ガスを適宜用いればよい。
第１のエッチング条件として、Ｃｌ2ガス（流量４０ｓｃｃｍ）とＣＦ4ガス（流量４０ｓｃｃｍ）の混合ガスを導入し、圧力１．２Ｐａ、コイル型の電極に４５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１０秒のエッチングを行った後、第２のエッチング条件としてＣｌ2ガス（流量８０ｓｃｃｍ）にし、その他の条件は同じにして８８秒のエッチングを行う。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。
上記エッチングにより、１つの光センサの第２の電極２３の面積は、１．５７ｍｍ2となり、この面積が受光面積とほぼ等しくなる。また、上記エッチングにより、光電変換層（２１ｎ、２１ｉ、２１ｐ）が横方向にエッチングされて第２の電極端から１．５μｍほど回り込む。第２の電極端が突出する構造となるが、後の工程で封止層が形成できる範囲内であるので、特に問題にならない。また、上記エッチングによるダメージは第１の電極１８によって保護されており、第１の電極１８の存在によりエッチング条件のマージンが十分確保できる。そして、レジストからなるマスクを除去する。この段階の断面図は図５（Ｆ）に示す。
以上の工程で、第１の電極１８と、アモルファスシリコン膜または微結晶シリコン膜からなる光電変換層２１ｐ、２１ｉ、２１ｎと、第２の電極２３とを有するフォトダイオードが作製できる。この段階の断面図は図５（Ｆ）に示す。
次いで、全面に絶縁物材料膜（珪素を含む無機絶縁膜）からなる封止層２４を厚さ（１μｍ〜３０μｍ）で形成して図２（Ｂ）の状態を得る。ここでは絶縁物材料膜としてＣＶＤ法により、膜厚１μｍのＳｉＯＮ膜を形成する。ＣＶＤ法による無機絶縁膜を用いることによって密着性の向上を図っている。なお、図２（Ｂ）とは異なる部位の断面における工程断面図が図６（Ａ）である。
また、図２（Ｂ）中の鎖線で囲んだ部分に相当する断面ＳＥＭ写真を図３（Ａ）に示す。また、図３（Ａ）に対応する模式図を図３（Ｂ）に示す。なお、図３（Ｂ）中で図１および図２に対応する部分には同じ符号を用いる。図３（Ａ）および図３（Ｂ）に示すように、エッチングによって光電変換層の回り込みはあるものの、封止層２４で覆われていることが確認できる。
次いで、第８のフォトマスクを用いてレジストからなるマスク９１を形成する。この段階の断面図は図６（Ｂ）に示す。そして、有機絶縁物材料膜を選択的にエッチングしてコンタクトホールを形成する。この段階の断面図は図６（Ｃ）に示す。そして、レジストからなるマスクを除去する。この段階の断面図は図６（Ｄ）に示す。
次いで、メタルマスクを用いたスパッタ法により端子電極２６、５３を形成する。端子電極２６、５３は、Ｔｉ膜（１００ｎｍ）と、Ｎｉ膜（３００ｎｍ）と、Ａｕ膜（５０ｎｍ）との積層膜とする。マスクの回り込み量を考慮すると端子電極２６と端子電極５３との間隔は、０．３ｍｍ以上とすることが好ましい。こうして得られる端子電極２６、５３の固着強度は５Ｎを超え、端子電極として十分な固着強度を有している。
以上の工程で、半田接続が可能な端子電極２６、５３が形成され、図２（Ｃ）に示す構造が得られる。なお、図２（Ｃ）とは異なる部位の断面における工程断面図が図６（Ｄ）である。８枚のフォトマスクと１枚のメタルマスク、即ち合計９枚のマスクによって光センサおよび増幅回路を作製することができる。
次いで、個々に切断して複数の光センサチップを切り出す。１枚の大面積基板（例えば６００ｃｍ×７２０ｃｍ）からは大量の光センサチップ（２ｍｍ×１.５ｍｍ）を製造することが可能である。
切り出した１つの光センサチップ（２ｍｍ×１.５ｍｍ）の断面図を図４（Ａ）に示し、その下面図を図４（Ｂ）、上面図を図４（Ｃ）、上面からの外観写真図を図４（Ｄ）に示す。図４において、図１、図２、図３と同一である箇所には同じ符号を用いている。なお、図４（Ａ）において、基板１０と、素子形成領域４００と、電極２６、５３とを含む総膜厚は、０．８±０．０５ｍｍである。
また、光センサチップの総膜厚を薄くするために、基板１０をＣＭＰ処理等によって削って薄くした後、ダイサーで個々に切断して複数の光センサチップを切り出してもよい。
また、図４（Ｂ）において、端子電極２６、５３の一つの電極サイズは、０．６ｍｍ×１．１ｍｍであり、電極間隔は０．４ｍｍである。また、図４（Ｃ）において受光部４０１の面積は、第２の電極の面積とほぼ等しく、１．５７ｍｍ2である。また、増幅回路部４０２には、約１００個のＴＦＴが設けられている。
最後に、得られた光センサチップをプリント配線基板６０の実装面に実装する。なお、端子電極２６、５３と電極６１、６２との接続には、半田を用い、予めプリント配線基板６０の電極６１、６２上にスクリーン印刷法などによって形成しておき、半田と端子電極を当接した状態にしてから半田リフロー処理を行って実装する。半田リフロー処理は、例えば不活性ガス雰囲気中、２５５℃〜２６５℃程度の温度で約１０秒行う。また、半田の他に金属（金、銀等）で形成されるバンプ、又は導電性樹脂で形成されるバンプ等を用いることができる。また、環境問題を考慮して鉛フリーはんだを用いて実装してもよい。
以上の工程を経て、実装された光センサチップを図１（Ａ）に示している。本発明の光センサ（出力値を１００倍にする増幅回路を備えた回路一体型光センサ）は、照度１００ルクスにおいて約１０μＡの光電流を得ることができる。また、本発明の光センサの感度波長範囲は３５０〜７５０ｎｍであり、ピーク感度波長は５８０ｎｍである。また、暗電流（Ｖｒ＝５Ｖ）は１０００ｐＡである。
（実施の形態２）
本実施の形態においては、実施の形態１の工程の一部をスクリーン印刷により行う例である。実施の形態１と同一の工程は簡略化のため、ここでは詳細な説明を省略することとする。
本実施の形態においては、実施の形態１の工程の一部をスクリーン印刷により行う例である。実施の形態１と同一の工程は簡略化のため、ここでは詳細な説明を省略することとする。
まず、実施の形態１と同様にしてガラス基板１０上にＴＦＴおよびＴＦＴの配線１９と、端子電極５１とを形成する。
次いで、実施の形態１と同様に、導電性の金属膜（ＴｉまたはＭｏ）を成膜した後、第５のフォトマスクを用いてレジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線１９を覆う第１の電極１８を形成する。なお、同様に接続電極、端子電極５１、ＴＦＴのソース電極またはドレイン電極も導電性の金属膜で覆われる。
次いで、実施の形態１と同様に、ＣＶＤ装置を用いて、第１の電極上にｐ層（５０ｎｍ）、ｉ層（６００ｎｍ）、ｎ層（７０ｎｍ）を順次、積層成膜して合計膜厚７２０ｎｍを得る。
次いで、第２の電極７２３をスクリーン印刷法にて形成する。（図７（Ａ））
スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
ここでは、スクリーン印刷機を用い、導電材料としてＮｉ系樹脂ペーストを用いる。また、導電材料としてＣａｒｂｏｎ系樹脂ペーストを用いてもよい。印刷条件は、スキージ硬度を９０°、スキージ角度を７０°、スキージストローク速度を５０ｍｍ／ｓ、スクレッパー速度を２５０ｍｍ／ｓ、クリアランスを１．８ｍｍ、印圧を０．２５ＭＰａとする。なお、クリアランスとは版とワークとの間の距離を指している。加熱条件は、２００℃、３０分硬化として１０±５μｍの膜厚を得る。
次いで、第２の電極７２３をマスクとして自己整合的にエッチングして光電変換層（ｐ層７２１ｐ、ｉ層７２１ｉ、ｎ層７２１ｎ）を得る。ここではＣＦ4ガスを用いてドライエッチングを行う。
次いで、樹脂からなる封止層７２４をスクリーン印刷法にて形成する。（図７（Ｂ））ここでも、スクリーン印刷機を用い、封止材料として絶縁性の樹脂ペーストを用いる。印刷条件は、スキージ硬度を９０°、スキージ角度を６０°、スキージストローク速度を５０ｍｍ／ｓ、スクレッパー速度を２５０ｍｍ／ｓ、クリアランスを１．８ｍｍ、印圧を０．１８ＭＰａとする。加熱条件は、２００℃、３０分硬化として２８±５μｍの膜厚を得る。
次いで、第３の電極７２５、７５２をスクリーン印刷法にて形成する。ここでも、スクリーン印刷機を用い、導電材料として、Ｎｉ系樹脂ペースト、或いはＣａｒｂｏｎ系樹脂ペーストを用いる。印刷条件は、スキージ硬度を９０°、スキージ角度を７０°、スキージストローク速度を５０ｍｍ／ｓ、スクレッパー速度を２５０ｍｍ／ｓ、クリアランスを１．８ｍｍ、印圧を０．２５ＭＰａとする。加熱条件は、２００℃、３０分硬化として１０±５μｍの膜厚を得る。
次いで、第３の電極と接して重なるように、端子電極７２６、７５３をスクリーン印刷法にて形成する。導電材料として、Ｃｕ系樹脂ペーストを用いる。印刷条件は、スキージ硬度を９０°、スキージ角度を６０°、スキージストローク速度を２００ｍｍ／ｓ、スクレッパー速度を２５０ｍｍ／ｓ、クリアランスを１．８ｍｍ、印圧を０．１６ＭＰａとする。加熱条件は、１６０℃、３０分硬化として３５±５μｍの膜厚を得る。
以上の工程で、半田接続が可能な端子電極７２６、７５３が形成され、図７（Ｄ）に示す構造が得られる。合計５枚のマスクによって光センサおよび増幅回路を作製することができる。
次いで、個々に切断して複数の光センサチップを切り出す。最後に、得られた光センサチップをプリント配線基板の実装面に実装する。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態においては、レジスト形成をスクリーン印刷により行う例である。実施の形態１または実施の形態２と同一の工程は簡略化のため、ここでは詳細な説明を省略することとする。
本実施の形態においては、レジスト形成をスクリーン印刷により行う例である。実施の形態１または実施の形態２と同一の工程は簡略化のため、ここでは詳細な説明を省略することとする。
まず、実施の形態１と同様にしてガラス基板１０上にＴＦＴおよびＴＦＴの配線１９と、端子電極５１とを形成する。
次いで、実施の形態１と同様に、導電性の金属膜（ＴｉまたはＭｏ）を成膜した後、第５のフォトマスクを用いてレジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線１９を覆う第１の電極１８を形成する。なお、同様に接続電極、端子電極５１、ＴＦＴのソース電極またはドレイン電極も導電性の金属膜で覆われる。
次いで、実施の形態１と同様に、ＣＶＤ装置を用いて、第１の電極上にｐ層（５０ｎｍ）、ｉ層（６００ｎｍ）、ｎ層（７０ｎｍ）を順次、積層成膜して合計膜厚７２０ｎｍを得る。
次いで、レジスト８９０をスクリーン印刷法にて形成する。（図８（Ａ））ここでは、印刷機（マイクロテック製）を用い、レジスト材料として、ＸＲ１０５１−３を用いる。印刷条件は、スキージ硬度を９０°、スキージ角度を７０°、スキージストローク速度を５０ｍｍ／ｓ、スクレッパー速度を２５０ｍｍ／ｓ、クリアランスを１．８ｍｍ、印圧を０．２５ＭＰａとする。加熱条件は、１６０℃、３０分硬化として１５±５μｍの膜厚を得る。
次いで、レジスト８９０をマスクとして自己整合的にエッチングして光電変換層（ｐ層８２１ｐ、ｉ層８２１ｉ、ｎ層８２１ｎ）を得る。（図８（Ｂ））ここではＣＦ4ガスを用いてドライエッチングを行う。
次いで、レジスト８９０を除去する。（図８（Ｃ））
次いで、実施の形態２と同様にして、第２の電極８２３をスクリーン印刷法にて形成する。（図８（Ｄ））本実施の形態では、実施の形態１および実施の形態２とは異なり、光電変換層のエッチングの後に第２の電極８２３を形成するため、第２の電極８２３の端部が光電変換層の端部よりも内側に位置する。また、本実施の形態では、光電変換層のエッチングの際、エッチングガスに第２の電極が曝されることがなく、光電変換層が第２の電極端から回り込んだ構造とならないため、後の工程のカバレッジを良好なものとすることができる。
次いで、実施の形態２と同様にして、樹脂からなる封止層８２４をスクリーン印刷法にて形成する。（図８（Ｅ））
次いで、実施の形態２と同様にして、第３の電極８２５、８５２をスクリーン印刷法にて形成する。
次いで、実施の形態２と同様にして、第３の電極と接して重なるように、端子電極８２６、８５３をスクリーン印刷法にて形成する。
以上の工程で、半田接続が可能な端子電極８２６、８５３が形成され、図８（Ｆ）に示す構造が得られる。合計５枚のマスクによって光センサおよび増幅回路を作製することができる。
次いで、個々に切断して複数の光センサチップを切り出す。最後に、得られた光センサチップをプリント配線基板の実装面に実装する。
また、本実施の形態は実施の形態１、または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、ガラス基板上に形成した光センサおよび増幅回路をガラス基板から剥離し、プラスチック基板に転写する作製方法を説明する。
本実施の形態では、ガラス基板上に形成した光センサおよび増幅回路をガラス基板から剥離し、プラスチック基板に転写する作製方法を説明する。
始めに、ガラス基板９０１上に金属膜９０２を形成する。金属膜９０２としては、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよい。窒化物膜または金属膜９０２の膜厚は１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
次に、金属膜又は窒化物膜９０２上に絶縁膜を形成する。このとき、金属膜９０２と絶縁膜との間にアモルファス状態の金属酸化膜が２ｎｍ〜５ｎｍ程度形成される。後の工程で剥離する際、金属酸化膜中、または金属酸化膜と絶縁膜との界面、または金属酸化膜と金属膜との界面で分離が生じる。絶縁膜しては、スパッタリング法により、酸化シリコン、酸化窒化シリコン、金属酸化材料からなる膜を形成すればよい。絶縁膜の膜厚は、窒化物膜または金属膜９０２の約２倍以上、好ましくは、１５０ｎｍ〜２００ｎｍであることが望ましい。
次に、絶縁膜上に、少なくとも水素を含む材料の膜を形成する。少なくとも水素を含む材料の膜としては、半導体膜または窒化物膜等を適応することができる。本実施の形態では、半導体膜を形成する。この後、水素を含む材料の膜中に含まれる水素を拡散するための熱処理を行う。この熱処理は４１０℃以上であればよく、ポリシリコン膜の形成プロセスとは別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む材料膜として水素を含むアモルファスシリコン膜を用い、加熱してポリシリコン膜を形成する場合、結晶化させるため５００℃以上の熱処理を行えば、ポリシリコン膜を形成すると同時に水素の拡散を行うことができる。
次に、公知の手法により、ポリシリコン膜を所望の形状にエッチングし、複数のＴＦＴを形成する。ＴＦＴにおいては、ソース領域、ドレイン領域、チャネル形成領域を有するポリシリコン膜、ポリシリコン膜を覆うゲート絶縁膜、ポリシリコン膜のチャネル形成領域上に形成されたゲート電極、層間絶縁膜を介してソース領域及びドレイン領域に接続されたソース電極及びドレイン電極を有する。なお、複数のＴＦＴを組み合わせることによって増幅回路を構成する。
次に、複数のＴＦＴのうち、一つのＴＦＴのゲート電極と接続する配線を覆う第１の電極を形成する。
次いで、第１の電極と一部重なるように光電変換素子（光センサ）を形成する。本実施の形態では、光電変換素子としてダイオードを形成する。第１の電極上に光電変換層であるアモルファスシリコン膜（または微結晶シリコン膜）及び第２の電極を形成する。この後、アモルファスシリコン膜（または微結晶シリコン膜）及び第２の電極を所望の形状にエッチングしてダイオードを形成する。
次いで、封止層の形成を行い、端子電極９０４を形成する。この段階での状態を図９（Ａ）に示すものとする。図９（Ａ）においては、封止層で覆われた素子を含む層９０３が示されている。なお、一つの光センサには２つの端子電極９０４が設けられ、一方の端子電極は第２の電極と接続する。
次いで、素子を含む層９０３を固定する固定基板９０６を接着材９０５で貼りつける。なお、固定基板９０６は、ガラス基板９０１よりも剛性の高い基板を用いることが好ましい。また、接着材９０５としては、エッチャントで除去可能な有機材料からなる接着剤を用いればよい。ここでは、接着材９０５として水溶性樹脂を塗布し、その上に両面が反応剥離型接着材で覆われた部材（以下、両面シートと記す。）を用いる。
次いで、ガラス基板９０１の金属膜９０２と、素子を含む層９０３とを、物理的手段により引き剥がす。（図９（Ｂ））金属酸化膜内、絶縁膜と金属酸化膜の界面又は金属酸化膜と金属膜との界面で剥離が生じ、比較的小さな力で素子を含む層９０３をガラス基板から引き剥がすことができる。
次いで、図９（Ｃ）に示すように、接着材９０７ａでプラスチック基板９０８ａと素子を含む層９０３とを接着する。プラスチック基板９０８ａとしては、合成樹脂を用いる。プラスチック基板としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルファイド）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、またはポリフタールアミドからなるプラスチック基板を用いることが好ましい。
接着材９０７ａとしては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
次に、図９（Ｄ）に示すように接着材９０５を除去して固定基板９０６を分離する。接着材９０５を、熱反応、光反応、湿度による反応、または化学反応（例えば、水、酸素等）させて除去する。
最後にカッター、ダイジング等により分割して図９（Ｅ）の状態を得る。図９（Ｅ）では、光センサおよび増幅回路を有するチップを４つ作成した例を示している。こうして、光センサおよび増幅回路が接着材９０７ｂでプラスチック基板９０８ｂに固定されたチップを得ることができる。
また、ここでは金属膜と酸化物層とを利用した剥離法を用いたが、特に限定されず、例えば、ガラス基板をエッチャントで溶かす方法や、ガラス基板を研磨により除去する方法によって、ガラス基板から光センサおよび増幅回路を剥離してもよい。また、アモルファスシリコン膜（或いはタングステン膜や酸化タングステン膜）上に光センサおよび増幅回路を形成した後、アモルファスシリコン膜（或いはタングステン膜や酸化タングステン膜）のみをエッチングガスやエッチャントで除去する方法によって、ガラス基板から光センサおよび増幅回路を剥離してもよい。また、水素を含むアモルファスシリコン膜上に光センサおよび増幅回路を形成した後、レーザー光を照射して水素を含むアモルファスシリコン膜にアブレーションを生じさせて、ガラス基板から光センサおよび増幅回路を剥離してもよい。
また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
（実施の形態５）
本発明を実施して得た光センサチップを組み込むことによって様々な電子機器を作製することができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、プロジェクタ、液晶テレビなどのモニタ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
本発明を実施して得た光センサチップを組み込むことによって様々な電子機器を作製することができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、プロジェクタ、液晶テレビなどのモニタ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
本実施の形態では、本発明の光センサを携帯電話やＰＤＡを代表とする情報端末機器に組み込んだ例を示す。
近年、携帯電話やＰＤＡなどの情報機器の表示のカラー化、動画品質向上などでバックライトなど照明の消費電力が増加する方向にある。一方で、表示品質を落さずに省電力化を行うことが求められている。そこで、情報機器の使用環境の照度をセンシングすることで、表示装置の輝度コントロールを行ったり、キースイッチの照明制御を行うことで省電力化を図る。
図１０（Ａ）は携帯電話であり、本体２００１、筐体２００２、表示部２００３、操作キー２００４、音声出力部２００５、音声入力部２００６、光センサ部２００７、２００８等を含む。本発明は光センサ部２００７、２００８に適用することができる。光センサ部２００７で得られる照度に合わせて表示部２００３の輝度コントロールを行ったり、光センサ部２００８で得られる照度に合わせてキースイッチ２００４の照明制御を行うことで携帯電話の消費電流を抑えることができる。
また、デジタルカメラやデジタルビデオカメラなどの撮影機器の場合、光学ファインダーの接眼部（覗き窓）近傍には可視光検出センサを設け、撮影者が光学ファインダーを覗いたか否かを検出する。例えば、ファインダー接眼部に撮影者の顔が近づくと、接眼部周辺が撮影者の影になって、センサ受光量が変化することを利用する。
図１０（Ｂ）はデジタルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６、ファインダー２１０７、光センサ部２１０８等を含む。本発明は、光センサ部２１０８に適用することができる。ファインダー２１０７の近くに設けられた光センサ部２１０８のセンサ受光量が変化することで撮影者が光学ファインダーを覗いたか否かを検出する。撮影者が光学ファインダーを覗いている場合には、表示部２１０２をオフとすることで消費電力を抑えることができる。
また、プロジェクタのコンバージェンス調整の用途に本発明の光センサ素子を利用することができる。
また、表示画面を有していないカメラ（フィルムカメラ）にも本発明の光センサを搭載させることによって、光センサで得られる明るさに基づいて適切なシャッター速度と絞り値でシャッターを駆動させることができる。本発明の光センサを搭載したカメラにより失敗写真が撮られることを防止できる。
また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。
単結晶シリコン基板では、サイズに限界があり、量産にも限界があるが、本発明により安価なガラス基板上またはプラスチック基板を用いて作製すれば、大面積基板、例えば３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、または１１５０ｍｍ×１３００ｍｍサイズの基板に大量作製することができ、一つあたりの単価コストを低減することができる。
１０：基板
１２：下地絶縁膜
１３：ゲート絶縁膜
１４：配線
１５：配線
１６：第２の層間絶縁膜
１７：第３の層間絶縁膜
１８：第１の電極
１９：配線
２０：接続電極
２３：第２の電極
２４：封止層
２５：ＰＩＮ型のフォトダイオード
２６：端子電極
３０：ｎチャネル型ＴＦＴ
３１：ｎチャネル型ＴＦＴ
５０：端子電極
５１：端子電極
５３：端子電極
６０：プリント配線基板
６１：電極
６２：電極
６３：半田
６４：半田
１２：下地絶縁膜
１３：ゲート絶縁膜
１４：配線
１５：配線
１６：第２の層間絶縁膜
１７：第３の層間絶縁膜
１８：第１の電極
１９：配線
２０：接続電極
２３：第２の電極
２４：封止層
２５：ＰＩＮ型のフォトダイオード
２６：端子電極
３０：ｎチャネル型ＴＦＴ
３１：ｎチャネル型ＴＦＴ
５０：端子電極
５１：端子電極
５３：端子電極
６０：プリント配線基板
６１：電極
６２：電極
６３：半田
６４：半田
Claims (14)
- 光センサー素子と増幅回路とを同一絶縁表面上に有し、
前記増幅回路は薄膜トランジスタで構成され、
前記光センサー素子は、前記薄膜トランジスタの配線上面及び側面を覆う第１の電極と、
前記配線及び前記第１の電極と重なるとともに、前記第１の電極上に一部接する光電変換層と、
前記光電変換層上に接する第２の電極と、を有していることを特徴とする半導体装置。 - 請求項１において、前記光センサー素子と前記増幅回路を有する前記半導体装置は、基板に固定されたチップであることを特徴とする半導体装置。
- 請求項２において、前記基板はガラス基板であることを特徴とする半導体装置。
- 請求項２において、前記基板はプラスチック基板であることを特徴とする半導体装置。
- 請求項２乃至請求項４のいずれか一において、前記チップに設けられた外部端子は２端子構成であることを特徴とする半導体装置。
- 請求項１乃至請求項５のいずれか一において、前記第１の電極は、Ｔｉを含む膜であることを特徴とする半導体装置。
- 請求項１乃至請求項６のいずれか一において、前記薄膜トランジスタの前記配線は、Ｔｉを含む第１の膜と、アルミニウムを含む膜と、Ｔｉを含む第２の膜との三層構造を有することを特徴とする半導体装置。
- 請求項１乃至請求項７のいずれか一において、前記第２の電極は、前記光電変換層を介して前記第１の電極および前記配線と一部重なることを特徴とする半導体装置。
- 請求項１乃至請求項８のいずれか一において、前記半導体装置は、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、または携帯情報端末であることを特徴とする半導体装置。
- 光センサー素子と増幅回路とを同一絶縁表面上に有する半導体装置の作製方法であり、
増幅回路を構成する薄膜トランジスタの配線を形成する第１工程と、
前記配線の上面および側面を覆う第１の電極を形成する第２工程と、
前記配線および前記第１の電極と重なり、前記第１の電極上に一部接する光電変換層を形成する第３工程と、
前記光電変換層上に第２の電極を印刷法で形成する第４工程と、
前記第２の電極をマスクとして自己整合的に前記光電変換層をエッチングする第５工程と、を有することを特徴とする半導体装置の作製方法。 - 請求項１０において、前記第５工程の後に、
前記第１の電極および前記第２の電極の端部を覆う封止層を印刷法で形成する第６工程と、
前記封止層上に前記第２の電極と接する第３の電極を印刷法で形成する第７の工程とを有することを特徴とする半導体装置の作製方法。 - 光センサー素子と増幅回路とを同一絶縁表面上に有する半導体装置の作製方法であり、
増幅回路を構成する薄膜トランジスタの配線を形成する第１工程と、
前記配線の上面および側面を覆う第１の電極を形成する第２工程と、
前記配線および前記第１の電極と重なり、前記第１の電極上に一部接する光電変換層を形成する第３工程と、
前記光電変換層上にレジストマスクを印刷法で形成する第４工程と、
前記レジストマスクをマスクとして前記光電変換層をエッチングする第５工程と、
前記レジストマスクを除去する第６工程と、
前記光電変換層上に第２の電極を印刷法で形成する第７工程と、を有することを特徴とする半導体装置の作製方法。 - 請求項１２において、前記第７工程の後に、
前記第１の電極および前記第２の電極の端部を覆う封止層を印刷法で形成する第８工程と、
前記封止層上に前記第２の電極と接する第３の電極を印刷法で形成する第９の工程とを有することを特徴とする半導体装置の作製方法。 - 請求項１０乃至請求項１３のいずれか一において、前記第２の電極の形成は、前記光電変換層を介して前記配線および前記第１の電極と一部重なるように形成することを特徴とする半導体装置の作製方法。
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