KR101227022B1 - 광전 변환 장치 및 그 제작 방법과, 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 정전 파괴를 억제할 수 있는 구조를 가진 광센서를 제공하는 것을 목적으로 한다. 종래에는, 투명 전극이 수광 영역의 전체면 위에 형성되었지만, 본 발명에서는 투명 전극을 형성하지 않고, 전극으로서 p형 반도체층과 광전 변환층의 n형 반도체층을 사용한다. 따라서, 본 발명에 따른 광센서에 있어서는, 저항을 증가시켜 정전 파괴를 방지할 수 있다. 또한, 전극으로서 기능하는 p형 반도체층과 n형 반도체층의 위치들을 분리시켜 놓음으로써, 저항이 높아져 내압을 향상시킬 수 있다.
광센서, 광전 변환, 정전 파괴

Description

광전 변환 장치 및 그 제작 방법과, 반도체 장치{PHOTOELECTRIC CONVERSION DEVICE AND MANUFACTURING METHOD OF THE SAME, AND A SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 본 발명에 따른 광센서의 제작 공정을 도시한 도면.
도 2a 내지 도 2c는 본 발명에 따른 광센서의 제작 공정을 도시한 도면.
도 3a 내지 도 3c는 본 발명에 따른 광센서의 제작 공정을 도시한 도면.
도 4a 및 도 4b는 본 발명에 따른 광센서의 제작 공정을 도시한 도면.
도 5는 본 발명에 따른 광센서의 평면도.
도 6은 종래의 광센서의 단면도.
도 7a 및 도 7b는 본 발명에 따른 광센서의 제작 공정을 도시한 도면.
도 8은 본 발명에 따른 광센서를 내장한 전자 기기의 예를 도시한 도면.
도 9a 및 도 9b는 본 발명에 따른 광센서를 내장한 전자 기기의 예를 도시한 도면.
도 10a 및 도 10b는 본 발명에 따른 광센서를 내장한 전자 기기의 예를 도시한 도면.
도 11은 본 발명에 따른 광센서를 내장한 전자 기기의 예를 도시한 도면.
도 12는 본 발명에 따른 광센서의 평면도.
도 13a 및 도 13b는 본 발명에 따른 광센서를 실장한 장치의 제작 공정을 도시한 도면.
도 14a 내지 도 14c는 본 발명에 따른 광센서를 실장한 장치의 제작 공정을 도시한 도면.
도 15a 내지 도 15c는 본 발명에 따른 광센서를 실장한 장치의 제작 공정을 도시한 도면.
도 16은 본 발명에 따른 광센서를 내장한 가시광센서의 등가 회로도.
도 17은 본 발명에 따른 광센서를 내장한 가시광센서의 등가 회로도.
도 18a 및 도 18b는 본 발명에 따른 광센서의 제작 공정을 도시한 도면.
도 19a 및 도 19b는 본 발명에 따른 광센서를 내장한 전자 기기의 예를 도시한 도면.
도 20a 및 도 20d는 본 발명에 따른 광센서를 실장한 장치의 제작 공정을 도시한 도면.
도 21은 본 발명에 따른 광센서를 실장한 장치의 제작 공정을 도시한 도면.
본 발명은 광전 변환 장치에 관한 것으로, 특히 박막 반도체 소자를 이용하여 형성된 광전 변환 장치 및 그 광전 변환 장치의 제작 방법에 관한 것이다. 또 한, 본 발명은 광전 변환 장치를 사용한 전자 기기에 관한 것이다.
일반적으로 전자기파의 검출 용도에 사용되는 광전 변환 장치는 수 많이 알려져 있으며, 예를 들면 자외선에서 적외선에 걸쳐서 감도를 갖는 광전 변환 장치를 총괄해서 광센서라고 부른다. 그 중에서도 파장 400nm~700nm의 가시 광선 영역에서 감도를 갖는 광센서는 특히 가시광센서라고 불리며, 인간의 생활 환경에 의존하여 조도 조절 또는 온/오프 제어를 필요로 하는 기기류에 수 많은 가시광센서들이 사용되고 있다.
특히, 표시장치에서는 표시장치의 주위의 밝기를 검출하여, 표시 휘도를 조절한다. 왜냐하면 주위의 밝기를 검출하여, 적절한 표시 휘도를 얻음으로써, 불필요한 전력을 줄이는 것이 가능하기 때문이다. 특히, 휴대전화 또는 퍼스널 컴퓨터에 그러한 휘도 조정용의 광센서가 사용되고 있다(예를 들면 특허문헌 1 참조).
또한, 주위의 밝기뿐만 아니라, 표시장치, 특히 액정 표시장치의 백라이트의 휘도를 광센서에 의해 검출하여, 표시 화면의 휘도를 조절한다(예를 들면 특허문헌 2 및 3 참조).
또한, 프로젝터를 사용한 표시장치에 있어서는, 광센서를 이용하여 컨버젼스(convergence) 조정을 행한다. 컨버젼스 조정은 RGB의 각 색의 영상이 어긋남을 발생하지 않도록, 영상을 조정하는 것이다. 광센서를 이용하여, 각 색의 영상의 위치를 검출하고, 올바른 위치에 영상을 배치한다(예를 들면 특허문헌 4 참조).
종래 사용되었던 광센서의 구조는 도 6에 도시되어 있다. 도 6에 있어서, 기판(1001) 위에는 제1 투명전극(1002)이 형성되고, 제1 투명전극(1002) 위에는 광전 변환층으로 기능하는 p형 반도체층(1003), 진성 반도체층(1004) 및 n형 반도체층(1005)이 형성되어 있다. 또한, n형 반도체층(1005) 위에는 제2 투명전극(1006)이 형성되어 있다. 다음에, 투명전극(1002 및 1006)을 덮도록 절연 분리층(1007)이 형성되고, 절연 분리층(1007) 내에 콘택트 홀이 형성된다. 또한, 제1 투명전극(1002)에 접속되는 제1 인출 전극(1008)과, 제2 투명전극(1006)에 접속되는 제2 인출 전극(1009)이 형성되어 있다.
도 6에 나타낸 광센서에 있어서는, 투명전극(1002 및 1006)이 형성되어 있기 때문에, 저항이 저하하고, 정전기가 보다 빨리 방전되며, 정전 파괴가 일어나기 쉬워진다고 하는 문제점이 있다. 또, 광전 변환층인 p형 반도체층(1003), 진성 반도체층(1004) 및 n형 반도체층(1005)의 단부에 전계가 집중됨으로써, 정전 파괴가 일어나기 더 쉬워진다고 하는 염려가 있다.
또한, 투명전극(1006)이 광전 변환층의 상부층인 n형 반도체층(1005)의 전체면 위에 형성되고, 투명 전극(1006)이 광전 변환층의 하부층인 p형 반도체층(1003)의 전체면 위에 형성되어 있기 때문에, 광전 변환층에 입사되는 광의 강도가 감소될 수 있다.
[특허문헌 1] 일본 특개 2003-60744호 공보
[특허문헌 2] 일본 특허 제3171808호 공보
[특허문헌 3] 일본 특허 제3193315호 공보
[특허문헌 4] 일본 특개 2003-47017호 공보
상기의 문제점을 감안하여, 본 발명은 정전 파괴를 억제할 수 있는 구성을 가진 광센서를 제공하는 것을 목적으로 한다.
본 발명에 있어서, 상기 문제점을 해결하기 위한 본 발명의 하나의 특징은 수광 영역의 전체면과 겹치는 투명전극을 형성하지 않는다는 점이다. 또, 본 발명에 있어서는, 광전 변환층의 p형 반도체층을 일측의 전극으로서 사용하고, n형 반도체층을 타측의 전극으로서 사용한다. p형 반도체층 및 n형 반도체층을 하나의 전극으로서 사용하면, 저항이 높아져 정전 파괴를 억제할 수 있다.
또한, 전극으로 기능하는 p형 반도체층과 n형 반도체층의 위치를 분리시켜 놓음으로써, 저항이 높아져 내압을 향상시킬 수 있다.
본 발명은 기판 위에, 일 도전형을 갖는 제1 반도체층과, 진성 반도체층인 제2 반도체층과, 상기 도전형과 반대의 도전형을 갖는 제3 반도체층을 구비한 광전 변환층과; 상기 광전 변환층 내에 형성된 개구부를 통해서 상기 제1 반도체층과 접촉하는 제1 전극과; 상기 제3 반도체층과 접촉하는 절연층과; 상기 절연층 내에 형성된 개구부를 통해서 상기 제3 반도체층과 접촉하는 제2 전극을 구비하고, 상기 제1 전극, 상기 절연층 및 상기 제2 전극으로 덮여 있지 않은 영역에서는 상기 제3 반도체층이 제거되어 있는 광전 변환 장치에 관한 것이다.
또한, 본 발명은 광전 변환 장치의 제작 방법에 관한 것이다. 이 광전 변환 장치의 제작 방법은 기판 위에, 일 도전형을 갖는 제1 반도체층과, 진성 반도체층인 제2 반도체층과, 상기 제1 반도체층의 도전형과 반대의 도전형을 갖는 제3 반도체층을 구비한 광전 변환층을 형성하는 단계와; 상기 광전 변환층 위에 제1 개구부를 갖는 절연층을 형성하는 단계와; 상기 광전 변환층 내에 제2 개구부를 형성하는 단계와; 상기 제2 개구부를 통해서 상기 광전 변환층의 상기 제1 반도체층과 접촉하는 제1 전극을 형성하는 단계와; 상기 제1 개구부를 통해서 상기 광전 변환층의 상기 제3 반도체층과 접촉하는 제2 전극을 형성하는 단계를 포함하고, 상기 제1 전극, 상기 절연층 및 상기 제2 전극으로 덮여 있지 않은 영역에서는 상기 제3 반도체층이 제거되어 있다.
본 발명은 기판 위의 광전 변환 소자와, 상기 광전 변환 소자의 출력값의 신호 처리를 위한 회로를 구비하고, 상기 광전 변환 소자는 일 도전형을 갖는 제1 반도체층과, 진성 반도체층인 제2 반도체층과, 상기 제1 반도체층의 도전형과 반대의 도전형을 갖는 제3 반도체층을 구비한 광전 변환층과; 상기 광전 변환층 내에 형성된 개구부를 통해서 상기 제1 반도체층과 접촉하는 제1 전극과; 상기 제3 반도체층과 접촉하는 절연층과; 상기 절연층 내에 형성된 개구부를 통해서 상기 제3 반도체층과 접촉하는 제2 전극을 구비하고, 상기 광전 변환층의 상기 제1 전극, 상기 절연층 및 상기 제2 전극으로 덮여 있지 않은 영역에서는, 상기 제3 반도체층이 제거되어 있으며, 상기 회로는 복수의 박막 트랜지스터를 포함하고, 상기 복수의 박막 트랜지스터의 각각은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 섬 형상의 반도체 영역과, 게이트 절연막과, 게이트 전극과, 상기 소스 영역에 전기적으로 접속된 소스 전극과, 상기 드레인 영역에 전기적으로 접속된 드레인 전극을 포함한다.
상기 회로는 광전 변환 소자의 출력값을 증폭시키는 증폭회로이다.
본 발명은 기판 위의 제1 전극과; 일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과; 상기 제1 전극과 상기 광전 변환층을 덮는 절연막과; 상기 절연막 위의 상기 제1 전극의 일부와 접촉하는 제2 전극과; 상기 절연막 위의 상기 제3 반도체막의 일부와 접촉하는 제3 전극을 구비하고, 상기 광전 변환층은 상기 제1 전극의 일부와 겹쳐서 접촉하는 광전 변환 장치에 관한 것이다.
본 발명에 있어서는, 상기 제1 전극이 투명 전극이다.
본 발명에 있어서, 투명전극은 실리콘을 포함하는 산화인듐-산화주석 합금, 산화아연, 산화주석, 산화인듐, 또는 산화인듐이 2wt%이상~20wt%이하의 산화아연과 혼합되어 있는 타깃을 이용하여 형성된 산화인듐-산화아연 합금 중 어느 것인가를 포함한다.
본 발명에 있어서는, 상기 제1 전극이 차광 도전막이다.
본 발명에 있어서, 차광 도전막은 티탄, 텅스턴, 탄탈, 몰리브덴, 네오디뮴, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금, 알루미늄, 금, 은, 혹은 동으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 혹은 질화 몰리브덴으로 이루어진 단층막 중 어느 것인가를 포함한다.
본 발명에 있어서는, 제3 반도체층을 제거한 후에, 개구부를 가진 제2 절연막을 형성하고, 이 개구부를 통해서, 상기 제1 전극과 상기 제2 전극 각각에 접속되는 제1 인출 전극과 제2 인출 전극을 형성한다.
본 발명에 있어서, 상기 기판과 상기 제1 반도체층 사이에는, 도전막이 형성된다.
본 발명에 있어서, 상기 도전막은 투명 도전막이다.
본 발명에 있어서, 상기 기판과 상기 제1 반도체층 사이에는 칼라 필터가 형성된다.
본 발명에 있어서, 소스 전극과 드레인 전극의 각각은 적층막이다.
본 발명에 있어서, 상기 적층막은 티탄(Ti)막과, 실리콘(Si)을 미량 포함하는 알루미늄(Al)막, 및 티탄(Ti)막을 적층함으로써 형성된다.
본 발명에 있어서, 상기 소스 전극 및 상기 드레인 전극의 각각은 단층막이다.
본 발명에 있어서, 상기 단층막은 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 또는 백금(Pt)으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는, 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어진 단층 막이다.
본 발명은 기판 위의 제1 전극과; 상기 제1 전극 위에, 일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과; 상기 제1 전극과 상기 광전 변환층을 덮는 절연막과; 상기 절연막 위에 형성되며 상기 제1 전극의 일부와 접촉하는 제2 전극과; 상기 절연막 위에 형성되며, 상기 제3 반도체막의 일부와 접촉하는 제3 전극을 구비하고, 상기 광전 변환층은 상기 제1 전극의 일부와 중첩 및 접촉하도록 되어 있는 광전 변환 장치에 관한 것이다.
본 발명에 있어서는, 상기 제1 전극이 투명 전극이다.
본 발명에 있어서, 투명전극은 실리콘을 포함하는 산화인듐-산화주석 합금, 산화아연, 산화주석, 산화인듐, 또는 산화인듐이 2wt%이상~20wt%이하의 산화아연과 혼합되어 있는 타깃을 이용하여 형성된 산화인듐-산화아연 합금 중 어느 것인가를 포함한다.
본 발명에 있어서는, 상기 제1 전극이 차광 도전막이다.
본 발명에 있어서, 차광 도전막은 티탄, 텅스턴, 탄탈, 몰리브덴, 네오디뮴, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금, 알루미늄, 금, 은, 혹은 동으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는, 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 혹은 질화 몰리브덴으로 이루어진 단층막 중 어느 것인가를 포함한다.
본 발명에 있어서, 상기 기판은 가요성 기판이다.
본 발명에 있어서, 상기 기판은 글래스 기판이다.
본 발명에 있어서, 상기 가요성 기판은, 폴리에틸렌나프탈레이트(PEN) 필름, 폴리에틸렌테레프탈레이트(PET) 필름, 폴리부틸렌타프탈레이트(PBN) 필름 중 하나이다.
본 발명에 따르면, 정전 파괴를 억제한 광센서를 제작할 수 있다. 또, 이러한 광센서를 내장한 전자 기기의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따라 제작된 광센서에 있어서는, 흡수되는 광의 파장을 인간의 눈의 감도에 근접시키는 것이 가능하다.
본 발명의 이들 목적, 특징, 및 이점과 그 외의 목적, 특징, 및 이점은 첨부된 도면을 참조하여 아래에 상세히 설명된 발명의 내용으로부터 더 분명해질 것이다.
(실시예)
도 1a 내지 도 1c, 도 2a 내지 도 2c, 및 도 3a 내지 도 3c를 참조하여 본 실시예를 설명한다.
우선, 기판(101) 위에, p형 반도체막(102)으로서 예를 들면 p형 세미 아모르포스(semi-amorphous) 반도체막을 형성한다. 본 실시예에서는, 기판(101)으로서 가요성 기판을 사용하고, 구체적으로는 폴리에틸렌나프탈레이트(PEN)의 필름을 사용한다. 폴리에틸렌테레프탈레이트 이외에도, 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌나프탈레이트(PBN) 등의 필름을 이용해도 된다. 또한, 글래스 기판을 이용해 도 좋다.
p형 반도체막(102)으로서, 주기표의 13족에 속하는 불순물 원소, 예를 들면 보론(B)을 포함하는 세미 아모르포스 실리콘막 플라즈마 CVD법으로 형성한다.
세마 아모르포스 반도체막은 비정질 반도체와 결정구조를 갖는 반도체(단결정, 다결정을 포함) 간의 중간적인 구조를 갖는 반도체를 포함한다. 이 세미 아모르포스 반도체막은 자유 에너지적으로 안정한 제3의 상태를 갖고, 단거리 질서와 격자 왜곡을 갖는 결정 물질이며, 그 결정립 크기(crystal grain size)는 0.5~20nm으로서 비단결정 반도체막 내에 분산되어 있다. 세미 아모르포스 반도체막에 있어서, 라만(Raman) 스펙트럼이 520cm-1보다 낮은 파수(wave number) 측으로 시프트되고, 또, X-선 회절에서는 Si의 결정 격자에 의해 야기된다고 하는 (111) 및 (220)의 회절 피크가 관측된다. 또한, 댕글링 본드를 종단시키기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함한다. 본 명세서에서는 편의상, 이러한 반도체막을 세미 아모르포스 반도체(SAS)막이라고 부른다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함해서 격자 왜곡을 더 조장시킴으로써 안정성이 향상되어 양호한 세미 아모르포스 반도체막을 얻는다. 또, 미결정 반도체막(마이크로 크리스탈 반도체막)도 세미 아모르포스 반도체막에 포함된다는 점에 유념한다.
SAS막은 규화물 기체의 글로우(glow) 방전 분해에 의해 획득될 수 있다. 대표적인 규화물 기체로서는, SiH4을 사용하고, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4등을 사용할 수 있다. 수소, 혹은 수소에 헬륨, 아르곤, 크립톤, 및 네 온의 일종 또는 복수 종의 희가스 원소를 부가한 가스에, 이 규화물 기체를 희석해서 SAS막을 용이하게 형성한다. 2배∼1000배의 희석율 범위에서 규화물 기체를 희석하는 것이 바람직하다. 또한, 규화물 기체 중에, CH4 혹은 C2H6 등의 탄화물 기체, GeH4 혹은 GeF4 등의 게르마늄 기체, F2 등을 혼입시켜서, 에너지 대역폭을 1.5~2.4eV 또는 0.9~1.1 eV로 조절해도 된다.
p형 반도체막(102)을 형성한 후에, 도전형을 부여하는 불순물을 포함하지 않는 반도체막(진성 반도체막)(103) 및 n형 반도체막(104)을 순차적으로 형성한다(도 1a). 이에 따라, p형 반도체막(102), 진성 반도체막(i형 반도체막이라고도 함)(103) 및 n형 반도체막(104)을 포함하는 광전 변환층이 형성된다.
진성 반도체막(103)으로서는, 예를 들면 플라즈마 CVD법으로 세미 아모르포스 실리콘막을 형성해도 된다. 또, n형 반도체막(104)으로서는, 주기표의 15족에 속하는 불순물 원소, 예를 들면 인(P)을 포함하는 세미 아모르포스 실리콘막을 형성해도 되고, 혹은 세미 아모르포스 실리콘막을 형성한 후, 주기표의 15족에 속하는 불순물 원소를 도입해도 된다. 단 p형 세미 아모르포스 반도체막(102) 및 n형 세미 아모르포스 반도체막(104)의 도전성이 1 S/cm가 되도록 불순물의 양을 조절한다는 점에 유념한다.
또, p형 반도체막(102), 진성 반도체막(103), n형 반도체막(104)으로서, 세미 아모르포스 반도체막뿐만 아니라, 아모르포스 반도체막을 이용해도 된다.
본 실시예에서는, p형 반도체막, 진성 반도체막 및 n형 반도체막의 순으로 적층한다. 그러나, p형 반도체막과 n형 반도체막은 반대의 순서로 적층해도 좋다. 즉, n형 반도체막, 진성 반도체막 및 p형 반도체막의 순으로 적층해도 된다.
다음에, n형 반도체막(104) 위에, 스크린 인쇄법 등으로 홈(108)을 가진 절연막(106)을 형성한다(도 1b). 홈(108)은 n형 반도체막(104)과 접촉한다. 다음에, 레이저 스크라이빙(scribing)에 의해 절연막(106), n형 반도체막(104), 진성 반도체막(103) 및 p형 반도체막(102)에, 홈(107)을 형성한다(도 2a). 홈(107)은 p형 반도체막(102), 진성 반도체막(103) 및 n형 반도체막(104) 내에 형성되고, p형 반도체막(102)과 접촉한다. 또, 홈(107)의 폭은 50㎛~300㎛이다.
홈(107)을 형성한 후에, 도전성 페이스트를 이용하여 잉크젯 법으로 전극층(110, 111)을 형성한다(도 2b). 도전성 페이스트로서는, 은(Ag), 금(Au), 동(Cu), 혹은 니켈(Ni) 등의 금속재료를 포함하는 도전성 페이스트, 또는 도전성 카본 페이스트를 사용할 수 있다. 또, 전극층(110 및 111)을 스크린 인쇄법으로 형성해도 된다.
다음에, 전극층(110 및 111)과 절연막(106)을 마스크로서 사용해서 에칭을 행한다(도 2c). 이 에칭에 의해, n형 반도체막(104)의 일부, 진성 반도체막(103)의 일부, 및 절연막(106)의 일부가 에칭되어 개구부(120)가 형성된다.이 공정에 의해, n형 반도체막(104)이 제거되어, 진성 반도체막(103)의 일부가 노출된다. 이에 따라, n형 반도체막(104)과 전극층(110)이 전기적으로 분리되어, 전극층(110 및 111)이 쇼트되지 않는다.
다음에, 전극층(110 및 111), 절연막(106), n형 반도체막(104), 에칭에 의해 노출되는 진성 반도체막(103), 및 p형 반도체막(102)을 덮도록 절연막(112)을 형성한다(도 3a). 또한, 레이저 스크라이빙에 의해 절연막(112) 내에 홈(121 및 122)을 다시 형성하고(도 3b), 도전성 페이스트를 이용하여 인출 전극(113 및 114)을 형성한다(도 3c). 전극층(110 및 111)을 형성하는 경우와 같은 재료를 도전 페이스트에 사용해도 된다.
이상과 같이, 광센서의 1개의 셀이 형성된다. 본 실시예에서 제작한 광센서에 있어서는, 광전 변환층인 p형 반도체막(102), 진성 반도체막(103) 및 n형 반도체막(104) 중에서, p형 반도체막(102) 및 n형 반도체막(104)이 실질적으로 전극으로서 기능하기 때문에, 투명전극을 형성할 필요가 없다.
또, 본 발명의 광센서에 있어서는, 전극층(110)이 p형 반도체막(102)과 접촉하는 영역(116)과, 전극층(111)이 n형 반도체막(104)과 접촉하는 영역(117)을 거리적으로 분리시켜 놓을 수 있다. 전류는 인출 전극(113), 전극층(110), p형 반도체막(102), 진성 반도체막(103), n형 반도체막(104), 전극층(111) 및 인출 전극(114)을 흐른다. 상술한 바와 같이, 전극층(110)이 p형 반도체막(102)과 접촉하는 영역과, 전극층(111)이 n형 반도체막(104)과 접촉하는 영역이 위치적으로 떨어져 있으므로, 전계가 집중되지 않으며, 정전 파괴에 대한 내압을 향상시킬 수 있다.
도 12는 도 3c의 광센서의 평면도이다. 단 절연막(112)을 도시하지 않은 점에 유념한다. 전극층(110, 111) 간의 거리를 X1(㎛)이라고 하면, X1이 클 때 저항이 증가한다. 따라서, 소자 전체의 저항값과 정전 파괴에 대한 내압을 감안해서 X1을 결정할 필요가 있다. 즉, X1이 지나치게 작으면 저항이 낮아져 정전 파괴에 대한 내압도 낮아진다. 한편, X1이 지나치게 크면, 소자 전체의 저항이 지나치게 증가하여, 소자로서 기능하지 않게 된다.
본 발명에 따르면, 정전 파괴가 억제된 광센서를 제작할 수 있으므로, 이러한 광센서를 내장한 신뢰성 높은 제품을 얻는 것이 가능하다.
또, 광전 변환층에 사용된 반도체막을 전극으로서 기능하도록 사용할 수 있기 때문에, 종래의 광센서보다 광센서의 두께를 얇게 하는 것이 가능하다.
또한, 종래 형성된 투명전극을 형성하지 않고, 광전 변환층에 사용된 반도체막을 전극으로서 기능하도록 사용함으로써, 본 발명에 따른 광센서가 흡수하는 광의 파장을, 인간의 눈의 감도에 근접시킬 수 있게 된다.
(실시예 1)
본 실시예에서는, 본 발명에 의해 얻을 수 있은 광센서를 내장한 여러 가지 전자 기기의 예에 관하여 설명한다. 본 발명이 적용되는 전자 기기로서는, 컴퓨터, 디스플레이, 휴대전화, 텔레비젼 등을 들 수 있다. 그것들의 전자 기기의 구체적인 예가 도 8, 도 9a 및 도 9b, 도 10a 및 도 10b, 도 11, 및 도 19에 도시되어 있다.
도 8은 휴대전화를 나타낸 것으로서, 본체(A)(601), 본체(B)(602), 섀시(603), 조작 키(604), 음성 입력부(605), 음성 출력부(606), 회로 기판(607), 표시 패널(A)(608), 표시 패널(B)(609), 경첩(610), 투광성 재료부(611), 및 광센서(612)를 포함한다. 본 발명은 광센서(612)에 적용될 수 있다.
광센서(612)는 투광성 재료부(611)를 투과한 빛을 검출하고, 검출한 외부의 빛의 조도에 의존하여 표시 패널(A)(608) 및 표시 패널(B)(609)의 휘도를 제어하거나, 광센서(612)가 획득한 조도에 근거해 조작키(604)의 조명을 제어한다. 이에 따라, 휴대 전화의 소비 전류를 억제할 수 있다.
도 9a 및 도 9b는 휴대전화의 다른 예를 나타낸다. 도 9a 및 도 9b에 있어서, 참조번호 621은 본체, 622는 섀시, 623은 표시 패널, 624는 조작 키, 625는 음성 출력부, 626은 음성 입력부, 627 및 628은 광센서부를 나타낸다.
도 9a에 나타낸 휴대전화에서는, 본체(621) 내에 설치된 광센서부(627)에 의해 외부의 빛을 검출함으로써 표시 패널(623) 및 조작 키(624)의 휘도를 제어하는 것이 가능하다.
또, 도 9b에 나타낸 휴대전화에서는, 도 9a의 구성에 더해서, 본체(621) 내부에 광센서부(628)가 설치되어 있다. 광센서부(628)에 의해, 표시 패널(623)에 설치되는 백라이트의 휘도를 검출하는 것도 가능하다.
도 10a는 컴퓨터로서, 본체(631), 섀시(632), 표시부(633), 키보드(634), 외부 접속부(635), 포인팅 마우스(636) 등을 포함한다.
또, 도 10b는 텔레비젼 수상기 등의 표시 장치를 나타낸다. 본 표시장치는 섀시(641), 지지대(642), 표시부(643) 등을 포함한다.
도 10a에 도시된 컴퓨터의 표시부(633) 및 도 10b에 도시된 표시장치의 표시부(643)로서, 액정 패널을 사용했을 경우의 자세한 구성이 도 11에 도시되어 있다.
도 11에 나타낸 액정 패널(662)은 섀시(661)에 내장되어 있고, 기판(651a 및 651b), 기판(651a 및 651b) 사이에 삽입된 액정층(652), 편광 필터(653a 및 653b), 백라이트(654) 등을 포함한다. 또, 섀시(661)에는 광센서부(655)가 형성되어 있다.
본 발명을 이용하여 제작된 광센서부(655)는 백라이트(653)로부터의 광량을 검출하고, 그 정보가 피드백되어서 액정 패널(662)의 휘도가 조절된다.
도 19a 및 도 19b는 본 발명의 광센서를 카메라, 예를 들면 디지털 카메라에 내장한 예를 도시한 도면이다. 도 19a는 디지털 카메라의 전면에서 본 사시도, 도 19b는 디지털 카메라의 후면에서 본 사시도다. 도 19a에 있어서, 디지털 카메라에는, 릴리스 버튼(1301), 메인 스위치(1302), 파인더(1303), 플래시부(1304), 렌즈(1305), 경통(barrel; 1306), 섀시(1307)가 구비되어 있다.
또한, 도 19b에 있어서, 디지털 카메라에는 파인더 접안경(1311), 모니터(1312), 및 조작 버튼(1313)이 구비되어 있다.
릴리스 버튼(1301)을 반 정도 누르면, 초점 조절 기구 및 노출 조절 기구가 작동하고, 릴리스 버튼을 최하부까지 누르면 셔터가 열린다.
메인 스위치(1302)를 누르거나 회전시킴으로써, 디지털 카메라의 전원이 온 또는 오프된다.
파인더(1303)는 디지털 카메라의 전면에 있는 렌즈(1305)의 상부에 위치되어, 도 19b에 도시된 파인더 접안경(1311)로부터 촬영 범위 및 초점을 확인하기 위한 장치다.
플래시부(1304)는 디지털 카메라의 전면 상부에 위치되어, 피사체 휘도가 충분하지 않을 때에, 릴리스 버튼이 눌러져서 셔터가 열리는 것과 동시에 보조 빛을 조사한다.
렌즈(1305)는 디지털 카메라의 정면에 위치되며, 포커싱 렌즈, 줌 렌즈 등으로 구성된다. 이 렌즈는 도시되어 있지 않은 셔터 및 조리개와 함께 촬영 광학계를 구성한다. 또한, 렌즈의 후방에는, CCD(Charge Coupled Device) 등의 촬상소자가 설치된다.
경통(1306)은 포커싱 렌즈, 줌 렌즈 등의 포커스를 조절하기 위해서 렌즈의 위치를 이동시킨다. 촬영 시에는, 경통을 풀어서, 렌즈(1305)를 전방으로 이동시킨다. 또한, 휴대 시에는, 렌즈(1305)를 뒤쪽으로 이동시켜서 콤팩트하게 한다. 또한, 본 실시예에서는, 경통을 풀어냄으로써 피사체를 줌 촬영할 수 있는 구조를 사용하고 있지만, 이 구조에 한정되는 것이 아니라, 섀시(1307) 내부의 촬영 광학계의 구조에 의해 경통을 풀어내지 않더라도 줌 촬영이 가능한 구조도 사용될 수 있다는 점에 유념한다.
파인더 접안경(1311)은 디지털 카메라의 후면 상부에 위치되어, 촬영 범위 및 초점을 확인할 때에 접안한다.
조작 버튼(1313)은 디지털 카메라의 후면에 설치된 각종 기능 버튼으로서, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등으로 구성되어 있다.
본 발명에 따른 광센서를 도 19a 및 도 19b에 도시된 카메라에 내장할 때, 광센서는 빛의 유무 및 빛의 강도를 검출할 수 있어, 카메라의 노출 조절 등을 할 수 있다.
또, 본 발명의 광센서는 그 밖의 전자 기기, 예를 들면 프로젝션 TV 및 내비게이션 시스템 등에도 적용될 수 있다. 즉, 본 발명의 광센서는 빛을 검출할 필요가 있으면 어떠한 전자 기기에도 응용하는 것이 가능하다.
(실시예 2)
본 실시예에서는, 보조 전극을 설치한 예를 도 4a 및 도 4b와 도 5를 참조하여 설명한다.
도 4a에 있어서, 참조번호 201은 기판, 203은 p형 반도체막, 205는 진성 반도체막, 206은 n형 반도체막을 나타낸다. 또, 207 및 208은 전극층, 209 및 210은 절연막, 211 및 212는 인출 전극을 나타낸다.
본 실시예는 실시예의 구조뿐만 아니라 보조 전극(204)을 설치한 구조를 갖는다. 보조 전극(204)은 도전막을 이용하여 형성해도 된다. 본 실시예에서는, 투명 도전막을 도전막을 사용하고, 실리콘(Si)을 포함하는 산화인듐-산화주석 합금(Si를 포함하는 인듐 주석 산화물이라고도 함)을 투명 도전 재료로서 사용한다. Si을 포함하는 산화인듐-산화주석 합금 이외에도, 산화아연(ZnO), 산화주석(SnO2), 산화인듐, 산화인듐에 2∼20wt%의 산화아연(ZnO)을 혼합한 타깃을 사용하여 형성된 도전막 재료를 이용해도 된다.
수광 영역의 면적을 충분히 확보할 수 있는 경우에는, 보조 전극(204)을 투명 도전막이 아닌 도전막을 이용해서 형성해도 좋다. 이러한 도전막으로서, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄 (Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 또는 구리(Cu)로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어진 단층막을 사용해도 된다.
보조 전극(204)을 형성하면, 소자 전체의 저항이 낮아지는 한편, p형 반도체막(203)과 접하도록 보조 전극(204)을 형성함으로써, p형 반도체막(203)과 n형 반도체막(206)의 전기 저항을 같게 할 수 있다고 하는 이점이 있다.
또, 보조 전극(204)을 사용하는 경우에는, 도 4b에 나타낸 바와 같이, 전극층(207, 208)을 분리하기 위해 진성 반도체막(205)을 에칭할 때에, 보조 전극(204)을 에칭 스톱퍼로서 사용함으로써 에칭을 할 수 있다. 따라서, 보조 전극(204)이 노출할 때까지 진성 반도체막(205)을 에칭하는 것이 가능하다.
도 5는 도 4b의 광센서의 평면도이다. 도면을 보기 쉽게 하기 위해서, 절연막(209)은 점선으로 둘러싸인 영역으로 표시되고, 절연막(210)은 도시되어 있지 않다. 또, 홈(221 및 222)은 도 1c의 홈(107 및 108)에 대응한다.
보조 전극(204)과 전극층(208) 간의 거리를 X2(㎛)라고 하면, X2가 클 때 저항이 증가한다. 이 때문에, 소자 전체의 저항값과 정전 파괴에 대한 내압을 감안해서 X2을 결정할 필요가 있다. 즉, X2이 지나치게 작으면, 저항이 낮아져 정전 파괴에 대한 내압도 작아진다. 한편, X2가 지나치게 크면, 소자 전체의 저항이 지나치게 증가하여, 소자로서 기능하지 않게 된다.
또, 본 실시예는 실시예 및 실시예 1의 어떠한 기재에도 응용하는 것이 가능하다.
(실시예 3)
본 실시예에 있어서는 본 발명의 광센서에 칼라 필터를 형성한 예를 도 7a 및 도 7b를 사용하여 설명한다.
도 7a는 도 2c의 광 센서에 칼라 필터를 형성한 광센서를 나타낸다. 도 7a의 광센서에 있어서는 기판(301), p형 반도체막(302), 진성 반도체막(303), n형 반도체막(304), 절연막(305), 전극층(306 및 307), 절연막(308), 인출 전극(309 및 310), 및 칼라 필터(311)가 형성되어 있다.
칼라 필터(311)를 설치함으로써, 적색(R), 녹색(G), 청색(B) 각각의 빛을 선택적으로 흡수할 수 있다.
또, 칼라 필터를 기판과 광전 변환층 사이에 형성한 예를 도 7b에 나타낸다.
도 7b에 있어서, 참조번호 321은 기판, 322은 p형 반도체막, 323은 진성 반도체막, 324는 n형 반도체막, 325 및 328은 절연막, 326 및 327은 전극층, 329 및 330은 인출 전극, 331은 칼라 필터, 332는 패시베이션막을 나타낸다. 패시베이션막(332)은 절연막(325)과 같은 재료를 이용하여 형성되어도 된다.
도 7b와 같은 구조에 있어서는, 기판측으로부터 경사지게 빛이 들어가도, 빛이 칼라 필터를 통과할 수 있으므로, 입사하는 빛을 유효하게 이용할 수 있다.
또, 본 실시예는 실시예와 실시예 1 및 2의 어떠한 기재에도 응용하는 것이 가능하다.
(실시예 4)
본 실시예에 있어서는, 본 발명의 광전 변환장치를 사용한 반도체장치를 도 13a 및 도 13b, 도 14a 및 도 14b, 도 15a 내지 도 15c, 도 16, 도 17, 및 도 20a 내지 도 20d를 사용하여 설명한다.
도 13a에서는, 본 발명의 광전 변환 장치를 사용한 반도체 장치의 예로서, 2단자의 가시광센서 칩(2.0mm × l.5mm)의 예를 나타낸다. 도 13a에 있어서, 참조번호 710은 기판, 712은 베이스 절연막, 713은 게이트 절연막을 나타낸다. 수광된 빛은 기판(710), 베이스 절연막(712) 및 게이트 절연막(713)을 통과하기 때문에, 이것들의 재료는 모두 투광성이 높은 재료를 사용하는 것이 바람직하다.
PIN형 광전 변환 소자(725)는 실시예의 기재에 의거하여 형성되어도 되고, 본 실시예는 그 개략을 나타낸다. 본 실시예의 광전 변환 소자(725)는 배선(719)과, 보호 전극(718)과, 광전 변환층(721)인 p형 반도체층(721p), n형 반도체층(721n), p형 반도체층(721p)과 n형 반도체층(721n) 사이에 개재된 진성(i형) 반도체층(721i)과, 단자 전극(726)을 갖는다.
배선(719)은 고융점 금속막과 저저항 금속막(알루미늄 합금 또는 순 알루미늄 등)의 적층구조를 갖는다. 여기에서는, 배선(719)이 티탄막(Ti막)과 알루미늄막(Al막)과 Ti막을 순차적으로 적층한 3층 구조를 갖는다. 보호 전극(718)은 배선(719)을 덮도록 형성되어 있다.
광전 변환층(721)을 에칭할 때에, 배선(719)은 배선(719)을 덮고 있는 보호 전극(718)에 의해 보호된다. 보호 전극(718)의 재료는 광전 변환층(721)의 에칭 가스(또는 에천트)에 대하여 광전 변환층보다도 에칭 속도가 낮은 도전 재료인 것이 바람직하다. 부가하여, 보호 전극(718)의 재료는 광전 변환층(721)과 반응해서 합금으로 되지 않는 도전 재료인 것이 바람직하다.
또한, PIN형 광전 변환 소자(725)의 출력값의 신호 처리를 위한 회로가 설치되어 있다. 본 실시예에 있어서는, PIN형 광전 변환 소자(725)의 출력값의 신호 처리를 위한 회로로서 증폭회로가 구비되어 있다. 동일 기판 위에 설치되어 광전 변환 소자(725)의 출력값을 증폭하는 증폭회로는 n채널형 박막 트랜지스터(Thin Film Transistor(TFT))(730 및 731)에 의한 커런트 미러 회로(732)로 구성되어 있다(도 13a).
또한, 도 13b는 2단자의 가시광센서의 등가 회로도를 나타낸다. 도 13b는 n채널형 TFT를 사용한 등가 회로도이지만, n채널형 TFT 대신에 p채널형 TFT만을 이용해도 된다.
도 13a에는 2개의 TFT가 도시되어 있다. 그러나, 예를 들어 출력값을 5배로 증가시키기 위해서는, n채널형 TFT(730)(채널 길이(L) 및 채널 폭(W)이 각각 8㎛, 50㎛)을 2개, n채널형 TFT(731)(채널길이(L) 및 채널 폭(W)이 각각 8㎛, 50㎛)을 10개 설치해도 된다.
또한, 출력값을 m배로 증가시키기 위해서는, n채널형 TFT(730)를 1개, n채널형 TFT(731)을 m개 설치해도 된다. 특히, 출력값을 100배로 증가시키기 위해서는, n채널형 TFT(730)를 1개, n채널형 TFT(731)을 100개 설치한 예를, 도 16에 나타낸 다. 도 16에 있어서 도 13a 및 도 13b와 도 14a 내지 도 14c와 같은 참조번호는 동일한 부분을 나타낸다는 점에 유념한다. 도 16에 있어서, n채널형 TFT(731)은 100개의 n채널형 TFT(731a, 731b, 731c, 731d...)을 포함한다. 이에 따라, 광전 변환 소자(725)에서 발생한 광전류가 100배로 증폭되어서 출력된다.
도 17은 증폭회로를 p채널형 TFT로 형성하는 경우의 등가 회로도를 나타낸다. 도 17에 있어서, 단자 전극(726 및 753)은 도 13b와 동일하지만, 광전 변환 소자(825)와 p채널형 TFT(830, 831)에 각각 접속되어도 된다. p채널형 TFT(830)은 광전 변환 소자(825)의 애노드측의 전극에 전기적으로 접속된다. 광전 변환 소자(825)에 있어서는, p채널형 TFT(830)에 접속된 제2 전극(애노드측의 전극) 위에 n형 반도체층, 진성 반도체층(i형 반도체층), 및 p형 반도체층을 순차적으로 적층한 후, 제1 전극(캐소드측의 전극)을 형성해도 된다. 또한, 적층순서를 반대로 한 광전 변환 소자를 이용해도 된다. 즉, 제1 전극(애노드측의 전극) 위에 p형 반도체층, 진성 반도체층(i형 반도체층), 및 n형 반도체층을 순차적으로 적층한 후, p채널형 TFT(830)에 접속된 제2 전극(애노드측의 전극)을 형성하고, 제1 전극에 접속된 캐소드측의 단자전극을 형성해도 된다.
또한, 출력값을 더 증폭시키기 위한 증폭회로를 n채널형 TFT 또는 p채널형 TFT를 적절하게 조합한 연산 증폭기를 이용해서 구성해도 좋지만, 이 증폭회로는 5 단자를 갖는다. 또한, 연산 증폭기로 증폭회로를 구성하고 레벨 시프터를 이용함으로써, 전원 수를 삭감할 수 있어, 증폭회로는 4단자를 갖는다.
본 실시예에 있어서는, 출력값을 증폭하는 증폭회로를 형성하지만, 필요하다 면, 출력값을 또 다른 출력 형태 등으로 변환하는 회로를 증폭회로 대신에 제작해도 된다는 점에 유념한다.
게다가, 도 13a에 있어서는, n형 TFT(730 및 731)이 1개의 채널 형성 영역을 포함하는 톱 게이트형 TFT(본 명세서에서는 "싱글 게이트 구조"라고 칭함)의 예를 나타내고 있지만, 채널 형성 영역을 복수개 포함하는 구조를 사용해서 ON 전류값의 편차를 줄여도 된다. 또한, OFF 전류값을 줄이기 위해서, n채널형 TFT(730 및 731)에 저농도 드레인(Lightly Doped Drain(LDD)) 영역이 설치되어도 된다. LDD 영역은 채널 형성 영역과, 고농도로 불순물 원소를 첨가함으로써 형성되는 소스 영역 또는 드레인 영역 사이에 저농도로 불순물 원소를 첨가한 영역이다. LDD 영역이 제공되면, 드레인 영역 근방의 전계가 완화되어 핫 캐리어 주입에 의한 열화가 방지되는 효과가 있다. 또한, 핫 캐리어에 의한 ON 전류값의 열화를 방지하기 위해서, n채널형 TFT(730 및 731)는 게이트 절연막이 이들 채널형 TFT(730, 731) 사이에 개재된 게이트 전극 위에 LDD 영역을 적층시킨 구조(본 명세서에서는 "GOLD(Gate-drain Overlapped LDD)구조"라고 칭함)를 가져도 된다.
GOLD 구조를 사용했을 경우, LDD 영역이 게이트 전극과 중첩하지 않은 경우보다도, 드레인 영역 근방의 전계를 완화시켜 핫 캐리어 주입에 의한 열화를 방지하는 유리한 효과를 더 향상시킬 수 있다. 드레인 영역 근방의 전계 강도를 완화시켜 핫 캐리어 주입을 방지하기 때문에, 열화 현상을 방지하기 위해서는 GOLD 구조를 사용하는 것이 유효하다.
또한, 배선(714)은 배선(719)에 접속되는 배선으로서, 증폭회로의 TFT(730) 의 채널 형성 영역의 상부로 연장해서 게이트 전극으로서 기능한다.
또한, 배선(715)은 n형 반도체층(721n)에 접속되는 배선으로서, TFT(731)의 드레인 배선(드레인 전극이라고도 칭함) 또는 소스 배선(소스 전극이라고도 칭함)에 더 접속되어 있다. 또한, 참조번호 716 및 717은 절연막, 720은 접속 전극을 나타낸다. 수광된 빛이 절연막(716 및 717)을 투과하기 때문에, 이것들의 모두에 대해서는 투광성이 높은 재료를 사용하는 것이 바람직하다. 또, 절연막(717)으로서는 CVD법에 의해 형성되는 산화 규소막(SiOx막)을 사용하는 것이 바람직하다. 절연막(717)으로서 CVD법에 의해 형성되는 산화 규소막을 사용하는 경우에는 고착 강도가 향상된다.
또한, 단자 전극(750)은 배선(714 및 715)과 동일한 공정으로 형성되고, 단자 전극(751)은 배선(719 및 720)과 동일한 공정으로 형성된다.
또한, 단자 전극(726)은 n형 반도체층(721n)에 접속되고, 숄더(sholder;764)에 의해 프린트 배선 기판(760)의 전극(761) 위에 실장되어 있다. 또한, 단자 전극(753)은 단자전극(726)과 동일한 공정으로 형성되고, 숄더(763)에 의해 프린트 배선 기판(760)의 전극(762) 위에 실장되어 있다.
이하, 도 14a 내지 14c 및 도 20a 내지 도 20d를 참조하여 상기 구조를 얻기 위한 제작 공정을 설명한다.
우선, 기판(제1 기판(710)) 위에 소자를 형성한다. 여기에서는, 기판(710)로서는 글래스 기판 중 하나인 AN(100)을 사용한다.
다음에, 플라즈마 CVD법으로 베이스 절연막(712)으로서 기능하는 질소를 포 함하는 산화 규소막(막두께 100nm)을 형성하고, 대기에 노출되는 일없이, 반도체막 예를 들면 수소를 포함하는 비정질 규소막(막두께 54nm)을 적층한다. 또한, 산화 규소막, 질화 규소막, 질소를 포함하는 산화 규소막을 적층해서 베이스 절연막(712)을 형성해도 된다. 특히, 산소를 포함하는 질화 규소막을 50nm, 또한 질소를 포함하는 산화 규소막을 100nm 적층해서 베이스 절연막(712)을 형성해도 된다. 질소를 포함하는 산화 규소막 또는 질화 규소막은 글래스 기판으로부터의 알칼리 금속 등의 불순물 확산을 방지하기 위한 블록킹(blocking)층으로서 기능한다는 점에 유념한다.
다음에, 상기 비정질 규소막을 공지의 기술(고상(solid-phase) 성장법, 레이저 결정화 방법, 혹은 촉매 금속을 사용한 결정화 방법 등)을 사용하여 결정화시켜서, 결정구조를 갖는 반도체막(결정성 반도체막), 예를 들면 다결정 규소막을 형성한다. 여기에서는, 촉매 원소를 사용한 결정화 방법을 이용하여 다결정 규소막을 얻는다. 중량 환산으로 10ppm의 니켈을 포함하는 니켈 아세테이트 용액을 스피너(spinner)로 도포한다. 도포 대신에 스퍼터링법으로 니켈 원소를 전체 면에 살포할 수도 있다는 점에 유념한다. 다음에, 가열 처리를 행하여 결정화시켜서 결정 구조를 갖는 반도체막(여기에서는 다결정 규소막)을 형성한다. 여기에서는, 열처리(550℃에서, 1시간) 후에, 결정화를 위한 열처리(550℃에서, 4시간)에 의해 다결정 규소막을 얻는다.
다음에, 다결정 규소막 표면의 산화막을 희불산(dilute hydrofluoric acid)등으로 제거한다. 그 후에, 결정화율을 높이고, 결정립 내에 남겨진 결함을 보수하 기 위한 레이저 광(XeCl : 파장 308nm)의 조사를 대기중 또는 산소 분위기에서 행한다.
레이저 광으로는 파장 400nm이하의 엑시머 레이저 광, 또는 YAG 레이저의 제2 고조파 혹은 제3 고조파를 사용한다. 여기에서는, 반복 주파수 10~1000Hz 정도의 펄스 레이저 광을 사용한다. 레이저 광을 광학계에 의해 100~500 mJ/cm2로 집광시키고, 90~95%의 오버랩율로 조사를 행함으로써, 실리콘막 표면을 주사한다. 본 실시예에서는, 반복 주파수 30Hz 및 에너지 밀도 470 mJ/cm2로 레이저 광의 조사를 대기 중에서 행한다.
대기중, 또는 산소 분위기 중에서 조사를 행하기 때문에, 레이저 광의 조사에 의해 표면에 산화막이 형성된다는 점에 유념한다. 본 실시예에서는 펄스 레이저를 사용한 예를 나타냈지만, 연속 파 레이저를 이용해도 된다. 반도체막의 결정화를 위해, 큰 입자 크기의 결정을 얻기 위해서는, 연속 파 고체 레이저를 사용하여, 기본파의 제2 고조파~제4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4레이저(기본파 1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)를 적용해도 된다.
연속 파 레이저를 사용할 경우에는, 출력 10W의 연속 파 형태의 YVO4레이저로부터 방출된 레이저 광을 비선형 광학 소자를 사용해서 고조파로 변환한다. 또한, 공진기 내로 YVO4결정과 비선형 광학 소자를 인가함으로써, 고조파를 방출하는 방법도 있을 수 있다. 그리고, 바람직하게는 광학계에 의해 조사면에 사각형 형상 또는 타원형 형상의 레이저 광을 형성하고, 이 레이저 광을 피사체에 조사한다. 이 때의 에너지밀도는 0.01~100 MW/cm2정도(바람직하게는 0.1~10 MW/cm2)가 필요하다. 10~2000cm/s정도의 속도로 레이저 광에 대하여 상대적으로 반도체막을 이동시켜서 조사해도 된다.
다음에, 상기 레이저 광의 조사에 의해 형성된 산화막뿐만 아니라, 오존수로 표면을 120초 동안 처리해서 합계 1~5nm 두께의 산화막으로 이루어진 배리어층을 형성한다. 이 배리어층은 결정화시키기 위해서 첨가한 촉매원소를 제거하기 위해, 예를 들면 니켈(Ni)을 막으로부터 제거하기 위해서 형성된다. 여기에서는 오존수 을 이용하여 배리어층을 형성했지만, 산소 분위기에서의 자외선 조사에서 결정구조를 갖는 반도체막의 표면을 산화시키는 방법, 산소 플라스마 처리에 의해 결정구조를 갖는 반도체막의 표면을 산화시키는 방법, 플라즈마 CVD법, 스퍼터링법, 증착법 등을 사용하여 1~10nm정도 두께의 산화막을 증착해서 배리어층을 형성해도 된다. 또한, 배리어층을 형성하기 전에, 레이저 광의 조사에 의해 형성된 산화막을 제거해도 된다.
다음에, 배리어층 위에, 스퍼터링법으로 게터링 사이트(gettering site)로서 작용하는 아르곤 원소를 포함하는 비정질 규소막을 10nm~400nm의 두게, 예를 들면 100nm의 두께로 형성한다. 여기에서는, 아르곤 원소를 포함하는 비정질 규소막을 실리콘 타깃을 이용하여 아르곤을 포함하는 분위기에서 형성한다. 플라즈마 CVD법 을 이용하여 아르곤 원소를 포함하는 비정질 규소막을 형성할 경우, 증착 조건은 다음과 같다. 즉, 모노실란과 아르곤의 유량비(SiH4:Ar)를 1:99으로 설정하고, 증착 압력을 6.665Pa으로 설정하며, RF 파워 밀도를 0.087W/cm2으로 설정하고, 증착 온도를 350℃으로 설정한다.
그 후에, 650℃로 가열된 노를 이용해서 3분 동안 열처리를 행하여 촉매 원소를 제거(게터링)한다. 이 열처리에 의해, 결정구조를 갖는 반도체막 내의 촉매 원소 농도가 감소된다. 노 대신에 램프 어닐 장치를 이용해도 된다.
다음에, 배리어층을 에칭 스토퍼로서 사용해서, 게터링 사이트인 아르곤 원소를 포함하는 비정질 규소막을 선택적으로 제거한 후, 배리어층을 희불산으로 선택적으로 제거한다. 게터링 시, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어진 배리어층을 게터링 후에 제거하는 것이 바람직하다는 점에 유념한다.
촉매 원소를 이용하여 반도체막의 결정화를 행하지 않는 경우에는, 전술한 배리어층의 형성, 게터링 사이트의 형성, 게터링을 위한 열처리, 게터링 사이트의 제거, 및 배리어층의 제거 등의 공정은 필요하지 않다.
다음에, 결정구조를 갖는 획득된 반도체막(예를 들면 결정성 규소막)의 표면 우에 오존수로 얇은 산화막을 형성한 후에, 제1 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 에칭 처리를 수행해서 원하는 형상을 얻음으로써, 섬 형상으로 분리된 반도체막(741 및 742)(본 명세서에서는 "섬 형상의 반도체 영역" 이라고 칭함)을 형성한다(도 20a 참조). 섬 형상의 반도체 영역(741 및 742)을 형성한 후에, 레지스트로 이루어진 마스크를 제거한다.
다음에, 필요하다면, TFT의 임계값을 제어하기 위해서 미량의 불순물 원소(보론 또는 인)의 도핑을 행한다. 여기에서는, 디보란(B2H6)을 질량 분리하는 것이 아니라 플라즈마로 여기하는 이온 도핑법을 사용한다.
다음에, 불산을 포함하는 에천트로 산화막을 제거함과 동시에 섬 형상의 반도체 영역의 표면을 세정한다. 그 후에, 게이트 절연막(713)으로 기능하는 규소를 주성분으로서 포함하는 절연막을 형성한다. 여기에서는, 플라즈마 CVD법에 의해 115nm의 두께를 갖는 질소를 포함하는 산화 규소막(조성비:Si=32%, O=59%, N=7%, H=2%)을 형성한다.
다음에, 게이트 절연막(713) 위에 금속막을 형성한 후에, 제2 포토마스크를 이용하여 게이트 전극(744 및 745), 배선(714 및 715), 및 단자 전극(750)을 형성한다(도 20b 참조). 이 금속막으로서, 예를 들면 질화 탄탈(TaN) 및 텅스텐(W)을 각각 30nm, 370nm으로 적층한 막을 형성한다.
게이트 전극(744 및 745), 배선(714 및 715) 및 단자 전극(750)으로서, 상술한 재료뿐만 아니라, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 또는 동(Cu)으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재 료로 이루어진 단층막, 또는, 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어진 단층막을 사용할 수 있다.
다음에, 섬 형상의 반도체 영역(741 및 742)으로의 도핑을 행하여, TFT(730)의 소스 영역 또는 드레인 영역(747)과, TFT(731)의 소스 영역 또는 드레인 영역(748)을 형성한다(도 20c 참조). 또, TFT(730)의 섬 형상의 반도체 영역(741)에서는, 소스 영역과 드레인 영역 사이에 채널 형성 영역을 형성하고, TFT(731)의 섬 형상의 반도체 영역(742)에서는, 소스 영역과 드레인 영역 사이에 채널 형성 영역을 형성한다.
다음에, CVD법에 의해 산화 규소막을 포함하는 제1 층간 절연막(미도시)을 50nm로 형성한 후에, 각각의 섬 형상의 반도체 영역에 첨가된 불순물 원소를 활성화 처리하는 공정을 행한다. 이 활성화 공정을 램프 광원을 이용한 급속 열 처리 (rapid thermal annealing; RTA법), YAG 레이저 또는 엑시머 레이저를 이면으로부터 조사하는 방법, 노를 이용한 열처리, 또는 상기 방법을 조합한 방법에 의해 행한다.
다음에, 수소 및 산소를 포함하는 질화 규소막을 포함하는 제2 층간 절연막(716)을 예를 들면 10nm의 막 두께로 형성한다.
다음에, 제2 층간 절연막(716) 위에 절연물 재료로 이루어진 제3 층간 절연막(717)을 형성한다(도 20d 참조). 제3 층간 절연막(717)으로서는 CVD법으로 획득된 절연막을 사용할 수 있다. 본 실시예에서는 밀착성을 향상시키기 위해서, 제3 층간 절연막(717)으로서, 900nm의 막두께로 질소를 포함하는 산화 규소막을 형성한 다.
다음에, 열처리(300~550℃에서 1~12시간의 열처리, 예를 들면 질소 분위기에서는 410℃에서 1시간의 열처리)를 행하여, 섬 형상의 반도체막을 수소화한다. 이 공정은 제2 층간 절연막(716)에 포함되는 수소에 의해 섬 형상의 반도체막의 댕글링 본드를 종단시키기 위해서 행해진다. 게이트 절연막(713)의 형성 유무에 관계없이 섬 형상의 반도체막을 수소화할 수 있다.
또, 제3 층간 절연막(717)으로서, 실록산을 사용한 절연막, 및 그것들의 적층구조를 사용하는 것도 가능하다. 실록산은 실리콘(Si)과 산소(O)가 결합된 골격구조로 구성된다. 치환기로서는, 적어도 수소를 포함하는 화합물(예를 들면 알킬기 또는 방향족 탄화수소)을 사용한다. 치환기로서는, 불소를 이용해도 된다. 또는, 치환기로서 적어도 수소를 포함하는 화합물과 불소를 이용해도 된다.
제3 층간 절연막(717)으로서 실록산을 사용한 절연막 및 그것들의 적층구조를 사용한 경우에는, 제2 층간 절연막(716)을 형성한 후에, 섬 형상의 반도체막을 수소화하기 위한 열처리를 행해도 되고, 다음에 제3 층간 절연막(717)을 형성해도 된다.
다음에, 제3 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 제1 층간 절연막, 제2 층간 절연막(716) 및 제3 층간 절연막(717)과, 게이트 절연막(713)을 선택적으로 에칭해서 콘택트 홀을 형성한다. 그리고, 레지스트로 이루어진 마스크를 제거한다.
필요하다면 제3 층간 절연막(717)을 형성해도 된다는 점에 유념한다. 제3 층 간 절연막(717)을 형성하지 않는 경우에는, 제2 층간 절연막(716)을 형성한 후에 제1 층간 절연막, 제2 층간 절연막(716) 및 게이트 절연막(713)을 선택적으로 에칭해서 콘택트 홀을 형성한다.
다음에, 스퍼터링법으로 금속 적층막을 형성한 후에, 제4 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 선택적으로 금속막을 에칭하여 배선(719), 접속 전극(720), 단자 전극(751), TFT(730)의 소스 전극 또는 드레인 전극(771), 및 TFT(731)의 소스 전극 또는 드레인 전극(772)을 형성한다. 그리고, 레지스트로 이루어진 마스크를 제거한다. 본 실시예에 따른 금속 적층막은 막두께 100nm의 Ti막과, 막두께 350nm의 Si를 미량 포함하는 Al막과, 막두께 100nm의 Ti막의 3층을 적층한 구조를 갖는다.
이상의 공정에서는, 다결정 규소막을 사용한 톱 게이트형 TFT(730 및 731)를 제작할 수 있다.
다음에, 후에 형성되는 광전 변환층(대표적으로는 비정질 실리콘)과 반응해서 합금이 되기 어려운 도전성의 금속막(티탄(Ti) 또는 몰리브덴(Mo) 등)을 형성한 후에, 제5 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 선택적으로 도전성의 금속막을 에칭해서 배선(719)을 덮는 보호 전극(718)을 형성한다(도 14a). 여기에서는 스퍼터링법으로 획득된 막두께 200nm의 Ti막을 사용한다. 마찬가지로, 접속 전극(720), 단자 전극(751), TFT의 소스 전극 또는 드레인 전극도 도전성의 금속막으로 덮여 있다. 따라서, 도전성의 금속막은 이 전극에 있어서의 제2 층인 Al막이 노출되어 있는 측면도 덮음으로써, 광전 변환층으로의 알루미늄 원자 의 확산을 방지할 수 있다.
다음에, 광전 변환층(721)을 형성한다. 이 광전 변환층(721)은 실시예 및 실시예 1~3의 기재에 의거하여 형성한다.
다음에, 전체 면 위에 절연물 재료(예를 들면 규소를 포함하는는 무기 절연막)를 포함하는 밀봉층(724)을 두께 1㎛~30㎛을 갖도록 형성하고, 도 14b의 상태를 얻는다. 여기에서는, 절연물 재료막으로서 CVD법에 의해, 막두께 1㎛의 질소를 포함하는 산화 규소막을 형성한다. CVD 법에 의해 형성된 절연막을 사용함으로써 밀착성의 향상을 꾀한다.
다음에, 밀봉층(724)을 에칭해서 개구부를 형성한 후에, 스퍼터링법에 의해 단자 전극(726 및 753)을 형성한다. 단자 전극(726 및 753)은 티탄막(Ti막, 100nm)과, 니켈막(Ni막, 300nm)과, 금막(Au막, 50nm)의 적층막으로 구성된다. 상술한 바와 같이 획득된 단자 전극(726 및 753)의 고착 강도는 5N보다 크며, 단자전극으로서는 충분한 고착 강도이다.
이상의 공정에 있어서는, 숄더로 접속될 수 있는 단자 전극(726 및 753)을 형성하고, 도 14c에 나타낸 구조를 얻는다.
다음에, 개별적으로 기판을 절단함으로써 복수개의 광센서 칩이 절단되어 있다. 1장의 대면적 기판(예를 들면 600cm × 720cm)으로부터는 대량의 광센서 칩(2mm × l.5mm)을 제조하는 것이 가능하다.
절단된 1개의 광센서 칩(2mm × l.5mm)의 단면도(측면도)를 도 15a에 나타내고, 그 하면도를 도 15b에, 그 평면도를 도 15c에 나타낸다. 도 15a 내지 도 15c에 있어서, 도 13a 및 도 13b와, 도 14a 내지 도 14c와 동일한 부분에는 동일한 참조부호를 사용하고 있다. 도 15a에 있어서, 기판(710)과, 소자 형성 영역(800)과, 단자 전극(726 및 753)을 포함하는 총 막두께는 0.8±0.05mm이다.
또한, 광센서 칩의 총 막두께를 얇게 하기 위해서, 기판(710)을 CMP처리 등에 의해 연마해서 얇게 한 후, 다이서(dicer)를 이용하여 기판을 개별적으로 절단함으로써 복수의 광센서 칩이 절단되어도 된다.
도 15b에 있어서, 단자전극(726 및 753)의 하나의 전극 사이즈는 0.6mm × l.1mm이며, 전극간격은 0.4mm이다. 또한, 도 15c에 있어서, 수광부(801)의 면적은 제2 전극의 면적과는 거의 같다. 즉, 1.57mm2이다. 또한, 증폭 회로부(802)에는, 약 100개의 TFT가 설치된다.
최종적으로, 획득한 광센서 칩을 프린트 배선 기판(760)의 실장면에 실장한다. 단자전극(726)과 전극(761)의 접속, 및 단자전극(753)과 전극(762)의 접속을 위해서, 각각 숄더(764 및 763)를 사용한다. 프린트 배선 기판(760)의 전극(761 및 762) 위에 스크린 인쇄법 등에 의해 미리 숄더를 형성하고, 솔더와 단자전극을 접촉된 상태로 만들어서, 리플로우 숄더링(reflow soldering) 처리에 의해 실장을 행한다. 리플로우 숄더링 처리는 예를 들면 불활성 가스 분위기에서, 255℃~265℃정도의 온도에서 약 10초 동안 수행된다. 또한, 숄더 이외에, 금속(금 또는 은 등)으로 형성되는 범프(bump), 또는 도전성 수지로 형성되는 범프 등을 사용할 수 있다. 또한, 환경 문제를 고려해서 납 프리 숄더를 이용하여 실장해도 된다.
도 14a는 이상의 공정을 통해서 실장된 광센서 칩을 나타낸다. 본 발명의 광센서(출력값을 100배로 증가시킬 수 있는 증폭회로를 구비한 회로 일체형 광센서)에 있어서, 조도 100 lux에서 약 10㎂의 광전류를 얻을 수 있다. 또한, 본 발명의 광센서에 있어서, 감도 파장 범위는 350~750nm이며, 피크 감도 파장은 580nm이다. 또한, 암전류(Vr=5V)는 1000pA다.
본 실시예는, 실시예와 실시예 1~3의 어떠한 기재와 조합하는 것도 가능하다.
(실시예 5)
본 실시예에서는, 도 18a 및 도 18b을 참조하여, 보조 전극이 설치된 광센서에 대해서 실시예 2와는 다른 예를 설명한다.
도 18a에 도시된 광센서는 기판(901) 위에, 보조 전극(902), p형 반도체막(903), 진성 반도체막(904), n형 반도체막(905), 제1 절연막(906), 제2 절연막(907), 전극층(911 및 912), 및 인출 전극(913 및 914)을 포함한다.
이하, 본 실시예의 광센서의 제작 공정을 설명한다. 우선, 기판(901) 위에 보조 전극(902)을 투명 도전막으로 형성한다. 본 실시예에서는, 투명 도전막 재료로서, 실리콘(Si)을 포함하는 산화인듐-산화주석 합금(Si를 포함하는 인듐 주석 산화물이라고도 칭함)을 사용한다. Si을 포함하는 산화인듐-산화주석 합금 이외에도, 산화아연(ZnO), 산화주석(SnO2), 산화인듐, 산화인듐에 2∼20 wt%의 산화아연(ZnO)을 혼합한 타깃을 이용하여 형성된 산화인듐-산화아연 합금을 이용해도 된다.
수광 영역의 면적을 충분히 확보할 수 있는 경우에는, 보조 전극(902)을 투명 도전막이 아닌 도전 막, 예를 들면 차광 도전막을 이용해서 형성해도 된다. 이러한 도전막으로서, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 또는 동(Cu)으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는, 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어진 단층막을 사용해도 된다.
보조 전극(902)을 형성한 후에, p형 반도체막(903), 진성 반도체막(904) 및 n형 반도체막(905)을 포함하는 광전 변환층을 형성한다. p형 반도체막(903), 진성 반도체막(904) 및 n형 반도체막(905)을 포함하는 광전 변환층은 반대의 순서의 적층 구조를 가져도 된다. 즉, n형 반도체막, 진성 반도체막 및 p형 반도체막의 순으로 적층해서 광전 변환층을 형성해도 된다.
본 실시예에서는 p형 반도체막(903)으로서, 예를 들면 p형 세미 아모르포스 반도체막을 형성한다. p형 세미 아모르포스 반도체막으로서, 주기표의 13족에 속하는 불순물 원소, 예를 들면 보론(B)을 포함하는 세미 아모르포스 실리콘막을 플라즈마 CVD법으로 형성한다.
p형 반도체막(903)을 형성한 후에, 도전형을 부여하는 불순물을 포함하지 않는 반도체막(진성 반도체막)(904) 및 n형 반도체막(905)을 순차적으로 형성한다.
진성 반도체막(904)으로서는, 예를 들면 플라즈마 CVD법으로 세미 아모르포 스 실리콘막을 형성해도 된다. 또, n형 반도체막(905)으로서는, 주기표의 15족에 속하는 불순물 원소, 예를 들면 인(P)을 포함하는 세미 아모르포스 실리콘 막을 형성해도 되고, 혹은 세미 아모르포스 실리콘막을 형성한 후에, 주기표의 15족에 속하는 불순물 원소를 도입해도 된다. 단 p형 세미 아모르포스 반도체막(903) 및 n형 세미 아모르포스 반도체막(905)의 도전성이 1 S/cm이 되도록 불순물의 양을 조절한다는 점에 유념한다.
또, p형 반도체막(903), 진성 반도체막(904) 및 n형 반도체막(905)으로서, 세미 아모르포스 반도체막뿐만 아니라, 비정질 반도체막을 이용해도 된다.
다음에, n형 반도체막(905) 위에 스크린 인쇄법 등으로 제1 절연막(906)을 형성한다.
다음에, p형 반도체막(903), 진성 반도체막(904), n형 반도체막(905) 및 제1 절연막(906)을 에칭하여 보조 전극(902)의 일부를 노출시킨다. 즉, p형 반도체막(903), 진성 반도체막(904), n형 반도체막(905) 및 제1 절연막(906)을 보조 전극(902)의 다른 부분 위에 적층한 상태이다. p형 반도체막(903), 진성 반도체막(904) 및 n형 반도체막(905)을 포함하는 광전 변환층은 보조 전극(902)의 다른 부분과 겹쳐서 접촉한다. 그 후에, p형 반도체막(903), 진성 반도체막(904), n형 반도체막(905) 및 제1 절연막(906)을 덮도록 제2 절연막(907)을 형성한다.
다음에, 제1 절연막(906) 및 제2 절연막(907)에 콘택트 홀(홈)을 형성하고, 도전성 페이스트를 이용하여 스크린 인쇄법에 의해 전극층(911 및 912)을 형성한다. 도전성 페이스트로서는, 은(Ag), 금(Au), 동(Cu), 또는 니켈(Ni) 등의 금속재 료를 포함하는 도전성 페이스트, 또는 도전성 카본 페이스트를 사용할 수 있다. 또, 전극층(911 및 912)을 잉크젯법으로 형성해도 된다. 즉, 전극층(911)이 보조 전극(902)의 전체면에 접속되는 것이 아니라, 보조 전극(902)의 일부와 접하게 접속된다. 또, 전극층(912)은 n형 반도체막(905)의 전체면에 접속되는 것이 아니라, n형 반도체막(905)의 일부와 접하게 접속된다.
필요하면, 전극층(911, 912)과 접촉하도록 인출 전극(913 및 914)을 형성한다(도 18a). 인출 전극(913 및 914)은 전극층(911 및 912)과 마찬가지로 형성된다.
도 18b는 도 18a의 광센서의 광전 변환층의 상부에 전극을 형성하는 예를 나타낸다. 도 18b에 있어서, 기판(931) 위에 보조 전극(932)이 형성되고, p형 반도체막(933), 진성 반도체막(934) 및 n형 반도체막(935)을 포함하는 광전 변환층이 보조 전극(932)의 일부와 겹쳐서 접촉한다.
다음에, n형 반도체막(935) 위에, n형 반도체막(935)의 일부와 겹쳐서 상부전극(936)을 형성한다. 상부전극(936)은 보조 전극(932)과 같은 재료로 형성된다.
또한, 제1 절연막(937) 및 제2 절연막(938)을 형성하고, 콘택트 홀(홈)을 형성한다. 그 후에, 전극층(941 및 942)을 형성한다. 필요하다면, 인출 전극(943 및 944)을 형성한다. 제1 절연막(937), 제2 절연막(938), 전극층(941 및 942), 및 인출 전극(943 및 944)은 도 18a와 같은 재료 및 제작 공정으로 형성된다.
상부전극(936)을 형성하는 경우에, 광센서 전체의 저항이 낮아지지만, 보조 전극(932)과 상부전극(936) 간의 거리에 의해 광센서의 저항값을 조절하는 것이 가능하다.
보조 전극(932)과 p형 반도체막(933)이 겹쳐 있는 영역의 길이를 X3(=100㎛), 보조 전극(932)의 단부와 상부전극(936)의 단부 간의 거리를 X4이라고 한다. X4을 각각 0㎛, 100㎛, 200㎛라고 했을 때의 내압(Ⅴ) 및 직렬 저항(Ω)을 표 1에 나타낸다.
X4 (㎛) 내압(V) 직렬 저항(Ω)
0 100~200 25k
100 500~1000 40k
200 1000~1500 55k
표 1에 나타낸 바와 같이, 상부전극(936)을 형성함으로써 광센서의 저항값이 낮아져도, 상부전극(936)과 보조 전극(932) 간의 거리를 변화시킴으로써, 소자 전체의 저항값을 증가시킬 수 있다.
본 실시예는 필요하다면 실시예와 실시예 1~4의 어떠한 기재와 조합하는 것도 가능하다는 점에 유념한다.
(실시예 6)
본 실시예에 있어서는, 도 21을 참조하여, 단층 도전막으로 이루어진 배선 혹은 전극을 포함하는 가시광센서에 대해서, 실시예 4와는 다른 예를 설명한다. 실시예 4와 같은 부분에는 동일한 참조부호를 사용하고 있다.
도 21은 도 13a~도 13b, 도 14a~도 14b, 도 15a~도 15c, 및 도 20a~도 20d에 있어서의 배선(719), 접속 전극(720), 단자 전극(751), TFT(730)의 소스 전극 또는 드레인 전극(771), 및 TFT(731)의 소스 전극 또는 드레인 전극(772) 위에 보호 전극(718, 773, 776, 774 및 775)을 형형하지 않은 구조를 가진 가시광센서를 나타낸다.
도 21에 있어서, 배선(1404), 접속 전극(1405), 단자 전극(1401), TFT(731)의 소스 전극 또는 드레인 전극(1402), TFT(730)의 소스 전극 또는 드레인 전극(1403)은 단층의 도전막을 사용하여 형성되고, 이러한 도전막으로서, 티탄막(Ti막)을 사용하는 것이 바람직하다. 또, 티탄막 대신에, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 또는 백금(Pt)으로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는, 이것들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어진 단층막을 사용해도 된다. 배선(1404), 접속 전극(1405), 단자 전극(1401), TFT(731)의 소스 전극 또는 드레인 전극(1402), 및 TFT(730)의 소스 전극 또는 드레인 전극(1403)을 단층막으로 형성함으로써, 제작 공정에 있어서 증착의 회수를 감소시키는 것이 가능하다.
본 실시예는 필요하면 실시예 및 실시예 1~5의 어떠한 기재와 조합하는 것도 가능하다는 점에 유념한다.
본 발명에 따르면, 정전 파괴에 대한 내압이 향상된 광전 변환 장치를 제작 할 수 있다. 또, 본 발명에 따른 광전 변환 장치를 내장함으로써, 신뢰성이 높은 전자 기기를 얻을 수 있다.
본 발명은 도면을 참조하여 실시예로서 상세히 설명되었지만, 다양한 변경 및 변형은 본 발명이 속하는 기술분야의 당업자에게는 자명한 것이라는 것을 알 수 있다. 따라서, 그러한 변경 및 변형이 이후에 설명되는 본 발명의 범주를 벗어나지 않는다면, 본 발명에 포함되는 것으로 구성되어야 한다.

Claims (44)

  1. 기판 위에, 일 도전형을 갖는 제1 반도체층과, 진성 반도체층인 제2 반도체층과, 상기 도전형과 반대의 도전형을 갖는 제3 반도체층을 구비한 광전 변환층과,
    상기 광전 변환층 내에 형성된 개구부를 통해서 상기 제1 반도체층과 접촉하는 제1 전극과,
    상기 제3 반도체층과 접촉하는 절연층과,
    상기 절연층 내에 형성된 개구부를 통해서 상기 제3 반도체층과 접촉하는 제2 전극을 구비하고,
    상기 제1 전극, 상기 절연층 및 상기 제2 전극으로 덮여 있지 않은 영역에서는 상기 제3 반도체층이 제거되어 있는 것을 특징으로 하는 광전 변환 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 기판은 글래스 기판인 것을 특징으로 하는 광전 변환 장치.
  5. 제 1 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 도전막이 형성되는 것을 특징으로 하는 광전 변환 장치.
  6. 제 5 항에 있어서,
    상기 도전막이 투명 도전막인 것을 특징으로 하는 광전 변환 장치.
  7. 제 1 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 칼라 필터가 형성되는 것을 특징으로 하는 광전 변환 장치.
  8. 기판 위에, 일 도전형을 갖는 제1 반도체층과, 진성 반도체층인 제2 반도체층과, 상기 제1 반도체층의 도전형과 반대의 도전형을 갖는 제3 반도체층을 구비한 광전 변환층을 형성하는 단계와,
    상기 광전 변환층 위에 제1 개구부를 갖는 절연층을 형성하는 단계와,
    상기 광전 변환층 내에 제2 개구부를 형성하는 단계와,
    상기 제2 개구부를 통해서 상기 광전 변환층의 상기 제1 반도체층과 접촉하는 제1 전극을 형성하는 단계와,
    상기 제1 개구부를 통해서 상기 광전 변환층의 상기 제3 반도체층과 접촉하는 제2 전극을 형성하는 단계를 포함하고,
    상기 제1 전극, 상기 절연층 및 상기 제2 전극으로 덮여 있지 않은 영역에서는 상기 제3 반도체층이 제거되어 있는 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  9. 제 8 항에 있어서,
    상기 기판은 가요성 기판인 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 필름, 폴리에틸렌테레프탈레이트(PET) 필름, 및 폴리부틸렌나프탈레이트(PBN) 필름으로 구성된 그룹으로부터 선택된 필름을 포함하는 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  11. 제 8 항에 있어서,
    상기 기판은 글래스 기판인 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  12. 제 8 항에 있어서,
    상기 제3 반도체층을 제거한 후에, 개구부들을 가진 제2 절연막을 형성하고, 상기 개구부들을 통해서 상기 제1 전극 및 상기 제2 전극에 각각 접속되는 제1 인출 전극 및 제2 인출 전극을 형성하는 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  13. 제 8 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 도전막이 형성되는 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  14. 제 13 항에 있어서,
    상기 도전막이 투명 도전막인 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  15. 제 8 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 칼라 필터가 형성되는 것을 특징으로 하는 광전 변환 장치의 제작 방법.
  16. 기판 위의 광전 변환 소자와,
    상기 광전 변환 소자의 출력값의 신호 처리를 위한 회로를 구비하고,
    상기 광전 변환 소자는
    일 도전형을 갖는 제1 반도체층과, 진성 반도체층인 제2 반도체층과, 상기 제1 반도체층의 도전형과 반대의 도전형을 갖는 제3 반도체층을 구비한 광전 변환층과,
    상기 광전 변환층 내에 형성된 개구부를 통해서 상기 제1 반도체층과 접촉하는 제1 전극과,
    상기 제3 반도체층과 접촉하는 절연층과,
    상기 절연층 내에 형성된 개구부를 통해서 상기 제3 반도체층과 접촉하는 제2 전극을 구비하고,
    상기 광전 변환층의 상기 제1 전극, 상기 절연층 및 상기 제2 전극으로 덮여 있지 않은 영역에서는, 상기 제3 반도체층이 제거되어 있으며,
    상기 회로는 복수의 박막 트랜지스터를 포함하고,
    상기 복수의 박막 트랜지스터의 각각은,
    소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 섬 형상의 반도체 영역과,
    게이트 절연막과,
    게이트 전극과,
    상기 소스 영역에 전기적으로 접속된 소스 전극과,
    상기 드레인 영역에 전기적으로 접속된 드레인 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 회로는 상기 광전 변환 소자의 출력값을 증폭하는 증폭회로인 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 기판은 가요성 기판인 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 필름, 폴리에틸렌테레프탈레이트(PET) 필름, 및 폴리부틸렌나프탈레이트(PBN) 필름으로 구성된 그룹으로부터 선택된 필름을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 기판은 글래스 기판인 것을 특징으로 하는 반도체 장치.
  21. 제 16 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 도전막이 형성되는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 도전막이 투명 도전막인 것을 특징으로 하는 반도체 장치.
  23. 제 16 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 칼라 필터가 형성되는 것을 특징으로 하는 반도체 장치.
  24. 제 16 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 각각은 적층막인 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 적층막은 티탄(Ti)막과, 실리콘(Si)을 포함하는 알루미늄(Al)막과, 티탄(Ti)막을 적층함으로써 형성되는 것을 특징으로 하는 반도체장치.
  26. 제 16 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 각각은 단층막인 것을 특징으로 하는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 단층막은 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 또는 백금(Pt)으로부터 선택된 원소, 또는 상기 원소를 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는, 질화 티탄, 질화 텅스텐, 질화 탄탈, 혹은 질화 몰리브덴과 같은 질화물로 이루어진 단층 막인 것을 특징으로 하는 반도체 장치.
  28. 기판 위의 제1 전극과,
    일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과,
    상기 제1 전극과 상기 광전 변환층을 덮는 절연막과,
    상기 절연막 위의 상기 제1 전극의 일부와 접촉하는 제2 전극과,
    상기 절연막 위의 상기 제3 반도체막의 일부와 접촉하는 제3 전극을 구비하고,
    상기 광전 변환층은 상기 제1 전극의 일부와 겹쳐서 접촉하는 것을 특징으로 하는 광전 변환 장치.
  29. 삭제
  30. 삭제
  31. 제 28 항에 있어서,
    상기 제1 전극은 차광 도전막인 것을 특징으로 하는 광전 변환 장치.
  32. 제 31 항에 있어서,
    상기 차광 도전막은 티탄, 텅스텐, 탄탈, 몰리브덴, 네오디뮴, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금, 알루미늄, 금, 은 또는 동으로부터 선택된 원소, 또는 상기 원소를 포함하는 합금재료나 화합물 재료로 이루어진 단층막, 또는 질화 티탄, 질화 텅스텐, 질화 탄탈, 혹은 질화 몰리브덴과 같은 질화물로 이루어진 단층막 중 어느 것인가를 포함하는 것을 특징으로 하는 광전 변환 장치.
  33. 삭제
  34. 삭제
  35. 제 28 항에 있어서,
    상기 기판은 글래스 기판인 것을 특징으로 하는 광전 변환 장치.
  36. 기판 위의 제1 전극과,
    일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과,
    상기 제1 전극과 상기 광전 변환층을 덮는 절연막과,
    상기 절연막 위에 있고 상기 제1 전극의 일부와 접촉하는 제2 전극과,
    상기 절연막 위에 있고 상기 제3 반도체막의 일부와 접촉하는 제3 전극을 구비하고,
    상기 광전 변환층은, 상기 제1 전극의 일부와 겹치고 접촉하며,
    상기 광전 변환층의 폭은, 상기 제1 전극의 일부의 폭보다 큰 것을 특징으로 하는 광전 변환 장치.
  37. 기판 위의 제1 전극과,
    일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과,
    상기 제1 전극과 상기 광전 변환층을 덮는 절연막과,
    상기 절연막 위에 있고 상기 제1 전극의 제1 부분과 접촉하는 제2 전극과,
    상기 절연막 위에 있고 상기 제3 반도체막의 제2 부분과 접촉하는 제3 전극을 구비하고,
    상기 광전 변환층은, 상기 제1 전극의 제3 부분과 겹치고 접촉하며,
    상기 광전 변환층의 폭은, 상기 제3 반도체막의 제2 부분의 폭보다 큰 것을 특징으로 하는 광전 변환 장치.
  38. 기판 위의 제1 전극과,
    상기 제1 전극 위에, 일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과,
    상기 제1 전극과 상기 광전 변환층을 덮는 절연막과,
    상기 절연막 위에 있고 상기 제1 전극의 일부와 접촉하는 제2 전극과,
    상기 절연막 위에 있고 상기 제3 반도체막의 일부와 접촉하는 제3 전극을 구비하고,
    상기 광전 변환층은, 상기 제1 전극의 일부와 겹치고 접촉하며
    상기 제3 전극은, 상기 제1 전극과 상기 제3 전극 사이의 상기 광전 변환층을 통해 상기 제1 전극과 겹치지 않는 것을 특징으로 하는 광전 변환 장치.
  39. 제 1 항, 제 28 항, 제 36 항, 제 37 항 또는 제 38 항 중 어느 한 항에 있어서,
    상기 기판은 가요성 기판인 것을 특징으로 하는 광전 변환 장치.
  40. 제 39 항에 있어서,
    상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 필름, 폴리에틸렌테레프탈레이트(PET) 필름, 및 폴리부틸렌나프탈레이트(PBN) 필름으로 구성된 그룹으로부터 선택된 필름을 포함하는 것을 특징으로 하는 광전 변환 장치.
  41. 절연 표면 위의 제1 전극과,
    상기 제1 전극 위에, 일 도전형을 갖는 제1 반도체막과, 진성 반도체막인 제2 반도체막과, 상기 제1 반도체막의 도전형과 반대의 도전형을 갖는 제3 반도체막을 구비한 광전 변환층과,
    상기 제1 전극과 상기 광전 변환층을 덮는 절연막과,
    상기 절연막 위에 있고 상기 제1 전극의 일부와 접촉하는 제2 전극과,
    상기 절연막 위에 있고 상기 제3 반도체막의 일부와 접촉하는 제3 전극을 구비하고,
    상기 광전 변환층은, 상기 제1 전극의 일부와 겹치고 접촉하며
    상기 광전 변환층은, 상기 절연 표면과 접촉하는 것을 특징으로 하는 광전 변환 장치.
  42. 제 28 항, 제 36 항, 제 37 항, 제 38 항 또는 제 41 항 중 어느 한 항에 있어서,
    상기 제1 전극은 투명 전극인 것을 특징으로 하는 광전 변환 장치.
  43. 제 42 항에 있어서,
    상기 투명전극은 실리콘을 포함하는 산화인듐-산화주석 합금, 산화아연, 산화주석, 산화인듐, 또는 산화인듐이 2wt%이상~20wt%이하의 산화아연과 혼합되어 있는 타깃을 이용하여 형성된 산화인듐-산화아연 합금 중 어느 것인가를 포함하는 것을 특징으로 하는 광전 변환 장치.
  44. 제 28 항, 제 36 항, 제 37 항, 제 38 항 또는 제 41 항 중 어느 한 항에 있어서,
    상기 제2 전극 및 상기 제3 전극은, 동일한 재료를 포함하고, 동일층에 형성되는 것을 특징으로 하는 광전 변환 장치.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1724844A2 (en) * 2005-05-20 2006-11-22 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device, manufacturing method thereof and semiconductor device
KR101389808B1 (ko) * 2005-11-18 2014-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전변환장치
JP2007227574A (ja) * 2006-02-22 2007-09-06 Fujifilm Corp 光電変換素子、固体撮像素子
JP2007273894A (ja) * 2006-03-31 2007-10-18 Fujifilm Corp 光電変換素子、固体撮像素子、及び固体撮像素子の製造方法
DE602007002105D1 (de) * 2006-04-28 2009-10-08 Semiconductor Energy Lab Halbleiterbauelement
KR101384248B1 (ko) * 2006-04-28 2014-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전변환소자 및 광전변환소자의 제작 방법
US7791012B2 (en) * 2006-09-29 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising photoelectric conversion element and high-potential and low-potential electrodes
US7923800B2 (en) * 2006-12-27 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8058675B2 (en) * 2006-12-27 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device using the same
US8207589B2 (en) * 2007-02-15 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device, and method for manufacturing photoelectric conversion device
JP5014853B2 (ja) * 2007-03-23 2012-08-29 株式会社日立製作所 半導体装置の製造方法
WO2008123119A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device provided with the photoelectric conversion device
JP2008270757A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP5355915B2 (ja) * 2007-04-18 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
KR101401528B1 (ko) * 2007-06-29 2014-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전변환장치 및 그 광전변환장치를 구비하는 전자기기
WO2009014155A1 (en) * 2007-07-25 2009-01-29 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device having the same
KR100855403B1 (ko) * 2007-11-27 2008-08-29 주식회사 동부하이텍 이미지센서 및 그 제조방법
US8207487B2 (en) * 2008-06-25 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device including charge/discharge circuit
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
JP2010026467A (ja) * 2008-07-24 2010-02-04 Sony Corp 表示装置および電子機器
WO2010035608A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
JP4783442B2 (ja) * 2009-03-18 2011-09-28 株式会社東芝 Ｅｓｄ保護検証装置及びｅｓｄ保護検証方法
US7948006B2 (en) * 2009-06-01 2011-05-24 Jds Uniphase Corporation Photodiode with high ESD threshold
US20100307568A1 (en) 2009-06-04 2010-12-09 First Solar, Inc. Metal barrier-doped metal contact layer
WO2010141455A1 (en) * 2009-06-04 2010-12-09 First Solar, Inc. Metal barrier-doped metal contact layer
TWI382549B (zh) * 2009-08-14 2013-01-11 Nexpower Technology Corp Thin film solar cell module and manufacturing method thereof
WO2011057189A1 (en) * 2009-11-08 2011-05-12 First Solar, Inc. Back contact deposition using water-doped gas mixtures
KR101706291B1 (ko) 2010-03-11 2017-02-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI606490B (zh) 2010-07-02 2017-11-21 半導體能源研究所股份有限公司 半導體膜的製造方法，半導體裝置的製造方法，和光電轉換裝置的製造方法
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
KR20120050837A (ko) * 2010-11-11 2012-05-21 삼성전기주식회사 전도성 필름 및 그 제조방법
CN103885191B (zh) * 2014-03-12 2016-02-24 京东方科技集团股份有限公司 3d光栅盒及其制作方法、彩膜基板和显示装置
CN105573549B (zh) * 2015-12-08 2018-12-25 上海天马微电子有限公司 阵列基板、触控屏和触控显示装置及其制作方法
TWI610455B (zh) * 2016-12-30 2018-01-01 異質接面薄本質層太陽能電池的製造方法
CN110895374A (zh) * 2019-11-26 2020-03-20 上海天马微电子有限公司 显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980041893A (ko) * 1996-11-01 1998-08-17 쯔지 하루오 증폭형 광전변환소자 및 그의 제조 방법, 및 증폭형 고체촬상장치
JP2000156522A (ja) 1998-11-19 2000-06-06 Canon Inc 光電変換装置
JP2000196117A (ja) 1992-09-11 2000-07-14 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
KR20040049123A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 핀 구조의 포토다이오드

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5680176A (en) 1979-12-04 1981-07-01 Sanyo Electric Co Ltd Photoelectromotive force device
JPS5863179A (ja) 1981-10-12 1983-04-14 Fuji Electric Corp Res & Dev Ltd 光起電力装置
US4937129A (en) 1988-01-06 1990-06-26 Semiconductor Energy Laboratory Co., Ltd. Thin film pattern structure formed on a glass substrate
JPH02177374A (ja) 1988-12-27 1990-07-10 Semiconductor Energy Lab Co Ltd 光電変換装置
US5017987A (en) * 1989-03-22 1991-05-21 Ricoh Company, Ltd. Contact type image sensor
JPH03171808A (ja) 1989-11-30 1991-07-25 Kinseki Ltd 高安定水晶発振器
JPH03193315A (ja) 1989-12-22 1991-08-23 Dainippon Ink & Chem Inc 注形層付き浴槽の製造法
JPH0787243B2 (ja) * 1990-10-18 1995-09-20 富士ゼロックス株式会社 半導体装置
JPH04321273A (ja) * 1991-04-19 1992-11-11 Fuji Xerox Co Ltd イメージセンサ
JP3398161B2 (ja) 1992-01-31 2003-04-21 京セラ株式会社 光電変換装置
US5212395A (en) * 1992-03-02 1993-05-18 At&T Bell Laboratories P-I-N photodiodes with transparent conductive contacts
US5821597A (en) * 1992-09-11 1998-10-13 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
US6720576B1 (en) * 1992-09-11 2004-04-13 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method and photoelectric conversion device
JPH06151801A (ja) * 1992-11-13 1994-05-31 Canon Inc 光電変換装置及び光電変換装置の製造方法
JP3310370B2 (ja) 1993-01-27 2002-08-05 株式会社半導体エネルギー研究所 アモルファス太陽電池およびその作製方法
EP0619676A3 (en) 1993-04-09 1995-05-24 Kanegafuchi Chemical Ind Method and device for reading images.
US5670817A (en) * 1995-03-03 1997-09-23 Santa Barbara Research Center Monolithic-hybrid radiation detector/readout
JP3171808B2 (ja) 1997-02-03 2001-06-04 株式会社ナナオ 液晶表示装置の光検出器
JP3193315B2 (ja) 1997-02-03 2001-07-30 株式会社ナナオ 液晶表示装置用バックライトの輝度制御装置
US6188380B1 (en) 1997-02-03 2001-02-13 Nanao Corporation Photodetector of liquid crystal display and luminance control device using the same
JP4011734B2 (ja) 1998-06-02 2007-11-21 キヤノン株式会社 ２次元光センサ、それを用いた放射線検出装置及び放射線診断システム
US6495380B2 (en) * 2000-12-11 2002-12-17 Nortel Networks Limited Epitaxially grown avalanche photodiode
JP3910817B2 (ja) * 2000-12-19 2007-04-25 ユーディナデバイス株式会社 半導体受光装置
JP2003047017A (ja) 2001-07-10 2003-02-14 Lg Electronics Inc ３管式プロジェクションテレビの自動コンバーゼンス補正回路
JP2003060744A (ja) 2001-08-21 2003-02-28 Sanyo Electric Co Ltd 携帯機器
KR100944886B1 (ko) 2001-10-30 2010-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
ATE401666T1 (de) * 2002-09-19 2008-08-15 Quantum Semiconductor Llc Licht-detektierende vorrichtung
JP2004134933A (ja) * 2002-10-09 2004-04-30 Konica Minolta Holdings Inc デジタルスチルカメラ及びその作製方法
KR100669688B1 (ko) 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
JP2004363279A (ja) 2003-06-04 2004-12-24 Sony Corp 光電変換装置の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
WO2004114417A1 (ja) 2003-06-19 2004-12-29 Kaneka Corporation 薄膜光電変換装置
EP1523043B1 (en) 2003-10-06 2011-12-28 Semiconductor Energy Laboratory Co., Ltd. Optical sensor and method for manufacturing the same
JP4481135B2 (ja) 2003-10-06 2010-06-16 株式会社半導体エネルギー研究所 半導体装置及びその作製方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000196117A (ja) 1992-09-11 2000-07-14 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
KR19980041893A (ko) * 1996-11-01 1998-08-17 쯔지 하루오 증폭형 광전변환소자 및 그의 제조 방법, 및 증폭형 고체촬상장치
JP2000156522A (ja) 1998-11-19 2000-06-06 Canon Inc 光電変換装置
KR20040049123A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 핀 구조의 포토다이오드

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Publication number Publication date
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US7936037B2 (en) 2011-05-03

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