KR19980041893A - 증폭형 광전변환소자 및 그의 제조 방법, 및 증폭형 고체촬상장치 - Google Patents
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Abstract
증폭형 광전변환소자는 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함한다. 상기 광전변환영역은 반도체 기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 재 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생시켜, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함한다. 상기 게이트영역은 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함한다. 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화된다.
Description
도 1은 본 발명에 따른 증폭형 광전변환소자의 화소의 단면도 ;
도 2 는 도 1의 2A-2A및 2B-2B선을 따라 깊이 방향으로 취해진 포텐셜 분포도 ;
도 3A-3D는 도 1에 도시된 장치의 화소의 단면도로서, (A)는 제 2 게이트 전극형성 공정을 나타내고, (B)는 제 1 및 제 2 반도체층 형성 공정을 나타내며, (C)는 제 1 게이트전극 형성공정을 나타내며, (D)는 소스영역 및 드레인영역 형성공정을 나타낸 단면도들 ;
도 4는 본 발명에 따른 다른 증폭형 광전 변환 소자의 화소의 단면도 ;
도 5A-5E는 도 4에 도시된 장치의 화소의 단면도로서, (A)는 제 2 게이트 전극 형성 공정 을 나타내고, (B)는 제 1 및 제 2 반도체층 형성 공정을 나타내며, (C)는 제 2 게이트전극 패터닝 공정을 나타내고, (D)는 제 1 게이트전극 형성 공정을 나타내며, (E)는 소스영역 및 드레인영역 형성 공정을 나타낸 단면도들 ;
도 6은 본 발명에 따른 증폭형 고체촬상장치를 나타낸 블록 다이어그램 ;
도 7은 도 6에 도시된 장치의 레벨 변환 회로의 회로도 ;
도 8은 도 1에 도시된 다수의 화소들이 어레이로 구성된 이미지 센서 영역 및 도 7에 도시된 레벨 변환 회로를 포함하는 구동 회로 영역을 가진 반도체기판을 개략적으로 나타낸 단면도 ;
도 9A는 종래의 CMD형 증폭형 광전 변환 장치의 화소의 평면도, 도 9B는 도 9A의 9B-9B선의 단면도 ;
도 10은 도 9B의 10-10선을 따른 깊이 방향으로의 포텐셜 분포도 ;
도 11A는 종래의 FGA형 증폭형 광전 변환 소자의 화소의 단면도, 도 11B는 도 11A의 11B-11B선의 깊이 방향의 포텐셜 분포도 ;
도 12A는 종래의 BCMD형 증폭형 광전변환소자의 화소의 단면도, 도 12B는 도 12A의 12B-12B선의 깊이 방향의 포텐셜 분포도 ;
도 13A는 종래의 TGMIS형 증폭형 광전변환소자의 화소의 단면도, 도 13B는 도 13A의 13BA-13BA및 13BB-13BB선의 깊이 방향의 포텐셜 분포도 ;
도 14는 화소 및 구동 회로를 모두 갖는 반도체기판의 단면도 ; 및
도 15는 MOSFET 대신으로 접합 게이트형 FET가 사용된 경우의 화소의 단면도이다.
[발명의 목적]
본 발명은 금속-산화막-반도체형 전계 효과 트랜지스터(MOSFET)를 이용하는 증폭형 광전변환소자에 관한 것이다. 더 구체적으로, 본 발명은 양호한 성능 및 저구동전압을 실현할 수 있는 증폭형 광전변환소자, 그 증폭형 광전변환소자의 제조방법, 및 상기 증폭형 광전변환소자를 이용한 증폭형 고체촬상장치에 관한 것이다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
각 화소에서 발생된 신호전하가 독출되는 전하결합 소자(CCD)가 현재 광전변환소자중에서 주류를 이루고 있다. 상기 CCD를 대체하도록, 신호전하가 먼저 각 회소내에서 증폭된 후 주사회로에 의해 순차 독출되는 증폭형 광전변환소자가 최근 제안되고 있다. 각 화소의 신호전하를 증폭함에 의해, 독출을 위한 충분한 량의 신호전하가 확보될 수 있고 다이나믹 레인지가 CCD에 비해 넓게 된다. 또한 , 상기 장치에서, 신호전하는 수평 라인과 수직 라인, 및 독출된 화소에 접속된 선택 스위치만을 구동함에 의해 저전압으로 독출될 수 있다. 따라서, CCD의 경우에 비해 소비전력이 작게 요구된다.
이러한 광전 변환 소자에서, 트랜지스터는 일반적으로 화소의 신호전하를 증폭하도록 이용된다. 트랜지스터들은 SIT형, 바이폴라형, FET형(MOSFET 또는 접합형 FET), 등으로 분류된다. SIT 형 및 바이폴라형에서는, 반도체기판의 깊이 방향으로 트랜지스터 구조가 형성되고, MOSFET형에서는 반도체기판의 표면을 따라 형성된다. 따라서, MOSFET형은 화소의 주사 회로 형성에 대해 더 간단한 구조 및 더 용이한 제조법을 제공한다.
화소밀도를 증가시키도록 일화소 내측에 단일 MOSFET가 포함되는 장치를 이용함이 바람직하다. 각 화소에 단일 MOSFET를 갖는 장치들의 예로는 전하 모듈레이션 장치(CMD), 부유 게이트 어레이(FGA), 벌크 전하 모듈레이트 장치(BCMD) 등이 보고되고 있다.
도 9A 및 9B는 종래의 CMD형 증폭형 광전변환소자의 화소를 나타낸다. 도 9A는 화소의 평면도이고, 도 9B는 도 9A의 9B-9B선의 단면도이다. CMD형 광전 변환 소자는, 나카무라 등의 1986년 텔레비젼 아카데미, 57면의 게이트 축적형 MOS 포토트랜지스터 이미지 센서에 기재되어 있다.
도 9B에 도시된 바와 같이, p형 기판(101)에 매립된 채널로서 n형 웰(102)이 형성된다. n형 웰(102)상에 절연막(103)을 통해 게이트전극(104)이 형성된다. 고농도 n층으로 구성되어 n형 웰(102)에 의해 분리되는 소스영역(105)과 드레인영역(106)이 n형 웰(102)의 표면에 형성된다.
도 9A에 도시된 바와 같이, 각 화소의 게이트전극(104)은 수평 방향의 게이트단자(107)에 공통 접속되며, 소스영역(105)은 수직방향의 소스 단자(108)에 공통접속된다. 드레인 영역(106)은 메쉬 패턴을 형성하며 드레인 단자(109)에 접속된다. 이 방식으로, 화소들이 매트릭스상으로 배열되어, CMD형 증폭형 광전변환소자를 완성한다.
이하 CMD형 증폭형 광전변환소자의 동작을 설명한다.
도 10은 도 9B의 10-10선의 장치의 깊이 방향의 포텐셜 분포를 나타낸다. 먼저, 신호 축적시에, 게이트단자(107)를 통해 수평방향 열의 화소의 게이트전극(104)에 게이트전압(VL)이 인가된다. 상기 게이트전압의 인가에 의해, 광전 변환에 의해 발생된 신호 전하(정공)가 반도체(n형 웰(102)) 및 화소의 절연막(103) 사이의 계면에 축적된다.
신호 독출시에, 게이트전압은 전압(VL)에서 전압(VM)으로 증가된다. 이러한 전압 변화에 반응하여, 각 트랜지스터의 소스 영역(105)과 드레인영역(106) 사이로 전류가 흐른다. 이 전류치는 축적된 신호전하량에 따라 변화한다. 변화된 전류치는 소스 단자(108)를 통해 신호 출력으로서 독출된다. 동일 소스 단자(108)에 접속된 다른 화소에 축적된 신호 전하는 게이트 전압(VL)이 다른 게이트 단자(107)를 통해 그 화소들의 게이트전극(104)에 인가되기 때문에 독출되지 않는다.
화소의 축적된 신호전하가 크리어될 때, 게이트전압은 전압(VH)으로 변화되어, 깊이 방향으로 전압이 단조롭게 감소되는 경우에 포텐셜 구배를 제공한다. 이로써 n형 웰(102)과 절연막(103) 사이의 계면에 축적된 신호 전하(이 경우에 정공)가 도 9B에 점선 화살표로 나타낸 바와 같이 p형 기판(101)을 향해 우측 하방으로 배출될 수 있게 된다. 또한, 이는 다음 신호 축적에 대한 리세트로서 작용한다.
도 11A는 종래의 FGA형 증폭형 광전변환소자의 일화소의 단면도이다. 도 11B는 도 11A의 11B-11B선에서 취해진 장치의 깊이 방향의 포텐셜 분포를 나타낸다. 이 도면들에 도시된 종래 기술의 장치는 J. Hynecek의, IEEE Trans. Elec. Dev. Vol. 35, No. 5, p646(1988)의 고해상도 및 고성능 이미지 센서에 적합한 새로운 장치 기술에 개시되어 있다.
FGA형 광전변환소자는 도 11A에 도시된 바와 같이 게이트전극(104)하의 n형 웰(102)상에 고불순물 농도의 p층(110)이 제공되는 점에서 CMD형과 다르다.
게이트 전압은 신호 축적 및 신호 독출시에 VL로 설정되고, p층(110)의 신호 전하의 축적에 따라 n형 웰(102)에서의 채널 포텐셜의 변화가 검출되어 임계치의 변화로서 독출된다. 동일 신호 라인상의 다른 화소들은 게이트 전압이 신호 독출시에만 VL레벨로 되므로 검출되지 않는다.
리세팅시에, CMD형에서와 같이, 전압이 깊이 방향으로 단조롭게 감소하는 경우에 포텐셜 구배를 제공하도록 게이트전압을 VH로 설정한다. 이로써 p층(110)에 축적된 신호 전하가 p형 기판(101)을 향해 우측 하방으로 배출될 수 있게 된다.
도 12A는 BMCD형 증폭형 광전변환소자의 일화소의 단면도이다. 도 12B는 도 12A의 12B-12B선을 따라 깊이 방향으로 취해진 포텐셜 분포를 나타낸다. 이 도면들에 도시된 종래의 장치는 J. Hynecek의, IEEE Trans. Elec. Dev. Vol. 38, No 5, p1011(1991)의 고밀도 이미지 센서의 개선된 포토사이트 구조-BMCD에 개시되어 있다.
도 12A에 도시된 바와 같이, BMCD형 광전변환소자의 각 화소에는 p층(112), n층(113), 및 p층(114)이 그 순서로 n형 기판(111)상에 적층되어 있다. 고불순물 농도의 p층(115)이 소스 및 드레인 전극으로서 n층(113) 및 p층(114)을 통해 p층(112)에 도달되도록 형성된다.
BMCD형 광전변환소자는 다음의 점에서 FGA형과 다르다 :
(1) 신호전하가 전자로 변환되어 n층(113)의 매립 채널에 축적된다 ; (2) 신호전하에 의해 야기된 p층(114)에서의 포텐셜 변화가 p-MOS 구조의 임계치의 변화로서 검출된다 ; (3) 리세팅시에, 게이트전압이 낮은 전압(VL)으로 설정되어 신호전하를 n형 기판(111)으로 배출한다. 이러한 특징들에 의해, 신호전하의 완전 전송이 가능해진다.
그러나, 상기한 CMD형, FGA형 및 BCMD형 광전 변환 소자는 구동 전압이 높다는 문제점을 가진다. 이 문제를 극복하도록, 본 발명자의 발명자는 각 화소에 2개의 다른 게이트를 제공함에 의해 구동 전압을 낮출 수 있는(일본국 특허 공개 공보 제 96-78653) 증폭형 광전변환소자를 제안하였다. 이하, 상기 타입의 증폭형 광전변환소자를 트윈 게이트 MOS 이미지 센서(TGMIS)형 광전 변환 소자라 칭한다.
도 13A는 종래의 TGMIS형 증폭형 광전변환소자의 일 화소의 단면도이다.
도 13A를 참조하면, p형 반도체기판(121)상에 절연막(122)을 통해 제 1 게이트전극(123)과 제 2 게이트전극(124)이 형성된다. 제 1 게이트전극(123)하의 반도체기판(121)의 표면 부분에 n층(125)이 형성되고, 제 1 게이트전극(123)이 게이트로서 작용하는 MOSFET의 소스영역(126) 및 드레인영역(127)을 형성하는 한쌍의 n+확산층이 n층(125)에 형성된다. 각 화소의 소스영역(126)은 공통 소스 단자(128)에 접속되고, 각 화소의 드레인영역(127)은 공통 드레인 단자에 접속된다.
상기한 구조에서, 제 1 게이트전극(123)을 통해 입사된 광(hν)이 광전 변환에 의해 전자-정공 쌍을 발생시키며, 발생된 전자는 드레인영역(127)으로 유출한다. 정공은 n층(125)의 중간에 형성된 배리어 및 제 2 게이트전극(124)하에 형성된 배리어에 의해 폐쇄되며, n층(125)과 절연막(122) 사이의 계면에 축적되어 신호전하로 된다. n층(125)의 포텐셜은 신호전하량에 따라 변화한다. 이러한 포텐셜의 변화가 검출되어 소스영역(126)에서의 전위변화로서 독출되며, 출력신호로서 간주된다. 리세팅시에, 제 2 게이트전극(124)하에 형성된 포텐셜배리어가 감소됨으로써 신호전하가 도 13A에 점선 화살표로 나타낸 경로를 통해 p형 반도체기판(121)으로 배출될 수 있다.
도 13B는 도 13A의 13BA-13BA및 13BB-13BB선들의 깊이 방향의 포텐셜 분포를 나타낸다. 실선(131,132,133,134)은 13BA-13BA선을 따라 얻어진 포텐셜 분포를 나타내며, 점선(135,136)은 13BB-13BB선을 따라 얻어진 포텐셜 분포를 나타낸다.
신호 전하의 축적시에, 제 1 게이트전극(123)에 부의 전압 VA(L)이 인가되며, 제 2 게이트전극(124)에는 정의 전압 VB(L)이 인가된다. 제 1 게이트전극(123)하의 n층(125) 표면에 축적되는 신호전하(정공)는 제로에서 포화레벨로 변화한다. 이러한 변화에 의해, 제 1 게이트전극(123)하의 포텐셜분포는 실선(131)으로 나타낸 상태에서 실선(132)으로 나타낸 상태로 변화한다. 이와 대조적으로, 제 2 게이트전극(124)하의 포텐셜분포는 변화하지 않고, 점선(135)으로 나타낸 상태를 유지한다.
실선(131)과 점선(135)의 교점에서의 포텐셜치 및 반도체기판(121)의 표면전위 사이의 포텐셜차(△VP)는 신호전하가 축적되지 않을 때 반도체기판(121)에서의 전하의 유출을 방지하는 배리어로서 작용한다. 실선(132)과 점선(135)의 교차점에서의 포텐셜치와 실선(132)으로 나타낸 상태에서의 반도체기판(121)의 표면의 포텐셜 사이의 포텐셜차(△VQ)는 신호전하의 포화레벨에 대응하는 배리어로서 작용하며, 그 배리어를 초과하여 과잉 신호 전하가 반도체기판(121)으로 배출되게 한다.
신호전하의 독출시에, 전압 VA(L) 보다 높은 전압 VA(H)이 제 1 게이트전극(123)에 인가되며, 전압 VB(L)보다 높은 전압 VB(H)이 제 2 게이트전극(124)에 인가된다. 제 1 게이트전극(123)하에 신호전하가 축적되어 있지 않으면 제 1 게이트전극(123)에 인가된 전압의 상기한 변화에 의해, 제 1 게이트전극(123)하의 포텐셜분포는 실선(131)으로 나타낸 상태에서 실선(133)으로 나타낸 상태로 변화한다. 신호전하가 포화레벨로 축적되어 있으면, 제 1 게이트전극(123)하의 포텐셜 분포는 실선(132)으로 나타낸 상태에서 실선(134)으로 나타낸 상태로 변화한다. 이와 대조적으로, 제 2 게이트전극(124)하의 포텐셜분포는 제 2 게이트전극(124)에 인가된 전압의 변화에 따라 점선(135)으로 나타낸 상태에서 점선(135)으로 나타낸 상태로 변화한다.
실선(133,134)의 최하점에서의 포텐셜치를 각각 전압(VSO, VSM)이라 하면, 정전류부하가 소스영역(126)에 접속되고 전압(VSM)보다 높은 전압(VD)이 드레인영역(127)에 인가될 때, 소스영역(126)의 전위는 신호전하가 축적되었는지의 여부에 따라(즉, 실선(133) 또는 (134)인지에 따라), 전압(VSo또는 VSM)으로 된다. 따라서, 신호전하량에 대응하는 출력이 얻어질 수 있다.
실선(134)과 점선(136)의 교차점에서의 포텐셜치 및 실선(134)으로 나타낸 상태에서의 반도체기판(121)의 표면에서의 포텐셜 사이의 포텐셜차(△VR)는 포화 레벨하에서 신호전하가 반도체기판(121)으로 유출됨을 방지하는 배리어로서 작용한다. 실선들(132,133)의 최하점 사이의 포텐셜차(△VT)는 축적을 위한 화소와 독출을 위한 화소의 각 소스영역(126)을 공통 소스 단자에 접속하는 경우, 소스영역(126)으로 흐르는 전류가 독출을 위한 화소로만 흐르게 하고, 축적을 위한 화소로는 흐르지 않게 하기 위한 배리어로서 작용한다.
리세팅시에, 제 1 게이트전극(123)에 전압 VA(H)(독출시에 인가된 전압)이 인가되고, 제 2 게이트전극(124)에 전압 VB(L)(축적시에 인가된 전압)이 인가된다. 상기한 인가에 의해, 제 2 게이트전극(124)하의 반도체기판(121)에서의 표면 포텐셜은 제 1 게이트전극(123)하의 n층(125)에서의 표면 포텐셜보다 낮다. 이로써 제 1 게이트전극(123)하의 n층(125)의 표면 부분에 축적된 신호전하(정공)가 제 2 게이트전극(124)하의 경로를 통해 반도체기판(121)으로 배출될 수 있다.
전위차(△VF)는 제로보다 크며 이는 리세트시에 신호 전하를 완전 배출시키는데 필요한 제 1 및 제 2 게이트전극(123,124)하의 반도체기판(121)의 표면들에서의 포텐셜들(실선(133)과 점선(135)으로 도시됨) 사이의 관계를 나타낸다.
TGMIS형 증폭형 광전변환소자를 정량적으로 나타내기 위해, 다음과 같은 조건 1이 가정되었다.
[조건 1]
기판의 불순물 농도 : NB= 1.0 × 1015cm-3
n-층의 불순물 농도 : NN= 3.0 × 1015cm-3
n-층의 두께 : dN= 1.5㎛
산화절연막의 두께 : dO= 80nm(제 1 및 제 2 게이트전극(123,124)이 동일 두께임)
포화레벨에서의 신호전하량 : QSAT= 5 × 1011cm-2
제 1 및 제 2 게이트전극(123,124)의 재료 : n+도프형 폴리실리콘막
도 13B에 도시된 전압은 다음과 같다 :
VA(L) = -3.0V,VA(H) = 0.0V
VB(L) = 1.0V,VB(H) = 5.0V
△VP= 0.78V
△VQ= 0.50V
△VR= 0.58V
△VT= 0.74V
△VF= 0.25V
전압차(△VP)는 전하의 주입을 방지하도록 0.8V 이상이 바람직하다. 전압차(△VQ)는 과잉전하 배출을 위해 약 0.5V 이하가 바람직하다. 전압차(△VT)는 독출용 화소 및 축적용 화소의 온-오프 특성을 분리하도록 0.7V 이상이 바람직하다. 전압차(△VF)는 배리어가 형성되지 않는 경우 0.0V 이상을 필요로 한다. 따라서, 상기한 전압(△VP, △VQ, △VR, △VT, △VF)의 값들은 바람직한 범위내에 있는 것이다. 그 이유는 전압( VA(L), VA(H), VB(L), VB(H))의 설정치들이 적절하기 때문이다.
[발명이 이루고자 하는 기술적 과제]
상기한 바와 같이, 종래의 TGMIS형 증폭형 광전변환소자는 각 화소에 2개의 게이트전극들을 가지며, 구동전압들(VA(L), VA(H), VB(L), VB(H))이 낮게 설정될 수 있다. 그러나, 상기 구동전압들(VA(L), VA(H), VB(L), VB(H))의 조합은 정 및 부의 전압들을 포함하며, 상기 타입의 광전 변환 소자를 구동하기 위한 전원 구성이 복잡하게 된다.
본 발명의 목적은 정전압만으로 구동될 수 있고, 저 전압 구동을 제공하는 상기한 TGMIS형 광전변환소자의 장점을 유지하며, 잔상 및 리세트 노이즈의 발생을 충분하게 억제할 수 있는 증폭형 광전변환소자를 제공하는 것이다. 본 발명의 다른 목적은 상기 증폭형 광전변환소자의 제조 방법 및 상기 증폭형 광전변환소자를 이용한 증폭형 고체촬상장치를 제공하는 것이다.
본 발명의 일양태에 따르면, 증폭형 광전변환소자는 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함한다. 상기 광전변환영역은 반도체기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생시켜, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함한다. 상기 게이트영역은 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함한다. 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화된다.
본 발명의 다른 양태에 따르면, 상기 증폭형 광전변환소자에 제조 방법이 제공된다. 상기 증폭형 광전변환소자는 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함한다. 상기 증폭형 광전변환영역은 반도체기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생하여, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함한다. 상기 게이트영역은 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함하며, 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화된다. 상기 방법은 : 제 1 도전형의 반도체기판상에 제 1 절연층을 통해 제 1 전극층을 형성하여 그 제 1 전극층을 레지스트로 이용하여 패터닝함으로써 제 2 게이트전극을 형성하는 단계 ; 상기 제 2 게이트전극 및 레지스트를 마스크로 이용하여 반도체기판에 고에너지로 이온을 주입함으로써 제 2 도전형의 제 1 반도체층을 형성하는 단계 ; 적어도 제 2 게이트전극을 마스크로 이용하여 반도체기판에 저에너지로 이온을 주입함으로써 제 1 도전형의 제 2 반도체층을 형성하는 단계 ; 및 상기 결과의 표면상에 제 2 절연층을 통해 제 2 전극층을 형성하여 그 제 2 전극층을 레지스트로 이용하여 제 1 게이트전극을 형성하는 단계로 구성된다.
본 발명의 또 다른 양태에 따르면, 증폭형 광전변환소자의 제조 방법이 제공된다. 상기 증폭형 광전변환소자는 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함한다. 상기 광전변환영역은 반도체기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생하여, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함한다. 상기 게이트영역은 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함하며, 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화된다. 상기 방법은 : 제 1 도전형의 반도체기판상에 제 1 절연층을 통해 제 1 전극층을 형성하여 그 제 1 전극층을 레지스트로 이용하여 패터닝함으로써 제 2 게이트전극을 형성하는 단계 ; 상기 제 2 게이트전극 및 레지스트를 마스크로 이용하여 반도체기판상에 고에너지로 이온을 주입함으로써 제 2 도전형의 제 1 반도체층을 형성하는 단계 ; 상기 레지스트 제거후에 제 2 게이트전극상에 제 2 절연층을 형성하는 단계 ; 제 2 게이트전극을 마스크로 이용하여 반도체기판에 저에너지로 이온을 주입함으로써 제 1 도전형의 제 2 반도체층을 형성하는 단계 ; 및 제 2 절연층상에 제 2 전극층을 형성하여 그 제 2 전극층을 레지스트로 이용하여 패터닝함으로써 제 1 게이트전극을 형성하는 단계로 구성된다.
본 발명의 또 다른 양태에 따르면, 증폭형 고체촬상장치는 매트릭스상으로 배열된 다수의 증폭형 광전변환소자를 가진 이미지 센서 영역 및 다수의 증폭형 광전변환소자를 구동하는 구동 회로 영역을 포함한다. 상기 구동 회로 영역은 신호독출을 위해 다수의 증폭형 광전변환소자를 수평 주사하는 수평 주사 회로 ; 및 신호독출을 위해 다수의 증폭형 광전변환소자를 수직 주사하는 수직 주사 회로를 포함한다. 상기 다수의 증폭형 광전변환소자는 각각 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함하며, 상기 광전변환영역은 반도체기판 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호 전하를 발생하여, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함한다. 상기 게이트영역은 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함한다. 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화된다.
본 발명의 일실시예에서, 상기 구동 회로 영역은 상기 다수의 증폭형 광전변환소자의 제 1 및 제 2 게이트전극에 인가될 전압을 발생시키는 레벨 변환 회로를 더 포함한다.
본 발명의 다른 실시예에서, 상기 구동 회로에 인가되는 클럭 신호 전압이 정전압이다.
본 발명의 또 다른 실시예에서, 상기 이미지 센서 영역과 구동 회로 영역은 제 1 도전형의 반도체기판상에 형성된다.
따라서, 본 발명에 따르면, 신호전하 축적시에, 각 화소의 광전변환영역의 제 1 게이트전극을 통해 광이 입사되어 광전변환에 의해 전하를 발생시킨다. 이 전하는 제 1 게이트전극하에 축적된다. 신호 독출시에, 광전변환영역의 소스에서의 포텐셜은 신호전하량으로서 독출된다. 리세팅시에, 제 1 게이트전극하에 축적된 전하는 게이트영역의 제 2 게이트전극하의 경로를 통해 반도체기판으로 배출된다.
상기한 동작은 제 1 및 제 2 게이트전극에서 전압을 제어함에 의해 실행된다. 제 2 게이트전극에서의 전압은 도 13A 및 13B에 도시된 종래 기술에서와 같이 둘다 정(또는 부)인 고레벨 전압 및 저레벨 전압으로 구성된다. 역시 고레벨 전압 및 저레벨 전압으로 구성된 제 1 게이트전극에서의 전압은 도 13A 및 13B에 도시된 종래 기술에서의 값들에서 정(또는 부)의 값들로 시프트될 수 있다. 이것은 본 발명에 따른 장치가 제 1 게이트전극하에 형성된 제 1 및 제 2 반도체층으로 구성된 2층 구조를 갖기 때문에 이룩될 수 있다. 따라서, 제 1 게이트전극은 정(또는 부)의 전압으로만 구동될 수 있다. 즉, 본 발명에 따른 증폭형 광전변환소자에서, 제 1 및 제 2 게이트전극에서의 전압은 각 화소를 제어하도록 제어되며, 이들 모든 전압은 정(또는 부)으로 된다.
제 1 게이트전극 하에 배치된 제 2 반도체층은 인가 전압에 따라 공핍화된다. 따라서, 리세팅시에, 제 1 게이트전극하에 축적된 모든 전하는 제 2 반도체층에 전하를 남겨두지 않고, 제 2 반도체층을 공핍화하도록 적절한 전압을 인가함에 의해 배출될 수 있다. 따라서, 잔상 및 리세트 노이즈의 발생이 최소화될 수 있다.
본 발명의 증폭형 광전변환소자의 제조 방법에 따르면, 이온이 저에너지로 주입되어 제 2 반도체층을 형성함으로써 제 2 반도체층이 공핍화될 수 있다.
본 발명의 증폭형 고체촬상장치에 따르면, 구동 회로 영역에 공급되는 클럭신호전압은 제 1 및 제 2 게이트전극에 인가되는 전압이 상기한 바와 같이 모두 정(또는 부)이므로 모두 정 (또는 부)으로 된다.
제 1 및 제 2 게이트전극에 대해 정(또는 부)의 전압만을 사용함에 의해 ,이미지 센서 영역 및 구동 회로 영역 모두가 제 1 도전형의 공통 반도체기판상에 형성될 수 있다. 이로써 반도체기판의 형태를 간단하게 함은 물론이고 사이리스터 구조의 형성을 방지하게 된다.
따라서, 본 발명에 따르면, (1) 정의 저전압으로 구동될 수 있고 잔상 및 리세트 노이즈의 발생을 충분하게 억제할 수 있는 증폭형 광전변환소자를 제공하며, (2) 상기 증폭형 광전변환소자의 제조 방법을 제공하며, (3) 상기 증폭형 광전변환소자를 이용하여 증폭형 고체촬상장치를 제공할 수 있는 장점이 있다.
본 발명의 여러 장점들은 첨부된 도면들을 참조하여 상세하게 후술되는 내용들을 이해한다면 당업자들에게 더욱 명확해질 것이다.
[발명의 구성 및 작용]
먼저, 증폭형 광전변환소자를 구동하도록 정 및 부의 전압이 모두 사용될 때 발생되는 문제들을 설명한다.
도 14는 화소 및 화소의 구동 회로가 공통 반도체기판상에 형성되고 정 및 부의 전압 모두가 사용되는 경우의 구성을 나타낸다.
도 14를 참조하면, n형 반도체기판(141)은 구동 회로(142) 및 이미지 센서영역(143)을 포함한다. 구동 회로(142)는 부의 전압을 공급하도록 p형 웰(144)상에 형성된다. 이미지 센서 영역(143)은 전압이 0V일 때 p형 웰(144)상에 형성될 필요가 있다. p형 웰(144,145)는 정의 전위를 제공하는 n형 반도체기판(141)의 표면 부분에 분리되어 형성됨으로써 p형 웰들(144,145)에서 분리된 포탠셜이 유지된다.
그러나, 상기한 구조를 갖는 n형 반도체기판(141)은 도 14에 도시한 바와 같이 구동 회로(142)의 영역에 점선 화살표(X)를 따라 PNPN 접합의 사이리스터 구조를 형성한다. 이로써 래칭업을 야기할 위험이 증가한다. 즉, TGMIS형 증폭형 광전변화소자에서, 증폭형 광전변환소자를 구동하도록 정 및 부의 전압 모두가 사용되어야 하므로 반도체기판의 구성이 제한된다. 이러한 제약하에서, 사이리스터 구조가 형성될 가능성이 있고 따라서 래칭업을 증가시킬 위험이 있다.
상기한 일본 특허 공개 공보 제 96-78653호는, 접합 게이트형 FET가 화소의 신호 저하의 광전 변환 및 증폭을 위해 MOSFET 대신에 각 화소에 사용되는 경우로서, 도 15에 도시된 바의 광전 변환 장치를 개시한다.
도 15를 참조하면, p+층인 접합 게이트(151)는 절대로 공핍화되지는 않지만 그의 고농도로 인해 항상 중성화된다. 또한, 상기 접합 게이트(151)는 그 접합 게이트가 용량 결하되어 있는 게이트전극(152)에 의해 포텐셜이 제어되는 전위적 플로팅 상태로 된다.
상기 구성에 의해, 광전변환에 의해 신호전하(전공)가 발생될 때, 접합 게이트(151)에 신호전하가 축적되며, 리세팅시에, 기판(153)으로 배출된다.
상기한 접합 게이트형 FET가 사용될 때, 모든 구동 전압은 정으로 되고 따라서 상기한 사이리스터 구조는 반도체기판에 형성되지 않게 된다.
그러나, 접합 게이트(151)가 리세팅시에도 공핍화되지 않는 고농도 p+층이므로 접합 게이트(151)에 다수의 정공들이 남게된다. 이는 신호전하가 완전배출되지않고 일부가 남아있어서, 불완전한 전송 및 잔상의 발생을 야기하게 됨을 의미한다. 또한, 접합 게이트(151)의 공핍화의 실패로 인해, 접합 게이트(151)의 포텐셜이 리세트 직후에도 리세트 채널의 열저항에 의해 랜덤하게 변화되는 경우에 리세트 노이즈가 발생하게 된다.
이하, 첨부 도면들을 참조하여 본 발명의 실시예들을 설명한다.
[실시예 1]
도 1은 본 발명에 따른 실시예 1의 증폭형 광전변환소자의 일화소부의 단면도이다.
도 1을 참조하면, p형(제 1 도전형) 반도체기판(1)은 광전변환영역(2)과 게이트영역(3)을 포함한다. 광전변환영역(2)은 n형(제 2 도전형) 제 1 반도체층(4) 및 반도체기판(1)의 표면에 접하도록 형성되어 인가된 전압에 따라 공핍화되는 p형 제 2 반도체층(5)을 포함한다. 상기 제 2 반도체층(5)을 통해 n+확산층인 소스영역(6)과 드레인영역(7)이 형성된다. 소스영역(6)과 드레인영역(7)이 형성되지 않은 제 2 반도체층(5)의 부분상에 절연층(8)을 통해 제 1 게이트전극(9)이 형성된다.
게이트영역(3)은 반도체기판(1) 상에 절연층(8)을 통해 형성된 제 2 게이트전극(10)을 포함한다.
소스영역(6)은 공통 소스 단자(11)에 접속되고 드레인영역(7)은 공통 드레인 단자(12)에 접속된다.
상기한 구조에서, 제 1 게이트전극(9)을 통해 입사된 광(hν)이 광전 변환에 의해 전자-정공 쌍을 발생시키고, 발생된 전자는 드레인영역(7)으로 유출한다. 정공은 제 1 반도체층(4)의 중간에 형성된 배리어 및 제 2 게이트전극(10)하에 형성된 배리어에 의해 폐쇄되며, 제 2 반도체층(5) 에 축적되어 신호전하로 된다.
제 1 반도체층(4)의 포텐셜은 신호전하량에 따라 변화한다. 이러한 포텐셜의 변화가 검출되어 소스영역(6)에서의 전위변화로서 독출되며, 출력신호로서 간주된다.
리세팅시에, 제 2 게이트전극(10)하에 포텐셜배리어가 감소됨으로써 제 2 반도체층(5)의 신호전하가 도 1에 점선 화살표로 나타낸 경로를 통해 반도체기판(1)으로 배출될 수 있다.
제 2 반도체층(5)은 상기한 바와 같이 인가전압에 따라 공핍화된다. 따라서, 리세팅시에 제 2 반도체층(5)을 공핍화시키도록 적절한 전압을 인가함에 의해 제 2 반도체층(5)의 모든 신호전하가 반도체기판(1)으로 배출될 수 있다. 이로써 잔상 및 리세트 노이즈의 발생이 충분하게 억제될 수 있다.
p형 제 2 반도체층(5)이 n형 제 1 반도체층(4)상에 형성되므로, 상세하게 후술하는 바와 같이 제 1 게이트전극(9)을 구동하기 위한 전압(VA)이 정전압의 방향으로 시프트될 수 있어서 제 1 게이트전극(9)이 정전압만으로 구동될 수 있게 된다. 제 2 게이트전극(10)은 통상대로 정전압으로 구동된다. 따라서, 제 1 및 제 2 게이트전극(9, 10)이 모두 정전압만으로 구동된다.
제 1 게이트전극(9) 및 제 2 게이트전극(10)에 정전압만을 인가함에 의해 행해지는 구동에 대해서 이하 설명한다.
도 2는 도 1의 2A-2A및 2B-2B선들의 깊이 방향의 포텐셜 분포를 나타낸다. 실선(21,22,23,24)은 2A-2A선을 따라 얻어진 포텐셜 분포를 나타내며, 점선(25,26)은 2B-2B선을 따라 얻어진 포텐셜 분포를 나타낸다.
신호 전하의 축적시에, 제 1 게이트전극(9)에 저전압 VA(L)이 인가되며, 제 2 게이트전극(10)에는 저전압 VB(L)이 인가된다. 제 1 게이트전극(9)하의 제 2 반도체층(5) 내에 축적되는 신호전하(정공)는 제로에서 포화레벨로 변화한다. 이러한 변화에 의해, 제 1 게이트전극(9)하의 포텐셜분포는 실선(21)으로 나타낸 상태에서 실선(22)으로 나타낸 상태로 변화한다. 이와 대조적으로, 제 2 게이트전극(10)하의 포텐셜분포는 변화하지 않고, 점선(25)으로 나타낸 상태를 유지한다.
실선(21)과 점선(25)의 교점에서의 포텐셜치 및 반도체기판(1)의 표면전위 사이의 포텐셜차(△VP)는 신호전하가 축적되지 않을 때 반도체기판(1)에서의 전하의 유출을 방지하는 배리어로서 작용한다. 실선(22)과 점선(25)의 교차점에서의 포텐셜치와 실선(22)으로 나타낸 상태에서의 제 2 반도체층(5)의 피크 전압사이의 포텐셜차(△VQ)는 신호전하의 포화레벨에 대응하는 배리어로서 작용하며, 그 배리어를 초과하여 과잉 신호 전하가 반도체기판(1)으로 배출되게 한다.
신호전하의 독출시에, 전압 VA(L) 보다 높은 전압 VA(H)이 제 1 게이트전극(9)에 인가되며, 전압 VB(L)보다 높은 전압 VB(H)이 제 2 게이트전극(10)에 인가된다. 제 1 게이트전극(9)하에 신호전하가 축적되어 있지 않으면 제 1 게이트전극(9)에 인가된 전압의 상기한 변화에 의해, 제 1 게이트전극(9)하의 포텐셜분포는 실선(21)으로 나타낸 상태에서 실선(23)으로 나타낸 상태로 변화한다. 신호전하가 포화레벨로 축적되어 있으면, 제 1 게이트전극(9)하의 포텐셜 분포는 실선(22)으로 나타낸 상태에서 실선(24)으로 나타낸 상태로 변화한다. 이와 대조적으로, 제 2 게이트전극(10)하의 포텐셜분포는 제 2 게이트전극(10)에 인가되는 전압의 변화에 따라 점선(25)으로 나타낸 상태에서 점선(26)으로 나타낸 상태로 변화한다.
실선(23,24)의 최하점에서의 포텐셜치를 각각 전압(VSO, VSM)이라 하면, 정전류부하가 소스영역(6)에 접속되고 전압(VSM)보다 높은 전압(VD)이 인가될 때, 소스영역(6)의 전위는 신호전하가 축적되었는지의 여부에 따라(즉, 실선(23) 또는 (24)인지에 따라), 전압(VSo또는 VSM)으로 된다. 따라서, 그 신호전하에 대응하는 출력이 얻어질 수 있다.
실선(24)과 점선(26)의 교차점에서의 포텐셜치 및 실선(24)으로 나타낸 상태에서의 제 2 반도체층(5)의 포텐셜 사이의 포텐셜차(△VR)는 포화 레벨하에서 신호전하가 반도체기판(1)으로 유출함을 방지하는 배리어로서 작용한다. 실선들(22,23)의 최하점 사이의 포텐셜차(△VT)는 신호전하를 축적하는 화소와 독출하는 화소의 각 소스영역(6)을 공통 소스 단자에 접속하는 경우 소스영역(6)으로 흐르는 전류가 독출을 위한 화소로만 흐르게 하고, 축적을 위한 화소로는 흐르지 않게 하기 위한 배리어로서 작용한다.
리세팅시에, 제 1 게이트전극(9)에 전압 VA(H)(독출시에 인가된 전압)이 인가되고, 제 2 게이트전극(10)에 전압 VB(L)(축적시에 인가된 전압)이 인가된다. 상기한 인가에 의해, 제 1 게이트전극(9)하의 제 2 반도체층(5)에서의 피크전위는 제 2 게이트전극(10)하의 반도체기판(1)의 상기 제 2 반도체층(5)과 동일한 깊이에서의 전위보다 △VF만큼 높다. 이로써 제 1 게이트전극(9)하의 제 2 반도체층(5)에 축적된 신호전하(정공)가 제 2 게이트전극(10)하의 경로를 통해 반도체기판(1)으로 배출될 수 있다.
전위차(△VF)는 제로보다 크며 이는 리세트시에 신호 전하를 완전 배출시키는데 필요한 제 1 및 제 2 게이트전극(9,10)하의 반도체기판(1)의 표면들에서의 포텐셜들(실선(23)과 점선(25)으로 도시됨) 사이의 관계를 나타낸다.
도 2에 명백하게 도시되어 있는 바와 같이, 제 1 게이트전극(9)하의 포텐셜분포를 나타내는 실선들(21-24)은 제 2 반도체층(5)의 영역에서 정의 값으로 구부려져 있다. 그 결과, 제 1 게이트전극(9)에 인가되는 전압 VA(L) 및 VA(H)이 종래기술로서 도 13B에 도시된 바의 전압 VA(L) 및 VA(H)에 비해 정의 값을 향한 방향으로 시프트된다. 특히, 전압 VA(L)은 부의 방향에서 정의 방향으로 시프트된다. 다른 전압 VB(L) 및 VB(H)은 종래와 동일하게 정으로 된다. 그 결과, 제 1 및 제 2 게이트전극(9,10)은 정의 전압만으로 구동될 수 있다.
실시예 1의 증폭형 광전변환소자를 정량적으로 나타내기 위해, 다음과 같은 조건 2가 가정되었다.
[조건 2]
기판의 불순물 농도 : NB= 0.8 × 1015cm-3
n-층의 불순물 농도 : NN= 4.0 × 1015cm-3
p-층의 불순물 농도 : NP= 2.0 × 1016cm-3
n-층의 두께 : dN= 1.2㎛
p-층의 두께 : dP= 0.3㎛
산화절연막(게이트영역(3)에서의)의 두께 : dO1= 30nm
산화절연막(광전변환영역(2)에서의)의 두께 : dO2= 100nm
포화레벨에서의 신호전하량 : QSAT= 2.75 × 1011cm-2
제 1 및 제 2 게이트전극(9,10)의 재료 : n+도프형 폴리실리콘막
조건 2에서, 기판의 불순물 농도, 산화절연막의 두께, 및 포화레벨에서의 신호전하량은 종래기술의 조건 1과는 단지 설명을 쉽게하기 위해 변경되었다. 이 값들은 본 발명을 제한하려는 것은 결코 아니다.
도 2에 도시된 전압들은 다음과 같이 설정된다 :
VA(L) = 0.0V,VA(H) = 3.0V
VB(L) = 1.3V,VB(H) = 5.0V
△VP= 0.94V
△VQ= 0.50V
△VR= 0.61V
△VT= 0.91V
△VF= 0.46V
전압차(△VP)는 전하의 주입을 방지하도록 0.8V 이상이 바람직하다. 전압차(△VQ)는 과잉전하 배출을 위해 약 0.5V 이하가 바람직하다. 전압차(△VT)는 독출용 화소 및 축적용 화소의 온-오프 특성을 구별하도록 0.7V 이상이 바람직하다. 전압차(△VF)는 배리어가 형성되지 않는 경우 0.0V 이상을 필요로 한다. 따라서, 상기한 전압(△VP, △VQ, △VR, △VT, △VF)의 값들은 바람직한 범위내에 있는 것이다.
독출신호의 최대 진폭이 전압들(VSO) 및 (VSM) 사이의 전위차 △VS가 0.90V일 때, 충분한 신호진폭을 얻을 수 있다.
이제, 도 3A 내지 3D를 참조하여, 실시예 1의 증폭형 광전변환소자의 제조 방법을 설명한다.
도 3A에 도시한 바와 같이, p형 반도체기판(1)상에 절연막(31)이 형성되고, 인 등의 불순물로 고농도로 도프된 폴리실리콘으로 제조된 전극층(32)이 절연막(31)상에 형성된다. 상기 전극층(32)은 포토레지스트층(33)을 마스크로 이용하여 패터닝되어 제 2 게이트전극(10)을 형성한다(도 3B).
도 3B에 도시된 바와 같이, 제 2 게이트전극(10)과 포토레지스트층(33)을 마스크로 이용하여, 제 1 반도체층(4)을 형성하도록 약 500KeV-3MeV(통상 약 1MeV)의 고에너지로 이온 주입이 실행되며, 제 2 반도체층(5)을 형성하도록 20KeV-100KeV(통상 50KeV)의 저에너지로 이온 주입이 실행된다. 따라서, 제 1 및 제 2 반도체층들(4,5)이 제 2 게이트전극(10)을 포함하는 게이트영역(3)에 인접하게 형성됨으로써 게이트영역(3)에 대한 제 1 및 제 2 반도체층(4,5)의 계면이 서로 일치된다. 제 2 반도체층(5)의 p형 불순물 농도가 낮으므로 (NP: 약 2.0 × 1016cm-3), 제 2 반도체층(5)은 상기한 바와 같이 인가전압에 따라 공핍화될 수 있다.
도 3C에 도시된 바와 같이, 포토레지스트층(33)이 제거되고, 그 표면위에 절연막(35)이 형성된다. 인 등의 불순물이 도농도로 도프된 폴리실리콘으로 된 전극층(36)이 절연막(35) 상에 형성된다. 그 전극층(36)은 포토레지스트층(37)을 마스크로 이용하여 패터닝되어 제 1 게이트전극(9)을 형성한다 (도 3D).
절연막(35)의 두께는 반드시 절연막(31)의 두께와 동일할 필요는 없다. 즉, 광전변환영역(2)과 게이트영역(3)의 절연막의 두께는 조건 2에 나타낸 바와 같이 서로 다를 수 있다.
도 3D에 도시된 바와 같이, 비소 등의 불순물이 제 1 및 제 2 게이트전극(9,10)을 마스크로 이용하여 고농도로 주입되어 소스영역(6)과 드레인영역(7)을 형성한다.
이하의 공정은 MOSFET 제조를 위한 일반적인 방법과 동일하므로 설명을 생략한다.
이 실시예의 상기 제조 방법에 있어서, 제 1 및 제 2 반도체층(4,5)은 모두 도 3B에 도시된 바와 같이 제 2 게이트전극(10)과 포토레지스트층(33)을 마스크로 이용하여 이온 주입에 의해 형성된다. 제 1 및 제 2 반도체층(4,5)은 임의의 다른 방법으로도 형성될 수 있다.
예컨대, 제 1 반도체층(4) 만이 제 2 게이트전극(10)과 포토레지스트층(33)을 마스크로 이용하여 고에너지로 이온을 주입함에 의해 형성될 수 있다. 다음, 포토레지스트층(33)이 제거되고 도 3C에 도시된 단계에서 절연막(35)이 형성된 후에 제 2 반도체층(5)이 형성될 수 있다. 이 경우에, 절연막(35)의 형성후에 제 2 반도체층(5)에 대한 이온 주입이 실행되므로, 이온 주입후에 실행될 가열 공정이 생략될 수 있다. 이로써 제 2 반도체층(5)으로 주입될 이온들의 측방으로의 확산을 방지할 수 있는 이점이 있다. 또한, 조건 2에 나타내진 바와 같이, 제 2 반도체층(5)의 p형 불순물 농도(NP= 2.0 × 1016cm-3)는 소스 및 드레인영역(6,7)의 불순물 농도 및 제 1 및 제 2 게이트전극(9,10)의 폴리실리콘 n+도프 농도(일반적으로, 1016cm-3이상)에 비해 충분히 낮다. 따라서, 제 2 반도체층(5)의 이온 주입이 이들 영역 및 전극들에 영향을 주지 않는다.
[실시예 2]
도 4는 본 발명에 따른 실시예 2의 증폭형 광전변환소자의 화소의 단면도이다. 도 1에 도시된 부품들과 유사한 부품들은 동일 참조부호로 나타내며, 그에 대한 설명은 생략한다.
실시예 2에서, 각각의 제 2 게이트전극(10)은 제 1 및 제 2 게이트전극(4,5)의 형성후에 도면에 도시된 바와 같이 우측상에서 에칭되어 제 2 게이트전극(1)이 우측 제 1 반도체층(4)의 좌단부에서 분리된다. 이에 따라 신호 전하(정공)의 배출경로의 폭이 D0에서 D1으로 확장되어 n형 제 1 반도체층(4)에서의 포텐셜의 2차원 효과에 의해 야기되는 포텐셜 시프트를 감소시킨다. 그 결과, 신호 전하가 반도체기판(1)으로 더 용이하게 배출된다.
도 5A-5E를 참조하여, 실시예 2의 증폭형 광전변환소자의 제조 방법을 설명한다.
도 5A에 도시된 바와 같이, p형 반도체기판(1)상에 절연막(31)이 형성되고, 인 등의 불순물로 고농도로 도프된 폴리실리콘으로 제조된 전극층(32)이 절연막(31)상에 형성된다. 상기 전극층(32)은 포토레지스트층(33)을 마스크로 이용하여 패터닝되어 제 2 게이트전극(10)을 형성하도록 전극층(32')(도 5B)를 형성한다.
도 5B에 도시된 바와 같이, 전극층(32')과 포토레지스트층(33)을 마스크로 이용하여, 제 1 반도체층(4)과 제 2 반도체층(5)을 각각 형성하도록 고에너지 및 저에너지로 이온 주입이 실행된다.
도 5C에 도시된 바와 같이, 포토레지스트층(33)이 제거되고, 다른 포토레지스트층(41)이 형성된다. 상기 전극층(32')은 그의 우측 단부들을 에칭하도록 포토레지스트층(41)을 마스크로 이용하여 더욱 패터닝되어, 제 2 게이트전극(10)을 형성한다 (도 5D).
도 5D에 도시된 바와 같이, 포토레지스트층(41)이 제거되고, 그 표면위에 절연막(35)이 형성된다. 인 등의 불순물이 도농도로 도프된 폴리실리콘으로 된 전극층(36)이 절연막(35)상에 형성된다. 그 전극층(36)은 포토레지스트층(42)을 마스크로 이용하여 패터닝되어 제 1 게이트전극(9)을 형성한다 (도 5E).
도 5E에 도시된 바와 같이, 비소 등의 불순물이 제 1 및 제 2 게이트전극(9,10)을 마스크로 이용하여 고농도로 주입되어 소스영역(6)과 드레인영역(7)을 형성한다.
이 실시예의 상기 제조 방법에 있어서, 제 1 및 제 2 반도체층(4,5)은 모두 도 5B에 도시된 바와 같이 전극층(32')과 포토레지스트층(33)을 마스크로 이용하여 이온 주입에 의해 형성된다. 제 1 및 제 2 반도체층(4,5)은 임의의 다른 방법으로도 형성될 수 있다.
예컨대, 제 1 반도체층(4) 만이 전극층(32')과 포토레지스트층(33)을 마스크로 이용하여 고에너지로 이온을 주입함에 의해 형성될 수 있다. 다음, 도 5D에 도시된 단계에서 절연막(35)이 형성된 후에 제 2 반도체층(5)이 저에너지의 이온 주입에 의해 형성될 수 있다. 그후, 제 1 게이트전극(9)이 형성될 수 있다.
[실시예 3]
도 6은 본 발명에 따른 실시예 3의 증폭형 고체촬상장치의 블록 다이어그램이다.
이 실시예의 고체촬상장치는 매트릭스상으로 배열되어 있는 도 1에 도시된 다수의 화소들(51)과 수평 주사 회로(52), 제 1 및 제 2 수직 주사 회로(53,54), 및 화소들(51)을 구동 및 제어하도록 제공된 레벨 변환 회로(55)를 포함한다.
각 화소(51)의 드레인(56)(도 1의 드레인영역(7)에 대응함)에는 DC 전압(VD)이 인가된다.
각각 수평방향 열로 배열된 화소부(51)의 제 1 게이트전극(9)은 수평방향의 제 1 클럭라인(57)에 공통 접속되고, 상기 라인(57)은 제 1 수직주사회로(53)에 접속된다. 제 1 수직 주사회로(53)는 각 수평방향 열을 순차 선택하여 대응하는 화소(51)의 리세팅 동작을 제어한다.
각 화소부(51)의 각 수평방향 열에 배열된 제 2 게이트전극(10)은 수평방향의 제 2 클럭라인(58)에 공통 접속되고, 상기 라인(58)은 제 2 수직주사회로(54)에 접속된다. 제 2 수직 주사회로(54)는 각 수평방향 열을 순차 선택하여 대응하는 화소(51)의 독출 동작을 제어한다.
수직열로 배열된 각 화소부(51)의 소스들(도 1의 소스영역(6)에 대응함)은 수직 신호 라인(59)에 공통 접속되고, 상기 라인은 대응하는 트랜지스터(61)를 통해 수평 주사 회로(52)에 접속된다. 수평 주사회로(52)는 각 수직 열의 트랜지스터(61)를 순차로 선택하여 온시킨다.
또한, 상기 트랜지스터(61)는 공통 신호 라인(62)에 접속된다. 상기 공통 신호 라인(62)은 정전류 부하를 제공하도록 삽입된 트랜지스터(63)를 통해 접지되며 또한 버퍼 증폭기(64)에 접속된다.
각각 수평방향 열에 배열된 화소들(51)에 축적된 신호전하들은 수평 주사 회로(52) 및 제 1 및 제 2 수직 주사 회로(53,54)에 의한 구동제어에 의해 독출된다. 상기 결과의 신호가 공통 신호 라인(62)에 보내져 버퍼 증폭기(64)에서 출력된다.
화소(51)의 제 1 게이트전극(9)에 접속된 제 1 수직 주사 회로(53)는 전압들 VA(L) 및 VA(H)를 선택적으로 출력한다. 화소(51)의 제 2 게이트전극(10)에 접속된 제 2 수직 주사 회로(54)는 전압들 VB(L) 및 VB(H)를 선택적으로 출력한다. 따라서 4개의 다른 전압들이 필요해진다.
예컨대, 4개의 다른 전압은 다음과 같은 방식으로 제공될 수 있다. 상기한 바와 같이 VA(L) = 0.0V, VA(H) = 3.0V, VB(L) = 1.3V, VB(H) = 5.0V 이므로, 각각 0.0V의 저레벨 및 3.0V의 고레벨 전압을 가진 클럭신호들 ψA및 ψB이 각각 제 1 및 제 2 수직 주사 회로(53,54)에 의해 형성된다. 클럭신호(ψA)는 어떠한 변환 없이 제 1 게이트전극(9)에 공급되어 전압들 VA(L) 및 VA(H)을 제공한다. 클럭신호(ψB)는 그 신호를 1.3V의 저레벨 및 5.0V의 고레벨을 가진 클럭신호(ψB')로 변환시키도록 레벨 변환 회로(55)로 보내져 전압들 VB(L) 및 VB(H)을 제공한다.
도 7은 레벨변환회로(55)의 회로 구성을 나타낸다. 레벨 변환 회로(55)의 전원전압(VH1, VH2, VL1)은 각각 3.0V, 5.0V, 1.3V라 한다.
레벨 변환 회로(55)에서, 상기 클럭신호(ψB)의 반전신호(/ψB)가 제 1 변환기(71)로 입력되고, 상기 반전신호(/ψB)가 반전되어 제 1 전압 변환부(72)로 보내진다. 제 1 전압 변환기(72)는 이 신호의 고레벨 전압 VH1= 3.0V를 전원전압 VH2= 5.0V로 변환하여, 0.0V의 저레벨 및 5.0V의 고레벨을 가진 신호를 제 2 변환기(73)로 보낸다. 제 2 변환기(73)가 그 신호를 변환하여 변환된 신호를 제 2 전압 변환기(74)로 보낸다. 제 2 전압변환기(74)는 이 신호의 저레벨, 0.0V를 전원전압 VL1= 1.3V로 변환시켜, 1.3V의 저레벨 및 5.0V의 고레벨을 가진 신호를 제 3 변환기(75)로 보낸다. 제 3 변환기(75)는 상기 신호를 변환하여 클럭신호(ψB')로서 출력한다.
도 8은 레벨변환회로(55), 화소(51) 등이 형성된 반도체기판을 대략적으로 나타낸다. 도 1에 도시된 증폭형 광전변환소자의 부품들과 유사한 부품들은 동일 참조부호로 나타내며, 그에 대한 설명은 생략한다.
도 8을 참조하면, p형 반도체기판(1)은 화소(51)의 열로 구성된 이미지 센서 영역(81) 및 (도면에는 도시되지 않은 수평 주사회로(52), 제 1 및 제 2 수직 주사회로(53,54) 등을 포함하는) 레벨 변환 회로(55)로 구성된 구동 회로 영역(82)을 포함한다.
반도체기판이 접지전위이므로, 두 개의 n형 반도체층(83,84)이 구동회로 영역(82)에 형성되어 각각 제 1 변환기(71) 및 제 1 전압 변환기(72)를 형성함으로써, 고레벨 전원전압(VH1, VH2) (3.0V, 5.0V)이 사용될 수 있다.
레벨 변환 회로(55)에서는, 접지된 트랜지스터 뿐만 아니라 저레벨 전압(VL1= 1.3V)에 접속된 트랜지스터를 반도체기판(1)상에 직접 형성할 수 있다.
도 8에 도시되어 있는 바와 같이, 이미지 센서 영역(81) 및 구동 회로 영역(82)은 모두 구성이 간단하다. 반도체기판(1) 어디에도 사이리스터 구조가 형성되어 있지 않으므로, 래칭업이 발생할 위험이 없다.
본 발명은 상기한 예들로 제한되지 않고, 여러가지 개조가 가능하다.
예컨대, 여러 가지 알려진 재료들이 적절하게 조합되어 본 발명에 따른 증폭형 광전변환소자 및 증폭형 고체촬상장치를 형성할 수 있다. 또한, 여러 가지 알려진 기술들이 적절하게 조합되어 본 발명에 따른 증폭형 광전변환소자의 제조 방법을 구체화할 수 있다. 필요하다면 레벨 변환 회로(55)는 생략될 수 있다.
따라서, 본 발명에 따른 증폭형 광전변환소자는 각 화소에 제 1 및 제 2 게이트전극을 포함한다. 제 1 및 제 2 반도체층으로 구성된 2층 구조가 제 1 게이트전극하의 반도체기판의 표면부분에 형성된다. 이로써 제 1 게이트전극이 정전압으로 구동될 수 있다. 따라서, 화소의 제어를 위해 제 1 및 제 2 게이트전극에 인가되는 모든 전압이 정전압으로 된다.
제 1 게이트전극하에 형성된 제 2 반도체층은 인가된 전압에 따라 공핍화된다. 따라서, 리세팅시에, 제 1 게이트전극하의 제 2 반도체층의 모든 신호전하가 제 2 반도체층을 공핍화하도록 적절한 전압을 인가함에 의해 제 2 반도체층에 전하를 남겨두지 않고 반도체기판으로 배출될 수 있다. 따라서, 잔상 및 리세트 노이즈의 발생이 충분하게 억제될 수 있다.
당업자들에 의해 본 발명의 정신과 범위를 벗어나지 않고 여러 가지 개조가 가능하고 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.
[발명의 효과]
내용 없음
Claims (7)
- 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함하는 증폭형 광전변환소자로서,상기 광전변환영역은 :반도체기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ;제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생시켜, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함하며,상기 게이트영역은 :상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함하며,상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화되는 증폭형 광전변환소자.
- 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함하는 증폭형 광전변환소자로서, 상기 광전변환영역은 : 반도체기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생하여, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함하며, 상기 게이트영역은 : 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함하며, 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화되는 증폭형 광전변환소자의 제조 방법으로서,제 1 도전형의 반도체기판상에 제 1 절연층을 통해 제 1 전극층을 형성하여 그 제 1 전극층을 레지스트로 이용하여 패터닝함으로써 제 2 게이트전극을 형성하는 단계 ;상기 제 2 게이트전극 및 레지스트를 마스크로 이용하여 반도체기판에 고에너지로 이온을 주입함으로써 제 2 도전형의 제 1 반도체층을 형성하는 단계 ;적어도 제 2 게이트전극을 마스크로 이용하여 반도체기판에 저에너지로 이온을 주입함으로써 제 1 도전형의 제 2 반도체층을 형성하는 단계 ; 및상기 결과의 표면상에 제 2 절연층을 통해 제 2 전극층을 형성하여 그 제 2 전극층을 레지스트로 이용하여 제 1 게이트전극을 형성하는 단계로 구성되는 증폭형 광전변화소자의 제조 방법.
- 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함하는 증폭형 광전변환소자로서, 상기 광전변환영역은 : 반도체기판의 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호전하를 발생시켜, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함하며, 상기 게이트영역은 : 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함하며, 상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화되는 증폭형 광전변환소자의 제조 방법으로서,제 1 도전형의 반도체기판상에 제 1 절연층을 통해 제 1 전극층을 형성하여 그 제 1 전극층을 레지스트로 이용하여 패터닝함으로써 제 2 게이트전극을 형성하는 단계 ;상기 제 2 게이트전극 및 레지스트를 마스크로 이용하여 반도체기판에 고에너지로 이온을 주입함으로써 제 2 도전형의 제 1 반도체층을 형성하는 단계 ;상기 레지스트 제거후에 제 2 게이트전극상에 제 2 절연층을 형성하는 단계 ;제 2 게이트전극을 마스크로 이용하여 반도체기판에 저에너지로 이온을 주입함으로써 제 1 도전형의 제 2 반도체층을 형성하는 단계 ; 및제 2 절연층상에 제 2 전극층을 형성하여 그 제 2 전극층을 레지스트로 이용하여 패터닝함으로써 제 1 게이트전극을 형성하는 단계로 구성되는 증폭형 광전변환소자의 제조 방법.
- 매트릭스상으로 배열된 다수의 증폭형 광전변환소자를 가진 이미지 센서 영역 및 다수의 증폭형 광전변환소자를 구동하는 구동 회로 영역을 포함하는 증폭형 고체촬상장치로서,상기 구동 회로 영역이 :신호독출을 위해 다수의 증폭형 광전변환소자를 수평 주사하는 수평 주사 회로 ; 및신호독출을 위해 다수의 증폭형 광전변환소자를 수직 주사하는 수직 주사 회로를 포함하며,상기 다수의 증폭형 광전변환소자는 각각 제 1 도전형의 반도체기판의 표면 부분에 형성된 광전변환영역과 게이트 영역을 가진 화소를 포함하며,상기 광전변환영역은 : 반도체기판 표면 부분에 형성된 제 2 도전형의 제 1 반도체층 ; 제 1 반도체층상에 형성된 제 1 도전형의 제 2 반도체층 ; 및 상기 반도체기판의 표면에서 제 2 반도체층을 관통하여 형성된 제 2 도전형의 드레인과 소스 및 상기 제 2 반도체층상에 절연층을 통해 형성된 제 1 게이트전극을 포함하며, 상기 제 1 게이트전극과 절연층을 통해 상기 반도체기판상으로의 입사광을 광전 변환시킴에 의해 신호 전하를 발생하여, 그 신호전하를 제 2 반도체층에 축적하며, 상기 신호전하에 대응하는 출력신호를 발생시키는 FET를 포함하며,상기 게이트영역은 : 상기 반도체기판상에 절연층을 통해 형성되어, 상기 광전변환영역의 제 2 반도체층에 축적된 신호 전하를 상기 제 2 반도체층에 인가되는 전압에 따라 반도체기판을 향해 이동시키는 제 2 게이트전극을 포함하며,상기 제 1 도전형의 제 2 반도체층이 상기 인가전압에 따라 공핍화되는 증폭형 고체촬상장치.
- 제 4 항에 있어서, 상기 구동 회로 영역은 상기 다수의 증폭형 광전변환소자의 제 1 및 제 2 게이트전극에 인가될 전압을 발생시키는 레벨 변환 회로를 더 포함하는 증폭형 고체촬상장치.
- 제 4 항에 있어서, 상기 구동 회로에 인가되는 클럭 신호 전압이 정전압인 증폭형 고체촬상장치.
- 제 4 항에 있어서, 상기 이미지 센서 영역과 구동 회로 영역은 제 1 도전형의 반도체기판상에 형성되는 증폭형 고체촬상장치.
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