JPH09246512A - 増幅型固体撮像素子 - Google Patents
増幅型固体撮像素子Info
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- JPH09246512A JPH09246512A JP8049332A JP4933296A JPH09246512A JP H09246512 A JPH09246512 A JP H09246512A JP 8049332 A JP8049332 A JP 8049332A JP 4933296 A JP4933296 A JP 4933296A JP H09246512 A JPH09246512 A JP H09246512A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 信号電荷に応じたセンサ出力を得ることがで
き、検出精度の向上が図れ、更には、ダイナミックレン
ジを向上できる増幅型固体撮像素子を実現する。 【解決手段】 p型の半導体基板1にゲート絶縁膜を介
して第1のゲート電極2および第2のゲート電極3を形
成し、第2のゲート電極3の一側部は第1のゲート電極
2に隣接しており、第1のゲート電極2下の半導体表面
側にn型のウェル層4を形成し、ウェル層4内に第1の
ゲート電極2をゲートとするMOS型トランジスタのソ
ース(ソース領域)5及びドレイン(ドレイン領域)6
用のn+拡散層が形成された構成において、ソース領域
5の中心を、画素の中心位置7から第2のゲート電極3
の方向にεだけ偏位させる。
き、検出精度の向上が図れ、更には、ダイナミックレン
ジを向上できる増幅型固体撮像素子を実現する。 【解決手段】 p型の半導体基板1にゲート絶縁膜を介
して第1のゲート電極2および第2のゲート電極3を形
成し、第2のゲート電極3の一側部は第1のゲート電極
2に隣接しており、第1のゲート電極2下の半導体表面
側にn型のウェル層4を形成し、ウェル層4内に第1の
ゲート電極2をゲートとするMOS型トランジスタのソ
ース(ソース領域)5及びドレイン(ドレイン領域)6
用のn+拡散層が形成された構成において、ソース領域
5の中心を、画素の中心位置7から第2のゲート電極3
の方向にεだけ偏位させる。
Description
【0001】
【発明の属する技術分野】本発明は、増幅型固体撮像素
子に関し、特に増幅型固体撮像装置に応用した場合に、
駆動電圧が低く、画素特性の向上が図れる増幅型固体撮
像素子に関する。
子に関し、特に増幅型固体撮像装置に応用した場合に、
駆動電圧が低く、画素特性の向上が図れる増幅型固体撮
像素子に関する。
【0002】
【従来の技術】固体撮像装置としては、現在、電荷結合
素子(CCD)型のものが主流であり、様々な分野に広
く利用されている。CCD型固体撮像装置では、フォト
ダイオ−ドないし、M0Sダイオードで入射光を光電変
換し、蓄積された信号電荷をCCD転送チャネルを介し
て高感度の電荷検出部へ導き、そこで電圧信号に変換す
る構成としている。そのため、S/N比が高く、出力電
圧も大きいという特徴を備えている。
素子(CCD)型のものが主流であり、様々な分野に広
く利用されている。CCD型固体撮像装置では、フォト
ダイオ−ドないし、M0Sダイオードで入射光を光電変
換し、蓄積された信号電荷をCCD転送チャネルを介し
て高感度の電荷検出部へ導き、そこで電圧信号に変換す
る構成としている。そのため、S/N比が高く、出力電
圧も大きいという特徴を備えている。
【0003】しかしながら、固体撮像装置の小型化・多
画素化を進めるに従い、画素サイズは小さくなり、CC
Dの転送可能電荷量は次第に少なくなる。このため、ダ
イナミックレンジの低下が深刻な問題となる。更に、C
CDでは素子全体を数相のクロックで駆動するため、負
荷容量が大きく駆動電圧も高いため、多画素になるほど
消費電力が急激に大きくなるという問題もある。
画素化を進めるに従い、画素サイズは小さくなり、CC
Dの転送可能電荷量は次第に少なくなる。このため、ダ
イナミックレンジの低下が深刻な問題となる。更に、C
CDでは素子全体を数相のクロックで駆動するため、負
荷容量が大きく駆動電圧も高いため、多画素になるほど
消費電力が急激に大きくなるという問題もある。
【0004】これらの問題に対処するため、各画素で発
生した信号電荷そのものを読み出さず、画素内で信号電
荷を増幅した後に走査回路により読み出す、増幅型撮像
装置が提案されている。これにより、読み出しによる信
号量の制限はなくなり、ダイナミックレンジはCCDよ
り有利となる。また、駆動は信号読み出し画素を含む水
平・垂直ラインのみの駆動でよいので、駆動電圧も低
く、消費電力はCCDより少ない。
生した信号電荷そのものを読み出さず、画素内で信号電
荷を増幅した後に走査回路により読み出す、増幅型撮像
装置が提案されている。これにより、読み出しによる信
号量の制限はなくなり、ダイナミックレンジはCCDよ
り有利となる。また、駆動は信号読み出し画素を含む水
平・垂直ラインのみの駆動でよいので、駆動電圧も低
く、消費電力はCCDより少ない。
【0005】ところで、画素内での増幅には、トランジ
スタを用いるのが一般的で、トランジスタの種類によ
り、SIT型、パイポーラ型、MOS型等に分けられ
る。読み出しの走査回路は、通常、MOS型が構造が簡
単で作製しやすいため、MOS型が好ましく、画素内で
の増幅用のランジスタもMOS型にすると、両者をモノ
リシックに形成できるため、装置全体の構成上有利であ
る。
スタを用いるのが一般的で、トランジスタの種類によ
り、SIT型、パイポーラ型、MOS型等に分けられ
る。読み出しの走査回路は、通常、MOS型が構造が簡
単で作製しやすいため、MOS型が好ましく、画素内で
の増幅用のランジスタもMOS型にすると、両者をモノ
リシックに形成できるため、装置全体の構成上有利であ
る。
【0006】また、MOS型のトランジスタの内、画素
内に単一のMOSトランジスタのみを含むものが、画素
密度を高める上で有利となる。このタイプのものとし
て、CMD型、FGA型及びBCMD型の画素が報告さ
れている。
内に単一のMOSトランジスタのみを含むものが、画素
密度を高める上で有利となる。このタイプのものとし
て、CMD型、FGA型及びBCMD型の画素が報告さ
れている。
【0007】図6(a)、(b)に、CMD型の画素を
示す。このCMD型の画素は、−中村他、『ゲート蓄積
型MOSフォトトランジスタ・イメージセンサ』、19
86年テレビジョン学会全国大会、p.57−に記載さ
れているものである。以下にその概略構成を説明する。
示す。このCMD型の画素は、−中村他、『ゲート蓄積
型MOSフォトトランジスタ・イメージセンサ』、19
86年テレビジョン学会全国大会、p.57−に記載さ
れているものである。以下にその概略構成を説明する。
【0008】図6(b)に示すように、p型の半導体基
板15上にn型のウェル層16が埋め込みチャネルとし
て形成され、n型ウェル層16上に絶縁膜を介してゲー
ト電極17が形成されている。また、n型ウェル層16
にはゲート電極17により分離された高濃度n層(n+
層)からなるソース18及びドレイン19が形成されて
いる。
板15上にn型のウェル層16が埋め込みチャネルとし
て形成され、n型ウェル層16上に絶縁膜を介してゲー
ト電極17が形成されている。また、n型ウェル層16
にはゲート電極17により分離された高濃度n層(n+
層)からなるソース18及びドレイン19が形成されて
いる。
【0009】なお、図6(a)に示すように、このCM
D型の画素を2次元イメージセンサに応用する場合は、
ゲート電極17は水平方向に共通に、VG(i)、VG
(i+1)と標記したクロックラインに接続される。ま
た、ソース18は垂直方向に共通にVS(i)、VS
(i+1)と標記した信号ラインに接続される。一方、
ドレイン19には各画素の周辺において周辺部よりドレ
イン電圧VDが与えられる。
D型の画素を2次元イメージセンサに応用する場合は、
ゲート電極17は水平方向に共通に、VG(i)、VG
(i+1)と標記したクロックラインに接続される。ま
た、ソース18は垂直方向に共通にVS(i)、VS
(i+1)と標記した信号ラインに接続される。一方、
ドレイン19には各画素の周辺において周辺部よりドレ
イン電圧VDが与えられる。
【0010】次に、図7に基づきこのCMD型の画素の
動作を説明する。まず、信号蓄積時はゲート電極17へ
のゲート電圧を低めのVLとし、光電変換により発生し
た信号電荷(正孔)を半導体/絶縁膜界面に蓄積する。
なお、電子はドレイン19に流出する。次いで、信号読
み出し時は、ゲート電圧を中程のVMとする。これによ
り、信号電荷の量に応じてドレイン/ソース間の電流が
変化するため、その値を信号出力として読み出す。な
お、このとき同一信号線上の他の画素は、VLレベルの
ため検出されない。
動作を説明する。まず、信号蓄積時はゲート電極17へ
のゲート電圧を低めのVLとし、光電変換により発生し
た信号電荷(正孔)を半導体/絶縁膜界面に蓄積する。
なお、電子はドレイン19に流出する。次いで、信号読
み出し時は、ゲート電圧を中程のVMとする。これによ
り、信号電荷の量に応じてドレイン/ソース間の電流が
変化するため、その値を信号出力として読み出す。な
お、このとき同一信号線上の他の画素は、VLレベルの
ため検出されない。
【0011】信号電荷をクリアし、次の信号蓄積に備え
るリセット動作は、ゲート電圧を高めのVHとし、これ
により図7に示すように、深さ方向に単調減少するポテ
ンシャル勾配を付ける。この結果、半導体/絶縁膜界面
に蓄積された信号電荷は、図6(b)に点線で示すよう
に、その真下の半導体基板15に排出される。
るリセット動作は、ゲート電圧を高めのVHとし、これ
により図7に示すように、深さ方向に単調減少するポテ
ンシャル勾配を付ける。この結果、半導体/絶縁膜界面
に蓄積された信号電荷は、図6(b)に点線で示すよう
に、その真下の半導体基板15に排出される。
【0012】ところで、CMD型の画素では、リセット
動作時のゲート電圧が非常に高くなるため、駆動電圧の
低い増幅型固体撮像装置を実現できないという問題点が
ある。即ち、CMD型の画素において、信号電荷の蓄積
密度を高めるためには、埋め込みチャネルの濃度を高め
る必要がある。しかるに、埋め込みチャネルの濃度を高
めると、リセット動作時のゲート電圧が非常に高くなる
からである。
動作時のゲート電圧が非常に高くなるため、駆動電圧の
低い増幅型固体撮像装置を実現できないという問題点が
ある。即ち、CMD型の画素において、信号電荷の蓄積
密度を高めるためには、埋め込みチャネルの濃度を高め
る必要がある。しかるに、埋め込みチャネルの濃度を高
めると、リセット動作時のゲート電圧が非常に高くなる
からである。
【0013】
【発明が解決しようとする課題】以上の問題点を解決す
る増幅型固体撮像装置として、本願出願人が、例えば特
願平6−303953号で先に提案したTGMIS(T
win Gate MOS Image Senso
r)型の増幅型固体撮像装置がある。このTGMIS型
の増幅型固体撮像装置は、半導体基板上に形成されたM
0S型トランジスタのゲート領域で入射光を光電変換
し、このゲート領域に蓄積された信号電荷によるMOS
トランジスタのポテンシャル変化をセンサ出力する構造
を採用している。
る増幅型固体撮像装置として、本願出願人が、例えば特
願平6−303953号で先に提案したTGMIS(T
win Gate MOS Image Senso
r)型の増幅型固体撮像装置がある。このTGMIS型
の増幅型固体撮像装置は、半導体基板上に形成されたM
0S型トランジスタのゲート領域で入射光を光電変換
し、このゲート領域に蓄積された信号電荷によるMOS
トランジスタのポテンシャル変化をセンサ出力する構造
を採用している。
【0014】図8に従ってこのTGMIS型の増幅型固
体撮像装置について今少し説明する。p型の半導体基板
20の上部には、n型のウェル層23が形成され、ウェ
ル層23上にはゲート絶縁膜(酸化膜)を介して第1の
ゲート領域となる第1のゲート電極21が形成されてい
る。また、ウェル層23内には、第1のゲート電極21
をゲートとするM0Sトランジスタのソース(ソース領
域)24とドレイン(ドレイン領域)25が形成されて
いる。ソース24及びドレイン25は高濃度n層(n+
層)からなる。加えて、半導体基板20上には、第1の
ゲート電極21に隣接して第2のゲート電極22が絶縁
膜を介して形成されている。第2のゲート電極は第2の
ゲート領域を構成する。なお、図8(a)に示すよう
に、光電変換領域となる第1のゲート領域は、ソース2
4を中心とした周囲に形成されている。また、第1のゲ
ート電極21は水平方向に共通に、VA(i)、VA
(i+1)と標記したクロックラインに接続される。同
様に、第2のゲート電極22は水平方向に共通に、VB
(i)、VB(i+1)と標記したクロックラインに接
続される。また、ソース24は垂直方向に共通にVS
(j)、VS(j+1)と標記した信号ラインに接続さ
れる。一方、ドレイン25には各画素の周辺において周
辺部よりドレイン電圧VDが与えられる。
体撮像装置について今少し説明する。p型の半導体基板
20の上部には、n型のウェル層23が形成され、ウェ
ル層23上にはゲート絶縁膜(酸化膜)を介して第1の
ゲート領域となる第1のゲート電極21が形成されてい
る。また、ウェル層23内には、第1のゲート電極21
をゲートとするM0Sトランジスタのソース(ソース領
域)24とドレイン(ドレイン領域)25が形成されて
いる。ソース24及びドレイン25は高濃度n層(n+
層)からなる。加えて、半導体基板20上には、第1の
ゲート電極21に隣接して第2のゲート電極22が絶縁
膜を介して形成されている。第2のゲート電極は第2の
ゲート領域を構成する。なお、図8(a)に示すよう
に、光電変換領域となる第1のゲート領域は、ソース2
4を中心とした周囲に形成されている。また、第1のゲ
ート電極21は水平方向に共通に、VA(i)、VA
(i+1)と標記したクロックラインに接続される。同
様に、第2のゲート電極22は水平方向に共通に、VB
(i)、VB(i+1)と標記したクロックラインに接
続される。また、ソース24は垂直方向に共通にVS
(j)、VS(j+1)と標記した信号ラインに接続さ
れる。一方、ドレイン25には各画素の周辺において周
辺部よりドレイン電圧VDが与えられる。
【0015】上記構成において、第1のゲート領域の半
導体/絶縁膜界面に光電変換によって生成した信号電荷
(正孔)を蓄積し、第2のゲート領域を介して信号電荷
を半導体基板20へ流出させ、これにより蓄積された信
号電荷をゼロにするリセット動作が行われる。本明細書
では信号電荷を排出することをリセット動作と称する。
このTGMIS型の増幅型固体撮像装置によれば、第2
のゲート電極22直下の半導体基板20表面にリセット
チャネルが形成され、第2のゲート電極22に所定の電
圧を印加してポテンシャルバリアを少し引き下げてやれ
ば、信号電荷を簡単にリセットできるので、リセット動
作時のゲート電圧を低くすることが可能になる。即ち、
TGMIS型の増幅型固体撮像装置によれば、上記のC
MD型の画素が有する問題点を解決できる。
導体/絶縁膜界面に光電変換によって生成した信号電荷
(正孔)を蓄積し、第2のゲート領域を介して信号電荷
を半導体基板20へ流出させ、これにより蓄積された信
号電荷をゼロにするリセット動作が行われる。本明細書
では信号電荷を排出することをリセット動作と称する。
このTGMIS型の増幅型固体撮像装置によれば、第2
のゲート電極22直下の半導体基板20表面にリセット
チャネルが形成され、第2のゲート電極22に所定の電
圧を印加してポテンシャルバリアを少し引き下げてやれ
ば、信号電荷を簡単にリセットできるので、リセット動
作時のゲート電圧を低くすることが可能になる。即ち、
TGMIS型の増幅型固体撮像装置によれば、上記のC
MD型の画素が有する問題点を解決できる。
【0016】しかしながら、このTGMIS型の増幅型
固体撮像装置においても、まだまだ克服すべき課題があ
る。即ち、この増幅型固体撮像装置では、図8(b)に
示すように、ソース領域24(なお、本明細書ではソー
スとソース領域及びドレインとドレイン領域とを適宜使
い分けて表現している。)は平面視正方形に形成されて
おり、その中心は画素中心7に一致している。また、第
1のゲート電極21の下の光電変換領域の一側縁端にド
レイン25の一側縁端が接している。このため、ソース
領域24〜当該画素のドレイン25との間隔とソース領
域24〜隣接する画素側(第2ゲート電極に隣接する)
ドレイン25との間隔の相違に起因して、図9に示すよ
うに、第1のゲート領域の半導体表面のポテンシャルが
画素中で不均一になる。但し、図9は信号電荷の蓄積動
作時において、信号電荷が蓄積されていない状態での深
さ方向のポテンシャル分布を示している。
固体撮像装置においても、まだまだ克服すべき課題があ
る。即ち、この増幅型固体撮像装置では、図8(b)に
示すように、ソース領域24(なお、本明細書ではソー
スとソース領域及びドレインとドレイン領域とを適宜使
い分けて表現している。)は平面視正方形に形成されて
おり、その中心は画素中心7に一致している。また、第
1のゲート電極21の下の光電変換領域の一側縁端にド
レイン25の一側縁端が接している。このため、ソース
領域24〜当該画素のドレイン25との間隔とソース領
域24〜隣接する画素側(第2ゲート電極に隣接する)
ドレイン25との間隔の相違に起因して、図9に示すよ
うに、第1のゲート領域の半導体表面のポテンシャルが
画素中で不均一になる。但し、図9は信号電荷の蓄積動
作時において、信号電荷が蓄積されていない状態での深
さ方向のポテンシャル分布を示している。
【0017】今少し具体的に説明すると、図9に示すよ
うに、ソース24と第2のゲート電極22との間の第1
のゲート電極21下のポテンシャル分布26´と、ソー
ス24とドレイン25との間の第1のゲート電極21下
のポテンシャル分布27´とが異なっている。例えば、
この増幅型固体撮像装置においては、信号電荷の蓄積時
には、第1のゲート電極21に低めの電圧VA(L)=
−3.0Vを印加し、第2のゲート電極22に中程の電
圧VB(M)=1.0Vを印加する。このため、信号電
荷が存在しないとき、図示例では、ソース24と第2の
ゲート電極22との間の第1のゲート電極21下の表面
ポテンシャルは、ドレイン25とソース24との間の第
1のゲート電極21下の表面ポテンシャルに比べて0.
2V低くなる。
うに、ソース24と第2のゲート電極22との間の第1
のゲート電極21下のポテンシャル分布26´と、ソー
ス24とドレイン25との間の第1のゲート電極21下
のポテンシャル分布27´とが異なっている。例えば、
この増幅型固体撮像装置においては、信号電荷の蓄積時
には、第1のゲート電極21に低めの電圧VA(L)=
−3.0Vを印加し、第2のゲート電極22に中程の電
圧VB(M)=1.0Vを印加する。このため、信号電
荷が存在しないとき、図示例では、ソース24と第2の
ゲート電極22との間の第1のゲート電極21下の表面
ポテンシャルは、ドレイン25とソース24との間の第
1のゲート電極21下の表面ポテンシャルに比べて0.
2V低くなる。
【0018】この結果、光照射によって信号電荷(正
孔)が生成した場合、信号電荷はポテンシャルの低い所
に集まる性質を有すため、ソース24と第2のゲート電
極22との間の第1のゲート電極21下に溜まりやす
い。ここで、信号電荷量に応じた信号量をソース24の
電位として検出する際、第1のゲート電極21下のポテ
ンシャルの極大値が検出される。この結果、図示例で
は、ドレイン25とソース24との間の第1のゲート電
極21下のポテンシャル極大値が最大となるので、そこ
でのポテンシャル値が検出される。
孔)が生成した場合、信号電荷はポテンシャルの低い所
に集まる性質を有すため、ソース24と第2のゲート電
極22との間の第1のゲート電極21下に溜まりやす
い。ここで、信号電荷量に応じた信号量をソース24の
電位として検出する際、第1のゲート電極21下のポテ
ンシャルの極大値が検出される。この結果、図示例で
は、ドレイン25とソース24との間の第1のゲート電
極21下のポテンシャル極大値が最大となるので、そこ
でのポテンシャル値が検出される。
【0019】しかるに、画素中に蓄積されている信号電
荷量が少なく、図示例のように、第1のゲート電極21
下のポテンシャル分布が均一でない場合、ドレイン25
とソース24との間の第1のゲート電極21下では、画
素全体で蓄積している信号電荷量を反映した半導体中の
ポテンシャルの変動を得ることができず、信号電荷量に
対する感度が低くなる。即ち、上記のTGMIS型の増
幅型固体撮像装置では、信号電荷に応じたセンサ出力
(ソース電位)を得ることが困難であり、検出精度の向
上を図る上で一定の制限があった。
荷量が少なく、図示例のように、第1のゲート電極21
下のポテンシャル分布が均一でない場合、ドレイン25
とソース24との間の第1のゲート電極21下では、画
素全体で蓄積している信号電荷量を反映した半導体中の
ポテンシャルの変動を得ることができず、信号電荷量に
対する感度が低くなる。即ち、上記のTGMIS型の増
幅型固体撮像装置では、信号電荷に応じたセンサ出力
(ソース電位)を得ることが困難であり、検出精度の向
上を図る上で一定の制限があった。
【0020】また、かかる増幅型固体撮像装置において
も、多画素化及び小型化の要請があり、そのためには画
素サイズを縮小する必要がある。しかしながら、画素サ
イズを縮小すると、その分、ドレイン25が光電変換領
域に接近するため、ドレイン電圧の影響が強くなり第1
のゲート電極21下のポテンシャル値が高くなる。この
ため、ポテンシャル値がドレイン電圧に近づき、ダイナ
ミックレンジが低下するという課題もある。
も、多画素化及び小型化の要請があり、そのためには画
素サイズを縮小する必要がある。しかしながら、画素サ
イズを縮小すると、その分、ドレイン25が光電変換領
域に接近するため、ドレイン電圧の影響が強くなり第1
のゲート電極21下のポテンシャル値が高くなる。この
ため、ポテンシャル値がドレイン電圧に近づき、ダイナ
ミックレンジが低下するという課題もある。
【0021】本発明はこのような現状に鑑みてなされた
ものであり、TGMIS型の増幅型固体撮像装置に応用
した場合に、信号電荷に応じたセンサ出力を得ることが
でき、検出精度の向上を図ることができる増幅型固体撮
像装素子を提供することを目的とする。
ものであり、TGMIS型の増幅型固体撮像装置に応用
した場合に、信号電荷に応じたセンサ出力を得ることが
でき、検出精度の向上を図ることができる増幅型固体撮
像装素子を提供することを目的とする。
【0022】本発明の他の目的は、TGMIS型の増幅
型固体撮像装置に応用した場合に、ダイナミックレンジ
を向上でき、多画素化及び小型化の要請に答えることが
できる増幅型固体撮像素子を提供することにある。
型固体撮像装置に応用した場合に、ダイナミックレンジ
を向上でき、多画素化及び小型化の要請に答えることが
できる増幅型固体撮像素子を提供することにある。
【0023】
【課題を解決するための手段】上記目的を達成するため
に、本発明の増幅型固体撮像素子は、ソース領域の周囲
に光電変換領域である第1ゲート領域が形成され、該第
1ゲート領域の外側方に隣接して第2ゲート領域が形成
され、該第1ゲート領域に蓄積された信号電荷を該第2
ゲート領域を介してリセットする増幅型固体撮像素子で
あって、該ソース領域の位置を画素の中心から偏位させ
ている。
に、本発明の増幅型固体撮像素子は、ソース領域の周囲
に光電変換領域である第1ゲート領域が形成され、該第
1ゲート領域の外側方に隣接して第2ゲート領域が形成
され、該第1ゲート領域に蓄積された信号電荷を該第2
ゲート領域を介してリセットする増幅型固体撮像素子で
あって、該ソース領域の位置を画素の中心から偏位させ
ている。
【0024】好ましくは、前記第1ゲート領域は、半導
体基体の表面に形成されたトランジスタの一部であり、
該トランジスタに於いて、光電変換により発生した信号
電荷の蓄積量に応じた電気信号の変化を出力するように
して成してあり、前記第2ゲート領域は、該半導体基体
の表面に形成されており、該第2ゲート領域での信号電
荷のリセットは、該半導体基体の内部で行う。
体基体の表面に形成されたトランジスタの一部であり、
該トランジスタに於いて、光電変換により発生した信号
電荷の蓄積量に応じた電気信号の変化を出力するように
して成してあり、前記第2ゲート領域は、該半導体基体
の表面に形成されており、該第2ゲート領域での信号電
荷のリセットは、該半導体基体の内部で行う。
【0025】また、好ましくは、前記第1ゲート領域
は、半導体基体の表面に形成されたトランジスタの一部
であり、該トランジスタに於いて、光電変換により発生
した信号電荷の蓄積量に応じた電気信号の変化を出力す
るようにして成してあり、前記第2ゲート領域は、該半
導体基体の表面に形成されており、該第2ゲート領域に
隣接する他方端部の該半導体基体の表面にリセットドレ
インを有しており、該信号電荷のリセットは、該第2ゲ
ート領域を介して該リセットドレインで行うように成し
てあり、該トランジスタでの電気信号の変化の出力は、
前記ソース領域とドレインとして作用する半導体基体と
の間に流れる電流の変化で行う。
は、半導体基体の表面に形成されたトランジスタの一部
であり、該トランジスタに於いて、光電変換により発生
した信号電荷の蓄積量に応じた電気信号の変化を出力す
るようにして成してあり、前記第2ゲート領域は、該半
導体基体の表面に形成されており、該第2ゲート領域に
隣接する他方端部の該半導体基体の表面にリセットドレ
インを有しており、該信号電荷のリセットは、該第2ゲ
ート領域を介して該リセットドレインで行うように成し
てあり、該トランジスタでの電気信号の変化の出力は、
前記ソース領域とドレインとして作用する半導体基体と
の間に流れる電流の変化で行う。
【0026】また、好ましくは、前記第1ゲート領域
は、半導体基体の表面に形成されたトランジスタの一部
であり、該トランジスタに於いて、光電変換により発生
した信号電荷の蓄積量に応じた電気信号の変化を出力す
るようにして成してあり、前記第2ゲート領域は、該半
導体基体の表面に形成されており、さらに該第2ゲート
領域内であって、該半導体基体の表面にリセットドレイ
ンを有する。
は、半導体基体の表面に形成されたトランジスタの一部
であり、該トランジスタに於いて、光電変換により発生
した信号電荷の蓄積量に応じた電気信号の変化を出力す
るようにして成してあり、前記第2ゲート領域は、該半
導体基体の表面に形成されており、さらに該第2ゲート
領域内であって、該半導体基体の表面にリセットドレイ
ンを有する。
【0027】また、好ましくは、前記第2ゲート領域
の、前記第1ゲート領域に隣接する部分に対して他方端
部分の前記半導体基体の表面及びその近傍部に、電界阻
止部を形成する。
の、前記第1ゲート領域に隣接する部分に対して他方端
部分の前記半導体基体の表面及びその近傍部に、電界阻
止部を形成する。
【0028】また、好ましくは、前記ソース領域の中心
位置を、前記第2ゲート領域の方向に偏位させる。
位置を、前記第2ゲート領域の方向に偏位させる。
【0029】また、好ましくは、前記ソース領域の形状
を、前記画素の中心から前記第2ゲート方向の端部迄の
距離が該画素の中心から該第2ゲート領域と反対方向の
端部迄の距離よりも長くなる形状とする。
を、前記画素の中心から前記第2ゲート方向の端部迄の
距離が該画素の中心から該第2ゲート領域と反対方向の
端部迄の距離よりも長くなる形状とする。
【0030】以下に作用について説明する。
【0031】TGMIS型の増幅型固体撮像装置に好適
な増幅型固体撮像素子において、ソース領域を画素の中
央付近にレイアウトした場合、ソース領域と第2のゲー
ト領域に挟まれた第1のゲ一ト領域下では、ドレインと
ソース領域に挟まれた第1のゲート領域下に比べて、ド
レインから離れているので、その分、ドレインに印加さ
れる電圧による影響が少ない。このため、半導体表面の
ポテンシャルが低くなり、信号電荷(正孔)を蓄積しや
すくなる。即ち、両領域における半導体表面のポテンシ
ャルが不均一になっている。
な増幅型固体撮像素子において、ソース領域を画素の中
央付近にレイアウトした場合、ソース領域と第2のゲー
ト領域に挟まれた第1のゲ一ト領域下では、ドレインと
ソース領域に挟まれた第1のゲート領域下に比べて、ド
レインから離れているので、その分、ドレインに印加さ
れる電圧による影響が少ない。このため、半導体表面の
ポテンシャルが低くなり、信号電荷(正孔)を蓄積しや
すくなる。即ち、両領域における半導体表面のポテンシ
ャルが不均一になっている。
【0032】ここで、上記の状態から、ソース領域の一
部(一側部)を第2のゲート領域に近づけた場合、ソー
ス領域と第2のゲート領域に挟まれた第1のゲート領域
下の半導体表面のポテンシャルは、距離が接近した分だ
け、隣接する画素のドレインに印加される電圧の影響で
上昇する。即ち、上記の不均一を解消し得る方向に表面
ポテンシャルが上昇する。
部(一側部)を第2のゲート領域に近づけた場合、ソー
ス領域と第2のゲート領域に挟まれた第1のゲート領域
下の半導体表面のポテンシャルは、距離が接近した分だ
け、隣接する画素のドレインに印加される電圧の影響で
上昇する。即ち、上記の不均一を解消し得る方向に表面
ポテンシャルが上昇する。
【0033】このため、ソース領域と第2のゲート領域
の距離を最適化すれば、ソース領域と第2のゲート領域
との間の第1のゲート領域(第1のゲート電極)下の表
面ポテンシャルと、ドレイン領域とソース領域との間の
第1のゲート領域下の表面ポテンシャルとを同一の値に
設定することが可能になる。即ち、第1のゲ一ト領域下
の半導体表面のポテンシャルを均一にすることができ
る。そこで、本発明では、第1のゲ一ト領域下の半導体
表面のポテンシャルを均一にすべく、ソース領域を画素
の中心から偏位させており、その手段として、例えばソ
ース領域の中心位置を、前記第2ゲート領域の方向に偏
位させたり、ソース領域の形状を、画素の中心から第2
ゲート方向の端部迄の距離が画素の中心から第2ゲート
領域と反対方向の端部迄の距離よりも長くなる形状とし
ているのである。
の距離を最適化すれば、ソース領域と第2のゲート領域
との間の第1のゲート領域(第1のゲート電極)下の表
面ポテンシャルと、ドレイン領域とソース領域との間の
第1のゲート領域下の表面ポテンシャルとを同一の値に
設定することが可能になる。即ち、第1のゲ一ト領域下
の半導体表面のポテンシャルを均一にすることができ
る。そこで、本発明では、第1のゲ一ト領域下の半導体
表面のポテンシャルを均一にすべく、ソース領域を画素
の中心から偏位させており、その手段として、例えばソ
ース領域の中心位置を、前記第2ゲート領域の方向に偏
位させたり、ソース領域の形状を、画素の中心から第2
ゲート方向の端部迄の距離が画素の中心から第2ゲート
領域と反対方向の端部迄の距離よりも長くなる形状とし
ているのである。
【0034】これによって、信号電荷は画素中の第1の
ゲート領域下に均一に蓄積され、蓄積された信号電荷量
に対してセンサ出力されるソース電圧の変化の直線的関
係が改善される。
ゲート領域下に均一に蓄積され、蓄積された信号電荷量
に対してセンサ出力されるソース電圧の変化の直線的関
係が改善される。
【0035】また、ソース領域の一側端部をドレイン領
域から遠ざけた場合は、ソース領域とドレイン領域に挟
まれた第1のゲート領域下の半導体中において、ドレイ
ンに印加される電圧の影響が弱まることにより、基板深
さ方向のポテンシャルの極大値が小さくなる。このた
め、ソースの電位として検出されるMOSトランジスタ
のポテンシャルは小さくなる。
域から遠ざけた場合は、ソース領域とドレイン領域に挟
まれた第1のゲート領域下の半導体中において、ドレイ
ンに印加される電圧の影響が弱まることにより、基板深
さ方向のポテンシャルの極大値が小さくなる。このた
め、ソースの電位として検出されるMOSトランジスタ
のポテンシャルは小さくなる。
【0036】ここで、ソース電位で検出することのでき
る電圧の上限は、ドレインに印加される電圧以上にはな
りえない。ドレインに印加できる一定電圧が低く、検出
できる電圧がドレインに印加される電圧で制限される場
合、基板中のポテンシャル極大値を小さくすることによ
り、読み出すことのできる電圧の幅であるダイナミック
レンジを向上することができる。
る電圧の上限は、ドレインに印加される電圧以上にはな
りえない。ドレインに印加できる一定電圧が低く、検出
できる電圧がドレインに印加される電圧で制限される場
合、基板中のポテンシャル極大値を小さくすることによ
り、読み出すことのできる電圧の幅であるダイナミック
レンジを向上することができる。
【0037】従って、本発明によれば、上記構成とした
ことにより、結果的に、ソース領域の一側部がドレイン
領域から遠ざかることになるので、ダイナミックレンジ
を向上できる。
ことにより、結果的に、ソース領域の一側部がドレイン
領域から遠ざかることになるので、ダイナミックレンジ
を向上できる。
【0038】
【発明の実施の形態】以下に本発明の実施の形態を図面
に従って説明する。
に従って説明する。
【0039】(実施形態1)図1(a)、(b)は本発
明増幅型固体撮像素子の実施形態1を示す。
明増幅型固体撮像素子の実施形態1を示す。
【0040】p型の半導体基板1上にはゲート絶縁膜
(図示せず)を介して第1のゲート電極2および第2の
ゲート電極3が形成されている。第2のゲート電極3の
一側部は第1のゲート電極2に隣接している。第1のゲ
ート電極2下の半導体表面側にはn型のウェル層(以下
n層と称する)4が形成され、ウェル層4内には第1の
ゲート電極2をゲートとするMOS型トランジスタのソ
ース(ソース領域)5及びドレイン(ドレイン領域)6
用のn+拡散層が形成されている。
(図示せず)を介して第1のゲート電極2および第2の
ゲート電極3が形成されている。第2のゲート電極3の
一側部は第1のゲート電極2に隣接している。第1のゲ
ート電極2下の半導体表面側にはn型のウェル層(以下
n層と称する)4が形成され、ウェル層4内には第1の
ゲート電極2をゲートとするMOS型トランジスタのソ
ース(ソース領域)5及びドレイン(ドレイン領域)6
用のn+拡散層が形成されている。
【0041】なお、図1(a)に示すように、光電変換
領域となる第1のゲート領域は、ソース5を中心とした
周囲に形成されている。また、第1のゲート電極2は水
平方向に共通に、VA(i)、VA(i+1)と標記し
たクロックラインに接続される。同様に、第2のゲート
電極3は水平方向に共通に、VB(i)、VB(i+
1)と標記したクロックラインに接続される。また、ソ
ース5は垂直方向に共通にVS(j)、VS(j+1)
と標記した信号ラインに接続される。一方、ドレイン6
には各画素の周辺において周辺部よりドレイン電圧VD
が与えられる。
領域となる第1のゲート領域は、ソース5を中心とした
周囲に形成されている。また、第1のゲート電極2は水
平方向に共通に、VA(i)、VA(i+1)と標記し
たクロックラインに接続される。同様に、第2のゲート
電極3は水平方向に共通に、VB(i)、VB(i+
1)と標記したクロックラインに接続される。また、ソ
ース5は垂直方向に共通にVS(j)、VS(j+1)
と標記した信号ラインに接続される。一方、ドレイン6
には各画素の周辺において周辺部よりドレイン電圧VD
が与えられる。
【0042】図1(b)に示すように、本実施形態1に
おいては、ソース領域5の中心は、画素の中心、即ち第
1ゲート電極2の中心位置7から第2のゲート電極3の
方向にε(例えば、0.4μm)だけ偏位した位置8に
位置している。なお、偏位させる前のソース領域端と第
2のゲート電極3の端又はドレイン領域6の端との距離
は、1.5μmであり、上述の本願出願人が先に提案し
た増幅型固体撮像装置に使用される増幅型固体撮像素子
では、ソース領域5の中心は、画素の中心位置7にあっ
た。
おいては、ソース領域5の中心は、画素の中心、即ち第
1ゲート電極2の中心位置7から第2のゲート電極3の
方向にε(例えば、0.4μm)だけ偏位した位置8に
位置している。なお、偏位させる前のソース領域端と第
2のゲート電極3の端又はドレイン領域6の端との距離
は、1.5μmであり、上述の本願出願人が先に提案し
た増幅型固体撮像装置に使用される増幅型固体撮像素子
では、ソース領域5の中心は、画素の中心位置7にあっ
た。
【0043】また、上記半導体基板1の材質はSiであ
り、基板濃度等の条件は以下の通りである。
り、基板濃度等の条件は以下の通りである。
【0044】基板濃度:1×1015cm-3 n層濃度:3×1015cm-3 n層厚: 1.5μm ゲート絶縁膜厚:80nm 上記構成において、第1のゲート電極2を貫いて入射し
た光hνは、光電変換により電子・正孔対を発生する
が、電子はドレイン6へ流出する。一方、正孔はn層4
の半導体/絶縁膜界面に蓄積し、信号電荷となる。この
とき、ドレイン6には、一定電圧(本実施形態1では、
5Vとする)を印加しておく。
た光hνは、光電変換により電子・正孔対を発生する
が、電子はドレイン6へ流出する。一方、正孔はn層4
の半導体/絶縁膜界面に蓄積し、信号電荷となる。この
とき、ドレイン6には、一定電圧(本実施形態1では、
5Vとする)を印加しておく。
【0045】信号電荷が蓄積されると、蓄積された信号
電荷量に応じてn層4のポテンシャルが変化する。本発
明の増幅型固体撮像素子では、この変化量をソース5の
電位変化として読み出し、出力信号とする。一方、信号
電荷の排出、即ちリセット動作は、第2のゲート電極3
下のポテンシャルバリアを引き下げることにより、図1
(b)の点線で示す経路で半導体基板1へ信号電荷を流
すことにより達成される。
電荷量に応じてn層4のポテンシャルが変化する。本発
明の増幅型固体撮像素子では、この変化量をソース5の
電位変化として読み出し、出力信号とする。一方、信号
電荷の排出、即ちリセット動作は、第2のゲート電極3
下のポテンシャルバリアを引き下げることにより、図1
(b)の点線で示す経路で半導体基板1へ信号電荷を流
すことにより達成される。
【0046】次に、図2に従いソース領域5の中心を画
素の中心位置7からεだけ偏位させたことによる効果に
ついて説明する。蓄積動作時では、第1のゲート電極2
に低めの電圧VA(L)=−3.0Vを印加し、第2の
ゲート電極3に中程の電圧VB(M)=1.0Vを印加
する。
素の中心位置7からεだけ偏位させたことによる効果に
ついて説明する。蓄積動作時では、第1のゲート電極2
に低めの電圧VA(L)=−3.0Vを印加し、第2の
ゲート電極3に中程の電圧VB(M)=1.0Vを印加
する。
【0047】ソース6を画素の中央付近に設けた場合、
即ち本願出願人が先に提案したものと同様の構成では、
上述のように、信号電荷が存在しないとき、ソース5と
第2のゲート電極3との間の第1のゲート電極2下の表
面ポテンシャルは、ドレイン6とソース5との間の第1
のゲート電極2下の表面ポテンシャルに比べて0.2V
低くなる。即ち、第1のゲート電極2下の表面ポテンシ
ャルは均一になっていない。このため、上述のように、
画素全体で蓄積している信号電荷量を反映した半導体中
のポテンシャルの変動を得ることができず、信号電荷量
に対する感度が低くなる。
即ち本願出願人が先に提案したものと同様の構成では、
上述のように、信号電荷が存在しないとき、ソース5と
第2のゲート電極3との間の第1のゲート電極2下の表
面ポテンシャルは、ドレイン6とソース5との間の第1
のゲート電極2下の表面ポテンシャルに比べて0.2V
低くなる。即ち、第1のゲート電極2下の表面ポテンシ
ャルは均一になっていない。このため、上述のように、
画素全体で蓄積している信号電荷量を反映した半導体中
のポテンシャルの変動を得ることができず、信号電荷量
に対する感度が低くなる。
【0048】一方、本実施形態1のように、画素中のソ
ース5の中心を第2のゲート電極3の方向にεだけ偏位
させた場合は、信号電荷が存在しないとき、ソース5と
第2のゲート電極3との間の第1のゲート電極2下の半
導体表面のポテンシャルは、第2のゲート電極3に隣接
するドレイン6の印加電圧(5.0V)の影響により、
0.1V深くなる。即ち、このドレイン6にソース5が
接近した分だけ、その影響を受けるため、ポテンシャル
が0.1V深くなる。
ース5の中心を第2のゲート電極3の方向にεだけ偏位
させた場合は、信号電荷が存在しないとき、ソース5と
第2のゲート電極3との間の第1のゲート電極2下の半
導体表面のポテンシャルは、第2のゲート電極3に隣接
するドレイン6の印加電圧(5.0V)の影響により、
0.1V深くなる。即ち、このドレイン6にソース5が
接近した分だけ、その影響を受けるため、ポテンシャル
が0.1V深くなる。
【0049】逆に、ドレイン6とソース5との間の第1
のゲート電極2下の半導体中のポテンシャルは、ドレイ
ン6の印加電圧(5.0V)の影響により、0.1V浅
くなる。即ち、遠くなった分だけ、その影響が弱まるか
らである。
のゲート電極2下の半導体中のポテンシャルは、ドレイ
ン6の印加電圧(5.0V)の影響により、0.1V浅
くなる。即ち、遠くなった分だけ、その影響が弱まるか
らである。
【0050】このように、ソース領域5の中心を第2の
ゲート電極3にεだけ近づければ、ソース5と第2のゲ
ート電極3との間の第1のゲート電極2下のポテンシャ
ル分布26と、ソース5とドレイン6との間の第1のゲ
ート電極2下のポテンシャル分布27において、一方の
表面ポテンシャルが下るのに対し、他方の表面ポテンシ
ャルが上るので、結局、ソース領域5の中心が画素中心
にあった場合に存在していた表面ポテンシャルの差が解
消され、図2中に記号◎で示すように両者が一致する。
このため、本実施形態1によれば、画素全体に蓄積され
た信号電荷量に応じたセンサ出力を得ることができる。
ゲート電極3にεだけ近づければ、ソース5と第2のゲ
ート電極3との間の第1のゲート電極2下のポテンシャ
ル分布26と、ソース5とドレイン6との間の第1のゲ
ート電極2下のポテンシャル分布27において、一方の
表面ポテンシャルが下るのに対し、他方の表面ポテンシ
ャルが上るので、結局、ソース領域5の中心が画素中心
にあった場合に存在していた表面ポテンシャルの差が解
消され、図2中に記号◎で示すように両者が一致する。
このため、本実施形態1によれば、画素全体に蓄積され
た信号電荷量に応じたセンサ出力を得ることができる。
【0051】なお、ε以上近づけると、ソース5と第2
のゲート電極3との間の表面ポテンシャルは更に深くな
るのに対し、ソース5とドレイン6との間の表面ポテン
シャルは更に浅くなるので、表面ポテンシャルの差が生
じていく。
のゲート電極3との間の表面ポテンシャルは更に深くな
るのに対し、ソース5とドレイン6との間の表面ポテン
シャルは更に浅くなるので、表面ポテンシャルの差が生
じていく。
【0052】次に、図3に従い本実施形態1の増幅型固
体撮像素子の読み出し動作時を本願出願人が先に提案し
たものと対比しながら説明する。但し、図3(a)は、
ソース領域5の中心を画素の中心7から第2のゲート領
域側へ0.4μmずらした場合の第1ゲート領域下の半
導体中の深さ方向のポテンシャル分布、即ち本実施形態
1の増幅型固体撮像素子のポテンシャル分布を示し、同
図(b)はソース領域5の中心を画素の中心7と一致さ
せた場合の第1ゲート領域下の半導体中の深さ方向のポ
テンシャル分布、即ち本願出願人が先に提案したものの
ポテンシャル分布を示している。
体撮像素子の読み出し動作時を本願出願人が先に提案し
たものと対比しながら説明する。但し、図3(a)は、
ソース領域5の中心を画素の中心7から第2のゲート領
域側へ0.4μmずらした場合の第1ゲート領域下の半
導体中の深さ方向のポテンシャル分布、即ち本実施形態
1の増幅型固体撮像素子のポテンシャル分布を示し、同
図(b)はソース領域5の中心を画素の中心7と一致さ
せた場合の第1ゲート領域下の半導体中の深さ方向のポ
テンシャル分布、即ち本願出願人が先に提案したものの
ポテンシャル分布を示している。
【0053】読み出し動作時には、第1のゲート電極2
に高めの電圧VA(H)=0.0Vを印加し、第2のゲ
ート電極に高めの電圧VB(H)=5.0Vを印加す
る。第1のゲート電極2下の半導体中のポテンシャルの
一番深い値(極大値)がソース電圧として検出される。
に高めの電圧VA(H)=0.0Vを印加し、第2のゲ
ート電極に高めの電圧VB(H)=5.0Vを印加す
る。第1のゲート電極2下の半導体中のポテンシャルの
一番深い値(極大値)がソース電圧として検出される。
【0054】ここで、増幅型固体撮像装置の低駆動電圧
化、低消費電力化等を図るため、ドレイン6に印加する
電圧を低くしたい場合、検出できるソース電位はドレイ
ン電圧以上になり得ないので、読み出される第1のゲー
ト電極2下のポテンシャルが低くなる構造の方が、読み
出せる電圧の幅であるダイナミックレンジが広くなる。
ドレイン6に印加する電圧が5.0Vの場合、画素のソ
ース領域5の中心位置を第2のゲート領域に0.4μm
近づけることにより、図3(a)と(b)とを対比して
みれば分かるように、第1のゲート領域下のポテンシャ
ルの最大値は小さくできる。このため、本実施形態1の
構造によれば、本願出願人が先に提案したものに比べて
ダイナミックレンジを、0.1V向上させることができ
る。
化、低消費電力化等を図るため、ドレイン6に印加する
電圧を低くしたい場合、検出できるソース電位はドレイ
ン電圧以上になり得ないので、読み出される第1のゲー
ト電極2下のポテンシャルが低くなる構造の方が、読み
出せる電圧の幅であるダイナミックレンジが広くなる。
ドレイン6に印加する電圧が5.0Vの場合、画素のソ
ース領域5の中心位置を第2のゲート領域に0.4μm
近づけることにより、図3(a)と(b)とを対比して
みれば分かるように、第1のゲート領域下のポテンシャ
ルの最大値は小さくできる。このため、本実施形態1の
構造によれば、本願出願人が先に提案したものに比べて
ダイナミックレンジを、0.1V向上させることができ
る。
【0055】なお、図中30はソース5と第2のゲート
電極3との間の第1のゲート電極2下の読み出し時にお
けるポテンシャル分布を、31はソース5とドレイン6
との間の第1のゲート電極21の読み出し時におけるポ
テンシャル分布を示している。また、30´、31´は
本願出願人が先に提案したものの読み出し時における上
記30、31に対応するポテンシャル分布を示す。
電極3との間の第1のゲート電極2下の読み出し時にお
けるポテンシャル分布を、31はソース5とドレイン6
との間の第1のゲート電極21の読み出し時におけるポ
テンシャル分布を示している。また、30´、31´は
本願出願人が先に提案したものの読み出し時における上
記30、31に対応するポテンシャル分布を示す。
【0056】(実施形態2)図4及び図5は本発明増幅
型固体撮像素子の実施形態2を示す。本実施形態2で
は、図4(a)に示すように、画素中のソース領域5の
形状を長方形に形成し、画素中心7〜第2ゲート領域側
端部までの距離が、画素中心7〜反対側の端部迄の距離
よりも長くなるように構成し、これにより表面ポテンシ
ャルが第1のゲート領域において均一になるようにして
ある。
型固体撮像素子の実施形態2を示す。本実施形態2で
は、図4(a)に示すように、画素中のソース領域5の
形状を長方形に形成し、画素中心7〜第2ゲート領域側
端部までの距離が、画素中心7〜反対側の端部迄の距離
よりも長くなるように構成し、これにより表面ポテンシ
ャルが第1のゲート領域において均一になるようにして
ある。
【0057】具体的には、ソース領域5と第2のゲート
領域間の第1のゲート領域の幅を従来1.5μmであっ
たものを0.8μmと短くし、その分、ソース領域5の
第2ゲート領域側端部を長くして、ソース領域5の形状
を従来の正方形(図8(a)参照)から長方形に変更し
ている。
領域間の第1のゲート領域の幅を従来1.5μmであっ
たものを0.8μmと短くし、その分、ソース領域5の
第2ゲート領域側端部を長くして、ソース領域5の形状
を従来の正方形(図8(a)参照)から長方形に変更し
ている。
【0058】なお、実施形態1と対応する部分には、同
一の符号を付して具体的な説明は省略する。
一の符号を付して具体的な説明は省略する。
【0059】本実施形態2によれば、ソース領域5の第
2ゲート領域側端部が延長される分、隣接するドレイン
6の影響を受け、この領域における表面ポテンシャルを
上昇できるので、上記実施形態1のものと同様に、ソー
ス領域5の中心が画素中心7にあった場合に存在してい
た表面ポテンシャルの差が解消されるので、図5に示す
ように表面ポテンシャルを第1のゲート領域において均
一化できる。このため、同様に、画素全体に蓄積された
信号電荷量に応じたセンサ出力を得ることができる。
2ゲート領域側端部が延長される分、隣接するドレイン
6の影響を受け、この領域における表面ポテンシャルを
上昇できるので、上記実施形態1のものと同様に、ソー
ス領域5の中心が画素中心7にあった場合に存在してい
た表面ポテンシャルの差が解消されるので、図5に示す
ように表面ポテンシャルを第1のゲート領域において均
一化できる。このため、同様に、画素全体に蓄積された
信号電荷量に応じたセンサ出力を得ることができる。
【0060】上記の実施形態2では、ソース領域5の形
状を長方形としたが、この形状に限定されるものではな
く、画素中心〜第2ゲート領域側の端部までの距離が画
素中心〜反対側の端部迄の距離よりも短くするものであ
れば、即ち画素中心を形状中心とする正方形以外の形状
を広く選択することができる。
状を長方形としたが、この形状に限定されるものではな
く、画素中心〜第2ゲート領域側の端部までの距離が画
素中心〜反対側の端部迄の距離よりも短くするものであ
れば、即ち画素中心を形状中心とする正方形以外の形状
を広く選択することができる。
【0061】更に、上記実施形態1及び2では、TGM
ISの増幅型固体撮像素子についての述べられており、
それは図8を元にして、図1及び図4の様に改良できる
ことを示しているが、本発明はこれらに限定されるもの
ではなく、他の構造の増幅型固体撮像素子にも適用でき
る。以下にその概略を説明する。
ISの増幅型固体撮像素子についての述べられており、
それは図8を元にして、図1及び図4の様に改良できる
ことを示しているが、本発明はこれらに限定されるもの
ではなく、他の構造の増幅型固体撮像素子にも適用でき
る。以下にその概略を説明する。
【0062】(実施形態3)図10は本願出願人が特願
平7−51641号で先に提案したBDMIS(Bul
k Drain MOS Image Sensor)
型の固体撮像素子であり、この固体撮像素子についても
本発明を適用できる。
平7−51641号で先に提案したBDMIS(Bul
k Drain MOS Image Sensor)
型の固体撮像素子であり、この固体撮像素子についても
本発明を適用できる。
【0063】まず、図10に従いこのBDMIS型の固
体撮像素子の概要を説明する。この素子は、第1ゲート
電極VAの下側に入射光によって発生した信号電荷(こ
こでは電子)を蓄積し、この蓄積状況によって第1ゲー
ト下のポテンシャルが変化し、その結果としてソースV
SとドレインVD間に流れる電流(ここでは正孔)が変
化するので、この電流変化を外部へ信号として出力させ
ている。
体撮像素子の概要を説明する。この素子は、第1ゲート
電極VAの下側に入射光によって発生した信号電荷(こ
こでは電子)を蓄積し、この蓄積状況によって第1ゲー
ト下のポテンシャルが変化し、その結果としてソースV
SとドレインVD間に流れる電流(ここでは正孔)が変
化するので、この電流変化を外部へ信号として出力させ
ている。
【0064】TGMIS型と比べ本素子の特徴は、ドレ
インが半導体基板であることと、信号電荷を半導体基板
100表面で、第2ゲート電極VBを介してリセットドレ
インVRに排出する構成としている点である。
インが半導体基板であることと、信号電荷を半導体基板
100表面で、第2ゲート電極VBを介してリセットドレ
インVRに排出する構成としている点である。
【0065】図10では信号電荷が電子である場合の例
を示しているが、信号電荷が正孔の場合は半導体層104
の導電性を逆極性にすればよい。
を示しているが、信号電荷が正孔の場合は半導体層104
の導電性を逆極性にすればよい。
【0066】図11はBDMIS型の固体撮像素子に本
発明を適用した実施形態3を示す。ここでは1画素部分
の断面を示しているが、画素の中心部、即ち第1ゲート
電極VAの中心から左に、つまり信号リセットゲートで
ある第2ゲート電極VBの方向に、εだけ変位した所
に、ソース領域の中心がある。即ち、第1ゲート電極V
A下のポテンシャルが画素の信号電荷蓄積部分で均一に
なるようにソース領域を偏位させてある。
発明を適用した実施形態3を示す。ここでは1画素部分
の断面を示しているが、画素の中心部、即ち第1ゲート
電極VAの中心から左に、つまり信号リセットゲートで
ある第2ゲート電極VBの方向に、εだけ変位した所
に、ソース領域の中心がある。即ち、第1ゲート電極V
A下のポテンシャルが画素の信号電荷蓄積部分で均一に
なるようにソース領域を偏位させてある。
【0067】また、信号読み出しは、第3ゲート電極V
Cを介してドレインである半導体基板100に電流を流す
ことにより行われる。なお、図11から明らかなよう
に、本実施形態では、読み出し電流は最終的には基板10
0側に流れるが、それまでは読み出し電流が半導体基板1
00表面に沿って一方向にのみ流れるタイプのBDMIS
型固体撮像素子に適用すれば効果的である。
Cを介してドレインである半導体基板100に電流を流す
ことにより行われる。なお、図11から明らかなよう
に、本実施形態では、読み出し電流は最終的には基板10
0側に流れるが、それまでは読み出し電流が半導体基板1
00表面に沿って一方向にのみ流れるタイプのBDMIS
型固体撮像素子に適用すれば効果的である。
【0068】(実施形態4)図12は本発明増幅型固体
撮像素子の実施形態4を示す。この実施形態4では、本
願出願人が特願平8−19199号で先に提案した表面
リセットタイプのTGMIS型の固体撮像素子に本発明
を適用したものである。
撮像素子の実施形態4を示す。この実施形態4では、本
願出願人が特願平8−19199号で先に提案した表面
リセットタイプのTGMIS型の固体撮像素子に本発明
を適用したものである。
【0069】本素子の特願平6−303953号で先に
提案したTGMIS型固体撮像素子との違いは、リセッ
トドレインが基板100表面にあることであり、第1ゲー
ト電極VAの下側に蓄積された信号電荷を、第1ゲート
電極VAに隣接する第2ゲート電極VBの下側で、基板
100表面にリセットドレインVRを設けて、第2ゲート
電極VBを介してここに信号電荷を排出する構成として
いる。
提案したTGMIS型固体撮像素子との違いは、リセッ
トドレインが基板100表面にあることであり、第1ゲー
ト電極VAの下側に蓄積された信号電荷を、第1ゲート
電極VAに隣接する第2ゲート電極VBの下側で、基板
100表面にリセットドレインVRを設けて、第2ゲート
電極VBを介してここに信号電荷を排出する構成として
いる。
【0070】ここでもソース領域の中心が、信号電荷蓄
積部分の中心(第1ゲート電極VAの中心)からεだ
け、第2ゲート電極VB側に偏位させてある。このた
め、第1ゲート電極VA下のポテンシャルが信号電荷蓄
積部分で均一になっている。
積部分の中心(第1ゲート電極VAの中心)からεだ
け、第2ゲート電極VB側に偏位させてある。このた
め、第1ゲート電極VA下のポテンシャルが信号電荷蓄
積部分で均一になっている。
【0071】(実施形態5)図13は本発明増幅型固体
撮像素子の実施形態5を示す。この実施形態5では、本
願出願人が特願平8−19200号で先に提案した、基
板表面に電界阻止手段を設けたタイプのTGMIS型の
固体撮像素子に本発明を適用したものである。
撮像素子の実施形態5を示す。この実施形態5では、本
願出願人が特願平8−19200号で先に提案した、基
板表面に電界阻止手段を設けたタイプのTGMIS型の
固体撮像素子に本発明を適用したものである。
【0072】本素子の特願平6−303953号で先に
提案したTGMIS型固体撮像素子との違いは、基板10
0表面の信号蓄積用の第1ゲート電極VAと、信号リセ
ット用の第2ゲート電極VBとの隣接する部分から離れ
た部分に、例えばトレンチ構造からなる電界阻止手段10
5を配設している点である。
提案したTGMIS型固体撮像素子との違いは、基板10
0表面の信号蓄積用の第1ゲート電極VAと、信号リセ
ット用の第2ゲート電極VBとの隣接する部分から離れ
た部分に、例えばトレンチ構造からなる電界阻止手段10
5を配設している点である。
【0073】これにより、基板100表面から深さ方向の
中程に、信号のリセット動作の支障となるポテンシャル
の尾根が発生するのを阻止して、基板100側に信号電荷
を排出することができる。
中程に、信号のリセット動作の支障となるポテンシャル
の尾根が発生するのを阻止して、基板100側に信号電荷
を排出することができる。
【0074】ここでもやはりソース領域の中心が、信号
電荷蓄積部分の中心(第1ゲート電極VAの中心)から
εだけ、第2ゲート電極VB側に偏位させてある。この
ため、第1ゲート電極VA下のポテンシャルが信号電荷
蓄積部分で均一になっている。
電荷蓄積部分の中心(第1ゲート電極VAの中心)から
εだけ、第2ゲート電極VB側に偏位させてある。この
ため、第1ゲート電極VA下のポテンシャルが信号電荷
蓄積部分で均一になっている。
【0075】
【発明の効果】以上の本発明増幅型固体撮像素子によれ
ば、増幅型固体撮像装置に応用した場合に、低電圧で駆
動できる低消費電力が可能な増幅型固体撮像装置を実現
できる。
ば、増幅型固体撮像装置に応用した場合に、低電圧で駆
動できる低消費電力が可能な増幅型固体撮像装置を実現
できる。
【0076】また、本発明増幅型固体撮像素子によれ
ば、ソース領域の中心位置を画素の中心から偏位させて
あるので、第1ゲート領域における表面ポテンシャルを
均一にできるので、蓄積信号電荷量(正孔)に対するセ
ンサ出力の感度を向上することができる。このため、検
出精度を向上できる。
ば、ソース領域の中心位置を画素の中心から偏位させて
あるので、第1ゲート領域における表面ポテンシャルを
均一にできるので、蓄積信号電荷量(正孔)に対するセ
ンサ出力の感度を向上することができる。このため、検
出精度を向上できる。
【0077】また、特に請求項1又請求項2記載の増幅
型固体撮像素子によれば、基板中のポテンシャル極大値
を小さくすることにより、読み出すことのできる電圧の
幅であるダイナミックレンジを向上できる利点がある。
型固体撮像素子によれば、基板中のポテンシャル極大値
を小さくすることにより、読み出すことのできる電圧の
幅であるダイナミックレンジを向上できる利点がある。
【図1】本発明増幅型固体撮像素子の実施形態1を示
す、(a)は複数画素の平面図、(b)は(a)図にお
けるA−A線による拡大断面図。
す、(a)は複数画素の平面図、(b)は(a)図にお
けるA−A線による拡大断面図。
【図2】実施形態1の増幅型固体撮像素子の蓄積動作時
の第1のゲート領域下の深さ方向ポテンシャル分布図。
の第1のゲート領域下の深さ方向ポテンシャル分布図。
【図3】(a)に実施形態1の増幅型固体撮像素子の読
み出し時の第1のゲート領域下の深さ方向ポテンシャル
分布を示し、(b)に本願出願人が先に提案したものの
読み出し時の第1のゲート領域下の深さ方向ポテンシャ
ル分布を対比して示す、効果説明図。
み出し時の第1のゲート領域下の深さ方向ポテンシャル
分布を示し、(b)に本願出願人が先に提案したものの
読み出し時の第1のゲート領域下の深さ方向ポテンシャ
ル分布を対比して示す、効果説明図。
【図4】本発明増幅型固体撮像素子の実施形態2を示
す、(a)は複数画素の平面図、(b)は(a)図にお
けるB−B線による拡大断面図。
す、(a)は複数画素の平面図、(b)は(a)図にお
けるB−B線による拡大断面図。
【図5】実施形態2の増幅型固体撮像素子の蓄積動作時
の第1のゲート領域下の深さ方向ポテンシャル分布図。
の第1のゲート領域下の深さ方向ポテンシャル分布図。
【図6】CMD型の画素を示す、(a)は平面図、
(b)は(a)図におけるC−C線による拡大断面図。
(b)は(a)図におけるC−C線による拡大断面図。
【図7】CMD型の画素のゲート領域下の深さ方向ポテ
ンシャル分布図。
ンシャル分布図。
【図8】本願出願人が先に提案したTGMIS型増幅型
固体撮像素子を示す、(a)は複数画素の平面図、
(b)は(a)図におけるD−D線による拡大断面図。
固体撮像素子を示す、(a)は複数画素の平面図、
(b)は(a)図におけるD−D線による拡大断面図。
【図9】本願出願人が先に提案したTGMIS型増幅型
固体撮像素子の蓄積動作時の第1のゲート領域下の深さ
方向ポテンシャル分布図。
固体撮像素子の蓄積動作時の第1のゲート領域下の深さ
方向ポテンシャル分布図。
【図10】本願出願人が先に提案したBDMIS型の固
体撮像素子を示す断面図。
体撮像素子を示す断面図。
【図11】本発明増幅型固体撮像素子の実施形態3を示
す断面図。
す断面図。
【図12】本発明増幅型固体撮像素子の実施形態4を示
す断面図。
す断面図。
【図13】本発明増幅型固体撮像素子の実施形態5を示
す断面図。
す断面図。
1 半導体基板 2 第1のゲート電極(ホトゲート) 3 第2のゲート電極(リセットゲート) 4 半導体ウェル層 5 ソース(ソース領域) 6 ドレイン(ドレイン領域) 7 画素中心 26 信号蓄積時のソース領域と第2のゲート電極との
問の、第1のゲート電極下の深さ方向ポテンシャル分布 27 信号蓄積時のソース領域とドレイン領域間の第1
ゲート電極下の深さ方向ポテンシャル分布 30 信号読み出し時のソース領域とドレイン領域間の
第1ゲート電極下の深さ方向ポテンシャル分布 31 信号読み出し時のソース領域と、ドレイン領域で
の、第1のゲート下の深さ方向ポテンシャル分布
問の、第1のゲート電極下の深さ方向ポテンシャル分布 27 信号蓄積時のソース領域とドレイン領域間の第1
ゲート電極下の深さ方向ポテンシャル分布 30 信号読み出し時のソース領域とドレイン領域間の
第1ゲート電極下の深さ方向ポテンシャル分布 31 信号読み出し時のソース領域と、ドレイン領域で
の、第1のゲート下の深さ方向ポテンシャル分布
Claims (7)
- 【請求項1】 ソース領域の周囲に光電変換領域である
第1ゲート領域が形成され、該第1ゲート領域の外側方
に隣接して第2ゲート領域が形成され、該第1ゲート領
域に蓄積された信号電荷を該第2ゲート領域を介してリ
セットする増幅型固体撮像素子であって、 該ソース領域の位置を画素の中心から偏位させた増幅型
固体撮像素子。 - 【請求項2】 前記第1ゲート領域は、半導体基体の表
面に形成されたトランジスタの一部であり、該トランジ
スタに於いて、光電変換により発生した信号電荷の蓄積
量に応じた電気信号の変化を出力するようにして成して
あり、 前記第2ゲート領域は、該半導体基体の表面に形成され
ており、該第2ゲート領域での信号電荷のリセットは、
該半導体基体の内部で行うように成してある請求項1記
載の増幅型個体撮像素子。 - 【請求項3】 前記第1ゲート領域は、半導体基体の表
面に形成されたトランジスタの一部であり、該トランジ
スタに於いて、光電変換により発生した信号電荷の蓄積
量に応じた電気信号の変化を出力するようにして成して
あり、 前記第2ゲート領域は、該半導体基体の表面に形成され
ており、該第2ゲート領域に隣接する他方端部の該半導
体基体の表面にリセットドレインを有しており、 該信号電荷のリセットは、該第2ゲート領域を介して該
リセットドレインで行うように成してあり、 該トランジスタでの電気信号の変化の出力は、前記ソー
ス領域とドレインとして作用する半導体基体との間に流
れる電流の変化で、行われるように成してある請求項1
記載の増幅型固体撮像素子。 - 【請求項4】 前記第1ゲート領域は、半導体基体の表
面に形成されたトランジスタの一部であり、該トランジ
スタに於いて、光電変換により発生した信号電荷の蓄積
量に応じた電気信号の変化を出力するようにして成して
あり、 前記第2ゲート領域は、該半導体基体の表面に形成され
ており、さらに該第2ゲート領域内であって、該半導体
基体の表面にリセットドレインを有する請求項1記載の
増幅型固体撮像素子。 - 【請求項5】 前記第2ゲート領域の、前記第1ゲート
領域に隣接する部分に対して他方端部分の前記半導体基
体の表面及びその近傍部に、電界阻止部が形成されてい
る請求項1記載の増幅型固体撮像素子。 - 【請求項6】 前記ソース領域の中心位置を、前記第2
ゲート領域の方向に偏位させた請求項1〜請求項5のい
ずれかに記載の増幅型固体撮像素子。 - 【請求項7】 前記ソース領域の形状を、前記画素の中
心から前記第2ゲート方向の端部迄の距離が該画素の中
心から該第2ゲート領域と反対方向の端部迄の距離より
も長くなる形状とした請求項1〜請求項5のいずれかに
記載の増幅型固体撮像素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8049332A JPH09246512A (ja) | 1996-03-06 | 1996-03-06 | 増幅型固体撮像素子 |
US08/812,409 US5844234A (en) | 1996-03-06 | 1997-03-05 | Amplification type solid-state imaging device having a center of the source region displaced from a pixel center |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8049332A JPH09246512A (ja) | 1996-03-06 | 1996-03-06 | 増幅型固体撮像素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09246512A true JPH09246512A (ja) | 1997-09-19 |
Family
ID=12828045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8049332A Withdrawn JPH09246512A (ja) | 1996-03-06 | 1996-03-06 | 増幅型固体撮像素子 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5844234A (ja) |
JP (1) | JPH09246512A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246514A (ja) * | 1996-03-12 | 1997-09-19 | Sharp Corp | 増幅型固体撮像装置 |
JPH09246516A (ja) * | 1996-03-13 | 1997-09-19 | Sharp Corp | 増幅型固体撮像装置 |
JPH10135437A (ja) * | 1996-11-01 | 1998-05-22 | Sharp Corp | 増幅型光電変換素子及びその製造方法、及び増幅型固体撮像装置 |
JP3442283B2 (ja) * | 1998-04-28 | 2003-09-02 | セイコーインスツルメンツ株式会社 | リニアイメージセンサ |
US6147372A (en) * | 1999-02-08 | 2000-11-14 | Taiwan Semiconductor Manufacturing Company | Layout of an image sensor for increasing photon induced current |
JP3693281B2 (ja) * | 1999-09-30 | 2005-09-07 | シャープ株式会社 | 増幅型固体撮像装置 |
JP2002237614A (ja) * | 2000-11-28 | 2002-08-23 | Canon Inc | 光電変換装置及びその駆動方法並びに情報処理装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3311004B2 (ja) * | 1991-03-28 | 2002-08-05 | 株式会社東芝 | 固体撮像装置 |
JPH04304672A (ja) * | 1991-04-01 | 1992-10-28 | Olympus Optical Co Ltd | 固体撮像装置 |
JPH05110056A (ja) * | 1991-10-15 | 1993-04-30 | Fuji Xerox Co Ltd | イメージセンサ |
JPH0730086A (ja) * | 1993-06-24 | 1995-01-31 | Sony Corp | 増幅型固体撮像素子 |
JP2878137B2 (ja) * | 1994-06-29 | 1999-04-05 | シャープ株式会社 | 増幅型光電変換素子、それを用いた増幅型固体撮像装置、及び増幅型光電変換素子の製造方法 |
JPH0883901A (ja) * | 1994-08-29 | 1996-03-26 | Texas Instr Inc <Ti> | Ccdの電荷検出装置 |
JPH08250697A (ja) * | 1995-03-10 | 1996-09-27 | Sharp Corp | 増幅型光電変換素子及びそれを用いた増幅型固体撮像装置 |
-
1996
- 1996-03-06 JP JP8049332A patent/JPH09246512A/ja not_active Withdrawn
-
1997
- 1997-03-05 US US08/812,409 patent/US5844234A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5844234A (en) | 1998-12-01 |
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Date | Code | Title | Description |
---|---|---|---|
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