JPH09213922A - 増幅型固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 ポテンシャルの尾根の発生を抑止して、リセ
ット動作が確実に行える増幅型固体撮像装置を実現す
る。 【解決手段】 半導体基板１上に半導体ウェル層４が形
成され、その上に、第１のゲート電極３が形成されてい
る。ウェル層４にはソース５及びドレイン６が形成され
ている。半導体基板１上のゲート電極２に隣接する部位
には、第２のゲート電極３が形成されている。そして、
第２のゲート電極３の前記第１のゲート電極２に隣接す
る一側部と反対側の他側部に隣接する部位に電界阻止手
段たるトレンチ構造８が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は増幅型固体撮像装置
に関し、特にＴＧＭＩＳ（Ｔｗｉｎ ＧａｔｅＭＯＳ
Ｉｍａｇｅ Ｓｅｎｓｏｒ）型の増幅型固体撮像装置に
好適な増幅型固体撮像素子の改良に関する。

【０００２】

【従来の技術】固体撮像装置としては、現在、電荷結合
素子（ＣＣＤ）型のものが主流であり、様々な分野に広
く利用されている。ＣＣＤ型撮像装置では、フォトダイ
オードないしＭＯＳダイオードで入射光を光電変換し、
蓄積された信号電荷を、ＣＣＤ転送チャネルを介して高
感度の電荷検出部へ導き、そこで電圧信号に変換する構
成としている。そのためＳ／Ｎ比が高く、出力電圧も大
きいという特徴を備えている。

【０００３】しかしながら、最近では、固体撮像装置の
小型化及び多画素化が要請されており、かかる要請に答
えるためには、画素サイズを小さくする必要がある。と
ころで、画素サイズを小さくすると、ＣＣＤの転送可能
電荷量は次第に少なくなるため、ダイナミックレンジの
低下が深刻な問題となる。また、ＣＣＤでは素子全体を
数相のクロックで駆動するため多画素になるほど消費電
力が急激に大きくなるという問題がある。

【０００４】これらの問題に対処するため、最近では、
各画素で発生した信号電荷そのものを読み出さず、画素
内で信号電荷を増幅した後、走査回路により読み出す増
幅型固体撮像装置が提案されている。この増幅型固体撮
像装置によれば、信号電荷が増幅された形で出力が得ら
れるため、読み出しによる信号量の制限はなくなり、ダ
イナミックレンジはＣＣＤより有利となる。また、駆動
は信号読み出し画素を含む水平、垂直ラインのみの駆動
でよく、その電圧も低いため、消費電力はＣＣＤより少
ない。

【０００５】ここで、画素内での増幅にはトランジスタ
を用いるのが一般的で、トランジスタの種類によりＳＩ
Ｔ型、バイポーラ型及びＭＯＳ型に分けられる。

【０００６】ところで、読み出しの走査回路は通常ＭＯ
Ｓ型のトランジスタが構造が簡単で、かつ作製が容易で
あるため、ＭＯＳ型が好ましく、画素内で信号電荷の増
幅を行うトランジスタもＭＯＳ型とすると、モノリシッ
クに作製できるため、装置全体の構成上有利である。更
に、ＭＯＳ型トランジスタの内、画素内に単一のＭＯＳ
型トランジスタのみを含むものが画素密度を高める上で
有利となる。

【０００７】

【発明が解決しようとする課題】このタイプの増幅型固
体撮像装置として、ＴＧＭＩＳ型のものがあり、その一
例として、本願出願人が特願平６−１４８３３０号で先
に提案したものがある。図４（ａ）、（ｂ）はその画素
構造、即ちかかるＴＧＭＩＳ型の増幅型固体撮像装置に
使用される増幅型固体撮像素子の素子構造を示す。

【０００８】図４（ｂ）に示すように、Ｐ型の半導体基
板１上には、絶縁膜を介して第１のゲート電極２及び第
２のゲート電極３が形成されている。第１のゲート電極
２の下方に相当する半導体基板１の表面側には、Ｎ型の
ウェル層４が水平方向に適切な間隔を設けて形成されて
いる。各ウェル層４の表層部にはＮ⁺拡散層が水平方向
に適切な間隔を設けて形成されている。一方のＮ⁺拡散
層は第１のゲート電極２をゲートとするＭＯＳ型トラン
ジスタのソース５を形成し、他方のＮ⁺拡散層はドレイ
ン６を構成する。

【０００９】このような構成の固体撮像素子において、
第１のゲート電極２を貫いて入射した光ｈνは、光電変
換により電子・正孔対を発生するが、電子はドレイン６
に流出する。一方、正孔はウェル層４の深さ方向中程に
形成されるポテンシャルバリア及び第２のゲート電極３
下のポテンシャルバリアにより閉じ込められ、Ｎ型のウ
ェル属４の半導体／絶縁膜界面に蓄積し信号電荷とな
る。

【００１０】ここで、蓄積された信号電荷量に応じてウ
ェル層４のポテンシャルが変化する量を、ソース５の増
幅された形の電位変化として読み出し、出力信号として
いる。

【００１１】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、図４（ｂ）
図に矢印で示す経路により半導体基板１に流れることに
より容易に達成される。即ち、信号電荷として蓄積され
た正孔は、ウェル層４の表面から半導体基板１に流れ込
み、これで信号電荷のリセットが行われる。なお、本明
細書では、一旦蓄積された信号電荷を排出することをリ
セット動作と称する。

【００１２】次に、図５に従って信号電荷の蓄積時、読
み出し時及びリセット時の詳細について説明する。ここ
で、図５（ａ）、（ｂ）、（ｃ）の図上右側は、いずれ
も第のゲート電極２下の深さ方向ポテンシャル分布を表
し、図上左側は第２のゲート電極３下の深さ方向ポテン
シャルをそれぞれ表わしている。まず、信号電荷蓄積時
を図５（ａ）図に従って説明する。第１のゲート電極２
に低めの電圧ＶＧＡ（Ｌ）を印加し、第２のゲ一ト電極
３に中程の電圧ＶＧＢ（Ｍ）を印加する。これにより、
第２のゲート電極３下には正孔に対して一定値以上のポ
テンジャルバリア△φＢが形成され、半導体基板１から
ウェル層４表面への正孔の流入を防止する。なお、この
ポテンシャルバリア△φＢの値は、半導体基板１がシリ
コンの場合〜０．５Ｖ（０．５Ｖよりも低い近い値）で
あるが、以下ではシリコンの場合に限定して説明する。

【００１３】さて、ウェル層４の表面には光電変換によ
り発生した正孔が信号電荷として蓄積し、ウェル層４表
面のポテンシャル分布を（１）の状態から（２）の状態
ヘ引き上げる。ここで、ウェル層４の表面ポテンシャル
と第２のゲート電極３下の表面ポテンシャルとの差△φ
ＡＢが大きい（例えば、△φＡＢ＞０．５Ｖ）間は信号
電荷は表面に溜まるが、信号電荷に加え、熱励起等によ
り発生した正孔が蓄積されると、ポテンシャル分布が更
に引き下げられ、（３）で示す蓄積限界状態になる。こ
の蓄積限界状態では、△φＡＢ＜〜０．５Ｖとなり、蓄
積された信号電荷は、第２のゲート電極３下のポテンシ
ャルバリアを超えて半導体基板１へ流出する。これによ
り過剰電荷をオーバーフローでき、ブルーミング抑圧が
可能となる。なお、（２）の状態の時のウェル層４のポ
テンシャル深さを△φＡ（Ｓｔｏ）とする。

【００１４】次に、図５（ｂ）に従い信号読み出し時の
詳細を説明する。第１のゲート電極２に高めの電圧ＶＧ
Ａ（Ｈ）を印加する。これにより、第１のゲート電極２
下のポテンシャル分布はさらに引き上げられ、信号がゼ
ロのときには（４）の状態、信号蓄積時には（５）の状
態となる。なお、（４）の状態のウェル層４のポテンシ
ャル深さを△φＡ（Ｄｅｔ）とする。ここで、ＶＧＡ
（Ｈ）の値は、△φＡ（Ｄｅｔ）＞△φＡ（Ｓｔｏ）と
なるように選定される。

【００１５】一方、第２のゲート電極３には高めの電圧
ＶＧＢ（Ｈ）が印加され、これにより、第２のゲート電
極３下には信号蓄積時（（５）の状態）のウェル層４表
面ポテンシャルに比べ△φＡＢ（＞０．５Ｖ）のポテン
シャルバリアが形成され、ウェル層４表面から半導体基
板１への信号蓄積電荷の流入を防止する。ＶＧＢ（Ｈ）
の値を、△φＡ（Ｄｅｔ）＞△φＡ（Ｓｔｏ）の条件を
満たすように設定すると、以下に示す理由により、選択
された画素の信号読み出しのみが行われる。即ち、図４
（ａ）に示すソース端子ＶＳが複数画素共通接続されて
いても、特定のゲートにＶＧＡ（Ｈ）が印加され他のゲ
ートにはＶＧＡ（Ｌ）が印加されて、かつ△φＡ（Ｄｅ
ｔ）＞△φＡ（Ｓｔｏ）なる関係が成立する限り、検出
されるソース電位はＶＧＡ（Ｈ）がゲートに印加された
ソース端子の値となるからである。

【００１６】次に、図５（ｃ）に従いリセット動作時の
詳細について説明する。第１のゲート電極２には高めの
電圧、例えば記信号読み出し時と同じＶＧＡ（Ｈ）を印
加する。第２のゲート電極３には中程の電圧、例えば信
号蓄積時と同じＶＧＢ（Ｍ）を印加する。このとき第２
のゲート電極３下のポテンシャルは、信号ゼロ時
（（４）’の状態）のウェル層４の表面ポテンシャルよ
り十分低い値（−△φＡＢ）となる。このためウェル層
４表面の信号電荷（正孔）はすべて、第２のゲート電極
３下を通り、半導体基板１に排出される。即ち、リセッ
ト動作が達成される。これにより一度画像情報がクリア
され、次の画像情報の蓄積動作へ移ることが可能とな
る。更に、上記リセット動作を光積分期間の中程で行え
ば、それまでの画像情報がクリアされるため、それ以降
の情報のみ蓄積する、いわゆるシャッタ動作をすること
ができる。

【００１７】しかしながら、本願出願人が先に提案した
上記のＴＧＭＩＳ型の増幅型固体撮像装置に使用される
増幅型固体撮像素子においては、画素密度を高めるた
め、画素面積を小さくしていくと以下に述べる問題点が
生じる。図６に従ってその問題点を説明する。但し、図
６（ａ）は図４同様の断面図であり、（ｂ）は第１のゲ
ート電極２下の深さ方向ポテンシャル分布及び第２のゲ
ート電極３下の深さ方向ポテンシャルをそれぞれ表わし
ている。

【００１８】上記のような増幅型固体撮像素子におい
て、画素密度を高め、かつ画素面積を小さくして多画素
化、小型化を更に図らんとすれば、第２のゲート電極３
の幅を更に小さくし、併せて出力信号を検出するソース
５とドレイン６との間隔も更に小さくする必要がある。

【００１９】しかしながら、ある程度これらの寸法を小
さくしていくと、蓄積電荷が排出される経路にソース５
及びドレイン６に印加される電位に起因して発生する電
界によって３次元的なポテンシャルの尾根７が形成され
る。このため、第１のゲート電極２下の表面ポテンシャ
ルより第２のゲート電極３下の表面ポテンシャルバリア
を低くしたとしても、図６（ｂ）の左側に示すように、
第２のゲート電極２下のポテンシャル分布での基板表面
と基板の深さ方向中程との間にポテンシャルの尾根７が
形成されるため、信号電荷である正孔の逃げ場所がな
い。この結果、蓄積電荷が半導体基板１へ完全に排出さ
れないという問題点が生じる。

【００２０】ここで、ポテンシャルの尾根７が形成され
ないためには、ソース５及びドレイン６の電位を５Ｖと
した場合、第２のゲート電極３の幅を、例えば３．５μ
ｍ以上にすればよい。しかしながら、第２のゲート電極
３の幅をこのような寸法にすると、高画素密度化及び小
型化を図ることが困難になる。

【００２１】本発明はこのような現状に鑑みてなされた
ものであり、ポテンシャルの尾根の発生を抑止でき、高
画素密度化及び小型化を図ることが可能になる増幅型固
体撮像装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の増幅型固体撮像
装置は、半導体基体の表面に形成されたトランジスタへ
の入射光によって発生した信号電荷を、該トランジスタ
内の該半導体基体の表面近傍部に蓄積し、該蓄積された
信号電荷に応じた電気信号の変化を出力する増幅型固体
撮像素子であって、該信号電荷を蓄積する該半導体基体
表面近傍部と、該半導体基体表面上に形成された第１ゲ
ート電極とからなる第１ゲート領域と、該半導体基体表
面に該半導体基体濃度に比べて高濃度な不純物層によっ
て形成されたソース及びドレインとを有するトランジス
タと、一部分が該第１ゲート領域に隣接する該半導体基
体表面近傍部と、該半導体基体表面上に絶縁膜を介して
形成され、一部分が該第１ゲート電極に隣接する第２ゲ
ート電極とからなる第２ゲート領域を備え、該第１ゲー
ト領域に蓄積された信号電荷を、該第２ゲート領域を介
して該半導体基体に排出する電荷排出部と、を有する増
幅型固体撮像素子を一次元又は二次元に配列した増幅型
固体撮像装置において、任意の固体撮像素子の該電荷排
出部と、該任意の固体撮像素子に隣接する固体撮像素子
のトランジスタ部との間に電界阻止部を設けて成り、そ
のことにより上記目的が達成される。

【００２３】好ましくは、前記電界阻止部が前記半導体
基体に形成したトレンチ構造である。

【００２４】また、好ましくは、前記トレンチ構造内の
側壁に前記第２ゲート電極の一部を形成する。

【００２５】以下に作用について説明する。

【００２６】電界阻止部として、第２ゲート電極に隣接
する部分に、例えば基板表面から所定深さに至る溝から
なるトレンチ構造を形成すると、溝内部が空気層となる
ため、ここに絶縁体が形成される。このため、ソース及
びドレインの電位に起因して発生する電界がこの部分で
遮断される。従って、トレンチ構造側方の第２ゲート領
域にポテンシャルの尾根が発生するのを抑止できる。

【００２７】

【発明の実施の形態】以下に本発明の実施の形態を図面
に従って説明する。

【００２８】（実施形態１）図１は本発明増幅型固体撮
像装置の実施形態１を示す。この実施形態１では、電界
阻止手段として、トレンチ構造８を設けてある。以下に
その詳細を説明する。

【００２９】Ｐ型の半導体基板（基板濃度：約１．０×
１０¹⁵／ｃｍ³）１上には、水平方向に適切な間隔を設
けてＮ型の半導体ウェル層（ウェル濃度：約３．０×１
０¹⁵／ｃｍ³）４が形成され、その上に、第１のゲート
領域となる第１のゲート電極（ｎ⁺Ｐｏｌｙ Ｓｉ：約
６０ｎｍ、酸化膜厚：約８０ｎｍ）３が形成されてい
る。また、ウェル層４にはＮ⁺拡散層が形成されてい
る。一方のＮ⁺拡散層は、第１のゲート電極２をゲート
とするＭＯＳトランジスタのソース５を構成し、他方の
Ｎ⁺拡散層はドレイン６を構成する。

【００３０】半導体基板１上の第１のゲート電極２に隣
接する部位には、第２のゲート領域となる第２のゲート
電極（ｎ⁺Ｐｏｌｙ Ｓｉ：約４５０ｎｍ、酸化膜厚：
約８０ｎｍ）が形成されている。なお、ソース５及びド
レイン６は、第２のゲート電極３を形成した後に形成さ
れる（Ｎ＋層の深さ：０．３μｍ）。本実施形態１にお
いては、ソース５及びドレイン６への印加電圧は５．０
Ｖである。

【００３１】上記構成に加えて、本実施形態１では、第
２のゲート電極３の前記第１のゲート電極２に隣接する
一側部と反対側の他側部に隣接する部位に電界阻止手段
としてトレンチ構造８を形成してある。具体的には、半
導体基板１の第２のゲート電極３の他側部に隣接する部
位に、基板表面より約０．５μｍ角、深さ約１．５μｍ
の溝からなるトレンチ構造８を形成してある。

【００３２】この位置にトレンチ構造８を形成すると、
溝内部が空気層となるため、ここに絶縁体が形成され
る。このため、ソース５及びドレイン６の電位に起因し
て発生する電界がこの部分で遮断される。従って、トレ
ンチ構造側方の第２ゲート領域にポテンシャルの尾根が
発生するのを抑止できる。このため、本実施形態１によ
れば、第１のゲート領域に蓄積された信号電荷を第２の
ゲート領域を介して半導体基板１へ排出するチャネルを
確保することが可能になる。

【００３３】本実施形態１において、第２のゲート電極
３に隣接する全領域にトレンチ構造８を形成する必要は
なく、第２のゲート領域下に蓄積電荷を完全排出できる
リセットチャネルを一部確保することができれば、蓄積
電荷を完全に排出することが可能となるので、第２のゲ
ート電極３と、これに隣接するドレイン６との間の一部
の領域にトレンチ構造８を形成さえすればよい。

【００３４】上記構成において、第１のゲート電極３を
貫いて入射した光ｈνは、ウェル層４の光電変換領域に
おいて、光電変換により電子・正孔対を発生するが、電
子はドレイン６へ流出する。一方、正孔はウェル層４の
深さ方向中程に形成されるポテンシャルバリア及び第２
のゲート電極３下のポテンシャルバリアにより閉じ込め
られ、第１のゲート領域の半導体／絶縁膜界面に蓄積し
信号電荷となる。

【００３５】本実施形態１の増幅型固体撮像装置素にお
いても、本願出願人が先に提案したものと同様に、この
信号蓄積電荷量に応じてウェル層４のポテンシャルが変
化する量を、ソース５の増幅された形の電位変化として
読み出し、出力信号としているる。

【００３６】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、図１（ａ）
に矢印で示す経路により半導体基板１へ流れることによ
り、容易に達成される。

【００３７】次に、図１（ｂ）に従いリセット時におけ
る動作をより詳細に説明する。なお、信号蓄積動作及び
読み出し動作については、上記のＴＧＭＩＳ型のものと
同様であるので、ここでは省略する。但し、図１（ｂ）
の図上右側は、第１のゲート電極２下の深さ方向ポテン
シャル分布を、図上左側は第２のゲート電極３下のポテ
ンシャルバリアを形成する領域の深さ方向ポテンシャル
分布をそれぞれ表わしている。

【００３８】リセット動作時には、第１のゲート電極２
には高めの電圧、例えば信号蓄積時と同じＶＧＡ（Ｈ）
を印加する。第２のゲート電極３には中程の電圧、例え
ば信号蓄積時と同じＶＧＢ（Ｍ）を印加する。このとき
第２のゲート電極３下の表面ポテンシャルは、信号ゼロ
時（（４）’の状態）のウェル層４の表面ポテンシャル
より十分低い値（−△φＡＢ）となる。このため、ウェ
ル層４表面の信号電荷（正孔）はすべて第２ゲート電極
３下のポテンシャルバリアゲートを通り半導体基板１へ
流れる。即ち、リセット動作が達成される。このリセッ
ト動作は、上記したポテンシャルの尾根が発生しないの
で、確実に達成される。このため、本実施形態１によれ
ば、本願出願人が先に提案したものとは異なり、多画素
化を図る上での制約がないので、２次元的なゲート電極
等のレイアウトの自由度も上がり増幅型固体撮像装置の
作製に効果を有する。

【００３９】上記リセット動作により、一度画像情報が
クリアされ、次の画像情報の蓄積動作へ移ることが可能
となる。更に、上記リセット動作を光積分期間の中程で
行えば、それまでの画像情報がクリアされるため、それ
以降の情報のみ蓄積される、いわゆるシャッター動作を
することができる。

【００４０】次に、信号電荷蓄積時、読み出し時及びリ
セット時の動作を図２に従い定量的に説明する。一例と
して下記条件を考える。但し、半導体基板はＳｉとす
る。

【００４１】 基板濃度：Ｎｐ≒１．０×１０¹⁵／ｃｍ³ Ｎ−層濃度：Ｎｎ≒３．０×１０¹⁵／ｃｍ³ Ｎ−層厚：ｄｎ≒１．５μｍ 酸化膜厚：ｄｏ≒８０ｎｍ なお、信号電荷密度をＮｓｉｇ（／ｃｍ²）とする。

【００４２】このときイントリンシックポテンシャルφ
ｉの分布を考え、基板中性領域のφｉ（ｂ）＝０．０Ｖ
とし、第１のゲート電極２下の深さ方向に、ウェル層表
面ポテンシャルをφｉ１（Ｓ）、Ｎ−層（ウェル層４）
のポテンシャルの底をφｉ１（Ｍ）とする。また第２の
ゲート電極下の半導体表面ポテンシャルをφｉ２（Ｓ）
とする。なおフラットバンド電圧＝−０．８５Ｖとす
る。

【００４３】＜信号電荷蓄積時＞ＶＧＡ（Ｌ）＝−３．
０Ｖ、ＶＧＢ（Ｍ）＝１．０Ｖ（但し、イントリンシッ
クポテンシャルに換算すると、１．５５Ｖとなる）とす
ると、図２中に具体的な数値を示すように、 即ち、上記の図４（ａ）図に示した△φＢ、△φＡＢの
値は、△φＢ＝１．３４Ｖ、Ｎｓｉｇ＝５×１０¹¹で△
φＡＢ＝φｉ２（Ｓ）−φｉ１（Ｓ）＝１．３４Ｖ−
０．８３Ｖ＝０．５１Ｖとなり、信号電荷量が約５×１
０¹¹までは蓄積し、それ以上でオーバーフローする。

【００４４】＜信号読み出し時＞ＶＧＡ（Ｈ）＝０．０
Ｖ、ＶＧＢ（Ｈ）＝５．０Ｖとすると、 Ｎｓｉｇ＝０の時、 φｉ１（Ｍ）＝３．６２Ｖ、 φｉ１（Ｓ）＝１．８５Ｖ φｉ２（Ｓ）＝４．８９Ｖ Ｎｓｉｇ＝５×１０¹¹の時、φｉ１（Ｍ）＝４．９９Ｖ、 φｉ１（Ｓ）＝３．６３Ｖ ここでドレイン電圧ＶＤ＝５．０Ｖとすると、φｉ１
（Ｍ）換算ではφｉＤ＝５．６０Ｖとなるから、Ｎｓｉ
ｇ＝０〜５×１０¹¹の間では十分ポテンシャル検出が可
能である。また、図４（ａ）、（ｂ）に示した△φＡ
（Ｄｅｔ）と△φＡ（Ｓｔｏ）の差、△φＡ（Ｄｅｔ）
−△φＡ（Ｓｔｏ）＝０．７３Ｖとなり、非読み出し画
素と読み出し画素との電圧マージンは十分確保される。
検出信号電圧は、φｉ１（Ｍ）の信号電荷量の変化、△
φｉ１（Ｍ）として検出され、Ｎｓｉｇ＝５×１０¹¹で
△φｉ１（Ｍ）＝４．９９−３．６２＝１．３７Ｖが得
られる。

【００４５】＜リセット動作時＞ＶＧＡ（Ｈ）＝０．０
Ｖ、ＶＧＢ（Ｍ）＝１．０Ｖとすると、 Ｎｓｉｇ＝０の時、φｉ１（Ｍ）＝３．６２Ｖ、 φｉ１（Ｓ）＝１．８５Ｖ φｉ２（Ｓ）＝１．３４Ｖ Ｎｓｉｇ＝５×１０¹¹の時、φｉ１（Ｍ）＝４．９９Ｖ、 φｉ１（Ｓ）＝３．６３Ｖ 即ち、Ｎｓｉｇ＝０〜５×１０¹¹でφｉ１（Ｓ）＞φｉ
２（Ｓ）となり、すべての信号電荷が第１のゲート電極
２下の半導体表面から第２のゲート電極３下を通り、半
導体基板１に排出される。

【００４６】なお、この場合の最大信号量は５×１０¹¹
／ｃｍ²となるが、例えば画素サイズが５μｍ角（２５
μｍ²）程度と小さく、第１のゲート電極２の面積が１
０μｍ²程度とした場合でも、画素あたり信号量は正孔
数で約50000個と十分な値となる。

【００４７】以上定量的に説明したように、本発明では
十分な信号量を維持したまま、リセット動作に高い電圧
を必要とすることはなく、本実施形態１では−３Ｖ〜＋
５Ｖの電源によりすべての動作が可能である。なお、濃
度、厚さ等の条件を変更すれば、駆動電圧の変更も容易
である。従って、実施条件に即した種々の設計変更が可
能である。

【００４８】（実施形態２）図３は本発明増幅型固体撮
像装置の実施形態２を示す。本実施形態２では、第２の
ゲート電極３の他側部をトレンチ構造８内の側壁部に延
長し、これにより半導体基板１への信号電荷の排出機能
を高める構成を取っている。上記実施形態１と対応する
部分には同一の符号を付けて説明を省略し、以下に異な
る部分についてのみ説明する。

【００４９】第２のゲート電極３の前記第１のゲート電
極２に隣接する一側部と反対側の他側部に隣接する部位
に電界阻止手段としてトレンチ構造８を形成してある。
具体的には、半導体基板１の第２のゲート電極３の他側
部に隣接する部位に、基板表面より約０．５μｍ角、深
さ約０．３μｍの溝からなるトレンチ構造８を形成して
ある。

【００５０】加えて、本実施形態２では、第２のゲート
電極３の他側部が、トレンチ構造８内の側壁に達してい
る。即ち、このゲート電極３は、Ｌ字状に形成されてい
る。本実施形態２のトレンチ構造８においても、実施形
態１のものと同様にポテンシャルの尾根７の発生を抑止
して、信号電荷を半導体基板１に確実にリセットでき
る。

【００５１】その上で、本実施形態２では、トレンチ構
造８内の側壁においても第２のゲート電極３が形成され
ているので、電界を空間的に遮断する効果、及び蓄積電
荷のリセットチャネルを確保する効果がより一層増大す
る。このため、その分、本実施形態２によれば、実施形
態１のものよりトレンチ構造８の深さを浅くすることが
可能となるので、作製の容易さが向上するという利点が
ある。なお、本実施形態２でも、第２のゲート電極３に
隣接する全領域にトレンチ構造８を形成する必要はな
く、第２のゲート領域下に蓄積電荷を完全排出できるリ
セットチャネルを一部確保することができれば、蓄積電
荷を完全に排出することが可能となるので、第２のゲー
ト電極３と、これに隣接するドレイン６との間の一部の
領域にトレンチ構造８を形成さえすればよい。

【００５２】なお、リセット動作の詳細は、上記同様で
あるので、本実施形態２では省略する。

【００５３】（その他の実施形態）上記の実施形態で
は、トレンチ構造８により電界阻止手段を構成したが、
この部分に相当する基板表層部に酸素を注入して酸化膜
（ＳｉＯ₂）を形成し、この酸化膜で電界阻止手段を構
成することも可能である。また、絶縁体をこの部分に埋
め込むことにより電界阻止手段を構成することも可能で
ある。

【００５４】また、上記実施形態では、第１ゲート領域
にＭＯＳトランジスタを配設しているが、これの代わり
に接合型のトランジスタを配設する構成をとることも可
能である。

【００５５】また、信号蓄積領域の電位をリセットチャ
ネル領域の電位より低い値に設定することも可能であ
る。かかる構成によれば、リセット動作後、第２のゲー
ト領域のポテンシャルバリアをなくすことにより、信号
蓄積領域へ一定の電荷（オフセット電荷）を注入するこ
とができ、ＦＰＮの主要成分である画素毎のゲインのバ
ラツキは一般に低信号で大きいが、オフセット電荷の注
入により緩和されるので、ＦＰＮ改善効果を奏すること
ができる。

【００５６】

【発明の効果】以上詳述したように本発明の増幅型固体
撮像装置によれば、電界阻止部を備えているので、信号
電荷を半導体基体に排出する経路にポテンシャルの尾根
が発生するの抑止できる。このため、本発明によれば、
半導体基体に信号電荷を確実にリセットできる。従っ
て、高画素化・高密度化を一層促進できるので、増幅型
固体撮像装置の小型化に大いに寄与できる。

【００５７】また、駆動電圧を低くできるので、消費電
力の少ない増幅型固体撮像装置を実現できる。

【００５８】また、ブルーミング抑圧機能や、光積分期
間中の特定期間だけ全信号電荷を排出するシャッター動
作機能を、持たせることができる。

【００５９】また、信号蓄積領域の電位をリセットチャ
ネル領域の電位より低い値に設定することも可能であ
り、かかる構成によれば、ＦＰＮ改善効果を奏すること
ができる。

【００６０】加えて、本発明増幅型固体撮像装置は、一
般のＭＯＳプロセスにより容易に製造できる利点もあ
る。

【００６１】また、特に請求項３記載の増幅型固体撮像
装置によれば、トレンチ構造内の側壁においても第２ゲ
ート電極が形成されているので、電界を空間的に遮断す
る効果、及び蓄積電荷のリセットチャネルを確保する効
果がより一層増大するので、その分、トレンチ構造の深
さを浅くすることが可能となるので、より一層容易に作
製できる利点がある。

【図面の簡単な説明】

【図１】本発明増幅型固体撮像装置の実施形態１を示
す、（ａ）は素子断面図、（ｂ）は（ａ）におけるリセ
ット動作を深さ方向ポテンシャル分布で示す図。

【図２】（ａ）は信号蓄積動作を、（ｂ）は信号検出動
作を、（ｃ）はリセット動作をそれぞれ示す、実施形態
１の増幅型固体撮像素子のポテンシャル分布図。

【図３】本発明増幅型固体撮像装置の実施形態２を示す
素子断面図。

【図４】本願出願人が先に提案したＴＧＭＩＳ型の固体
撮像装置を示す、（ａ）は４画素分の平面図、（ｂ）は
（ａ）のＡ−Ａ’線による断面図。

【図５】（ａ）は信号蓄積動作を、（ｂ）は信号検出動
作を、（ｃ）はリセット動作をそれぞれ示す、本願出願
人が先に提案したＴＧＭＩＳ型の固体撮像装置のポテン
シャル分布図。

【図６】本願出願人が先に提案したＴＧＭＩＳ型の固体
撮像装置を示す、（ａ）は素子断面図、（ｂ）はリセッ
ト動作時のポテンシャル分布図。

【符号の説明】

１ Ｐ型の半導体基板 ２ 第１のゲート電極 ３ 第２のゲート電極 ４ Ｎ型の半導体ウェル層 ５ ソース ６ ドレイン ７ ポテンシャルの尾根 ８ トレンチ構造

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基体の表面に形成されたトランジ
   スタへの入射光によって発生した信号電荷を、該トラン
   ジスタ内の該半導体基体の表面近傍部に蓄積し、該蓄積
   された信号電荷に応じた電気信号の変化を出力する増幅
   型固体撮像素子であって、 該信号電荷を蓄積する該半導体基体表面近傍部と、該半
   導体基体表面上に形成された第１ゲート電極とからなる
   第１ゲート領域と、該半導体基体表面に該半導体基体濃
   度に比べて高濃度な不純物層によって形成されたソース
   及びドレインとを有するトランジスタと、 一部分が該第１ゲート領域に隣接する該半導体基体表面
   近傍部と、該半導体基体表面上に絶縁膜を介して形成さ
   れ、一部分が該第１ゲート電極に隣接する第２ゲート電
   極とからなる第２ゲート領域を備え、該第１ゲート領域
   に蓄積された信号電荷を、該第２ゲート領域を介して該
   半導体基体に排出する電荷排出部と、を有する増幅型固
   体撮像素子を一次元又は二次元に配列した増幅型固体撮
   像装置において、 任意の固体撮像素子の該電荷排出部と、該任意の固体撮
   像素子に隣接する固体撮像素子のトランジスタ部との間
   に電界阻止部を設けて成る増幅型固体撮像装置。
2. 【請求項２】 前記電界阻止部が前記半導体基体に形成
   したトレンチ構造である請求項１記載の増幅型固体撮像
   装置。
3. 【請求項３】 前記トレンチ構造内の側壁に前記第２ゲ
   ート電極の一部が形成されている請求項２記載の増幅型
   固体撮像装置。