WO2010137269A1 - 固体撮像装置 - Google Patents

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WO2010137269A1
WO2010137269A1 PCT/JP2010/003417 JP2010003417W WO2010137269A1 WO 2010137269 A1 WO2010137269 A1 WO 2010137269A1 JP 2010003417 W JP2010003417 W JP 2010003417W WO 2010137269 A1 WO2010137269 A1 WO 2010137269A1
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diffusion layer
charge
signal charge
solid
state imaging
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PCT/JP2010/003417
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English (en)
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松長誠之
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パナソニック株式会社
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a stacked solid-state imaging device.
  • a multilayer image pickup element In order to efficiently use incident light, a multilayer image pickup element has been proposed in which a photoelectric conversion film such as amorphous silicon is laminated on top of a MOS (Metal Oxide Semiconductor) sensor or a CCD (Charge Coupled Device) sensor.
  • MOS Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • the conventional technology related to these stacked solid-state imaging devices has a structure in which signal charges obtained by photoelectric conversion by a photoelectric conversion film on the upper part of a pixel are read out by a CCD or a MOS circuit. These have better quantum efficiency than those having a photodiode for photoelectric conversion inside a silicon semiconductor substrate. The reason is that a photodiode having a photodiode inside a silicon semiconductor substrate has a CCD or MOS circuit portion other than the photodiode inside, and light incident on this portion does not contribute to photoelectric conversion.
  • the area ratio of the photodiode to the pixel area is called the aperture ratio. It can be understood that this aperture ratio is smaller than 100%.
  • a sensor with a laminated photoelectric conversion film has an aperture ratio of 100% regardless of whether it is a CCD type or a MOS type.
  • JP 58-050030 A Japanese Patent Laid-Open No. 5-48071 Japanese Patent Laid-Open No. 2-094567
  • the vertical transfer CCD is used for signal charge accumulation. Therefore, when the signal charge is transferred and read by the vertical transfer CCD, the signal charge is accumulated in the vertical transfer CCD. I can't. Therefore, in the solid-state imaging device shown in the prior art, signal charges cannot be transferred during a photosensitive period in which photoelectric conversion is performed, and continuous shooting cannot be performed. In order to cope with this, it is conceivable to adopt a frame interline transfer type configuration and perform transfer at a high speed by a vertical transfer CCD and send it to another vertical transfer CCD. In this case, however, the chip size increases and the cost increases, and another driver for driving another vertical transfer CCD is required, resulting in an increase in power consumption.
  • the first object of the present invention is to provide a solid-state imaging device capable of transferring signal charges during the photosensitive period.
  • a second object is to provide a solid-state imaging device with a small afterimage.
  • a third object is to provide a solid-state imaging device with high sensitivity.
  • a solid-state imaging device of the present invention is a solid-state imaging device including a plurality of unit cells arranged in a two-dimensional shape, and the unit cells are formed on a semiconductor substrate of a first conductivity type.
  • the signal charge collection means for collecting the signal charges generated by the photoelectric conversion means
  • the signal charge integration means for storing the signal charges collected by the signal charge collection means.
  • the charge collecting means is electrically connected to the second diffusion type first diffusion layer provided in the semiconductor substrate and having a conductivity type opposite to the first conductivity type, the first diffusion layer and the photoelectric conversion means.
  • the signal charge integrating means includes a second diffusion layer of a first conductivity type provided in the semiconductor substrate so as to surround the first diffusion layer, and the first diffusion In contact with the second diffusion layer below the layer And having a second conductivity type third diffusion layer provided in the semiconductor substrate as.
  • the signal charge is accumulated in the signal charge integrating means, the signal charge can be transferred even during the exposure period, and continuous photographing is possible.
  • another diffusion layer that accumulates signal charges is provided below the diffusion layer that collects signal charges, signal charge does not leak and sensitivity can be increased.
  • the unit cell further injects a bias charge into the signal charge collecting means through the signal charge integration means, and discharges the bias charge through the signal charge integration means.
  • the unit cell further includes bias charge injection / discharge means for injecting bias charge into the signal charge collecting means through the signal charge integration means and discharging the bias charge through the signal charge integration means.
  • the bias charge injection / discharge means may include an overflow drain diffusion layer provided in the semiconductor substrate so as to be positioned in the vicinity of the third diffusion layer.
  • the unit cell further includes bias charge injection / discharge means for injecting a bias charge into the signal charge collecting means via the signal charge integration means and discharging the bias charge via the signal charge integration means.
  • a reading circuit for reading out the signal charge of the signal charge integrating means, and the bias charge injecting and discharging means is a part of the reading circuit and may comprise a power diffusion layer for supplying power to the reading circuit. Good.
  • FIG. 1 is a cross-sectional view showing the structure of a unit cell in the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a top view showing the structure of the solid-state imaging device according to the embodiment.
  • FIG. 3 is a diagram showing a potential distribution in the unit cell for explaining the operation of the solid-state imaging device according to the embodiment.
  • FIG. 4 is a timing chart for explaining the operation of the solid-state imaging device according to the embodiment.
  • FIG. 5 is another timing chart for explaining the operation of the solid-state imaging device according to the embodiment.
  • FIG. 6 is a cross-sectional view showing the structure of the unit cell in the middle of manufacture in the solid-state imaging device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing the structure of the unit cell in the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8 is a diagram schematically showing the structure of the solid-state imaging device according to the embodiment.
  • FIG. 9 is a cross-sectional view illustrating the structure of a unit cell of a solid-state imaging device according to a comparative example of the embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating the structure of a unit cell of a modification of the solid-state imaging device according to the comparative example.
  • FIG. 11 is a diagram illustrating the time change of the voltage of the n-type charge collection diffusion layer based on Equation 2. In FIG. FIG. FIG.
  • FIG. 1 is a cross-sectional view showing the structure of one unit cell 16 in the solid-state imaging device according to the present embodiment.
  • This solid-state imaging device is a CCD type solid-state imaging device that reads and transfers signal charges by a CCD.
  • the solid-state imaging device is a stacked solid-state imaging device.
  • the unit cell 16 has a photoelectric conversion film 8 and a transparent electrode 9 on the p-type semiconductor substrate 1, and photoelectrically converts incident light to the unit cell 16. Photoelectric conversion means for generating signal charges is provided.
  • the p-type semiconductor substrate 1 includes an n-type charge collection diffusion layer 5 and a pixel electrode 7.
  • the signal charge collection unit collects the signal charge generated by the photoelectric conversion unit, and the upper surface p-type diffusion layer.
  • Signal charge integration means that has 2 and n-type charge integration diffusion layer 3 and accumulates (integrates) the signal charge collected by the signal charge collection means is provided.
  • the p-type semiconductor substrate 1 has an n-type overflow drain layer 14, injects a bias charge into the signal charge collecting means through the signal charge integration means, and biases through the signal charge integration means.
  • Bias charge injection / discharge means for discharging charge and capacity addition means for increasing the amount of signal charge accumulated in the signal charge integration means are provided.
  • an upper surface p-type diffusion layer 2 is provided so as to surround the n-type charge collection diffusion layer 5, and further, in contact with the upper surface p-type diffusion layer 2 below the n-type charge collection diffusion layer 5.
  • the n-type charge integration diffusion layer 3 is provided.
  • the impurity concentration of the n-type charge collection diffusion layer 5 is higher than the impurity concentration of the upper surface p-type diffusion layer 2.
  • An interlayer insulating layer 6 is provided between the photoelectric conversion film 8 and the p-type semiconductor substrate 1, and the pixel electrode 7 is provided in a contact hole of the interlayer insulating layer 6.
  • the n-type charge collection diffusion layer 5 formed in the upper surface p-type diffusion layer 2 is in contact with the pixel electrode 7 drawn to the upper surface through the interlayer insulating layer 6 on the p-type semiconductor substrate 1.
  • a photoelectric conversion film 8 that photoelectrically converts incident light is provided on the upper surfaces of the interlayer insulating layer 6 and the pixel electrode 7, and a transparent electrode 9 is provided on the upper surface of the photoelectric conversion film 8.
  • the pixel electrode 7 is electrically connected to the n-type charge collection diffusion layer 5 and the photoelectric conversion film 8, and at least a part of the upper surface p-type diffusion layer 2 and the n-type charge integration diffusion layer 3 and at least the vertical transfer CCD 17. It extends to some upper part.
  • the n-type charge collection diffusion layer 5 is an example of the first diffusion region of the present invention
  • the upper surface p-type diffusion layer 2 is an example of the second diffusion region of the present invention
  • the n-type charge integration diffusion layer 3 is the main diffusion region. It is an example of the 3rd spreading
  • an n-type vertical transfer CCD channel layer 10 is provided adjacent to the upper surface p-type diffusion layer 2 and the n-type charge integration diffusion layer 3.
  • a vertical transfer CCD electrode 13 is provided through the gate insulating film 12.
  • the vertical transfer CCD channel layer 10, the channel p well layer 11, the gate insulating film 12 and the vertical transfer CCD electrode 13 constitute a vertical transfer CCD 17.
  • the signal charge accumulated in the n-type charge integration diffusion layer 3 is read out to the vertical transfer CCD channel layer 10 by applying a read voltage to the vertical transfer CCD electrode 13.
  • the vertical transfer CCD 17 transfers the signal charge read in response to the application of the transfer pulse voltage to the vertical transfer CCD electrode 13.
  • the unit cell 16 is electrically separated from the adjacent pixel by the element isolation layer 15.
  • a channel p-well layer 11 is provided around the vertical transfer CCD channel layer 10, and a p-type capacitance addition diffusion layer 4 is provided for the purpose of increasing the amount of charge that can be handled by the n-type charge integration diffusion layer 3.
  • the capacitance addition diffusion layer 4 is a diffusion layer having a higher impurity concentration than the p-type semiconductor substrate 1 provided in the p-type semiconductor substrate 1 so as to be in contact with the lower part of the n-type charge integration diffusion layer 3.
  • An n-type overflow drain layer 14 is provided in the vicinity of the n-type charge integration diffusion layer 3.
  • a photoelectric conversion film 8 is provided so as to be positioned above the vertical transfer CCD 17, the signal charge collecting means, and the signal charge integrating means.
  • the light incident on the unit cell 16 from above in FIG. 1 passes through the transparent electrode 9 and is converted into signal charges by the photoelectric conversion film 8.
  • the generated signal charge reaches the pixel electrode 7 and the n-type charge collection diffusion layer 5, and the signal charge of the n-type charge collection diffusion layer 5 signals the pn junction of the n-type charge collection diffusion layer 5 and the upper surface p-type diffusion layer 2.
  • By forward-biasing with the charge itself it is discharged (transferred) from the n-type charge collection diffusion layer 5 into the upper surface p-type diffusion layer 2 and flows (transferred) into the reverse-biased n-type charge integration diffusion layer 3. .
  • the signal charge released to the upper surface p-type diffusion layer 2 is almost 100% n-type charge integration diffusion layer. 3 to be transported.
  • the signal charge accumulated in the n-type charge integration diffusion layer 3 for a period of time is read out to the vertical transfer CCD channel layer 10 by controlling the vertical transfer CCD electrode 13, and then sequentially in the vertical transfer CCD channel layer 10 in the direction perpendicular to the paper surface. Forwarded in the direction.
  • signal charges far exceeding the accumulated charge amount of the n-type charge integration diffusion layer 3 are caused by strong incident light, excess charge is discharged to the overflow drain layer 14 in the vicinity of the n-type charge integration diffusion layer 3.
  • FIG. 2 is a top view showing the structure of the solid-state imaging device according to the present embodiment.
  • This solid-state imaging device is an area image sensor in which a plurality of unit cells 16 shown in FIG. 1 are two-dimensionally arranged.
  • a discharge / drain 20 is provided at the end of the vertical transfer CCD 17 in order to discharge excess charge or inject bias charge.
  • the injection / drain 20 is provided in the p-type semiconductor substrate 1 so as to be positioned in the vicinity of the n-type charge integration diffusion layer 3.
  • the solid-state imaging device is electrically connected to each unit cell 16 and controls each unit cell 16 to be driven by supplying a drive voltage to the transparent electrode 9 and the vertical transfer CCD electrode 13 of each unit cell 16.
  • a circuit 24 is provided.
  • the signal charges obtained in the unit cell 16 in FIG. 1 are sequentially transferred in the vertical direction (downward) by the vertical transfer CCD 17, and the signal charges for one column are horizontally transferred. It is sent to the CCD 18.
  • the signal charges for one column transferred to the horizontal transfer CCD 18 are sequentially transferred in the horizontal direction (leftward), amplified by the output amplifier 19, and output to the outside of the chip.
  • the control circuit 24 controls the transfer of the signal charge from the photoelectric conversion means to the signal charge collection means by supplying a drive voltage to the transparent electrode 9. Specifically, the control circuit 24 supplies the first drive voltage to the transparent electrode 9 during the photosensitive period in which the signal charge is transferred from the photoelectric conversion means to the signal charge collection means, and the photoelectric conversion means supplies the signal charge collection means.
  • the second drive voltage having the absolute value smaller than the absolute value of the first drive voltage and having the same polarity as the first drive voltage is supplied.
  • the second drive voltage may be a voltage having an absolute value smaller than the absolute value of the first drive voltage and having the same polarity as the first drive voltage, or a voltage having the opposite polarity to the first drive voltage. Also good.
  • the control circuit 24 discharges the bias charge from the signal charge integrating means by supplying the first drive pulse voltage to the transparent electrode 9, and supplies the signal from the signal charge collecting means by supplying the second drive pulse voltage to the transparent electrode 9.
  • the signal charge is transferred to the charge integrating means.
  • the first driving pulse voltage and the second driving pulse voltage have an amplitude of the first driving pulse voltage smaller than that of the second driving pulse voltage, and a pulse width of the first driving pulse voltage is narrower than a pulse width of the second driving pulse voltage. And at least one of the conditions that the second drive pulse voltage is supplied a plurality of times in one exposure period.
  • the drain / drain 20 and the capacity-added diffusion layer 4 may not be provided if not necessary.
  • FIG. 3 is a diagram showing a potential distribution in the unit cell 16 for explaining the operation of the solid-state imaging device according to the present embodiment.
  • the upper side indicates a negative potential
  • the lower side indicates a positive potential
  • the right side corresponds to the upper side of FIG.
  • the upper and lower solid lines represent the conduction band potential on the top and the full potential on the bottom.
  • the potential applied to the photoelectric conversion film 8 becomes as indicated by a broken line 70, and accordingly, the potentials of the pixel electrode 7 and the n-type charge collection diffusion layer 5 are pulled in the plus direction. It is done.
  • the overflow drain layer 14 or the drain / drain 20 is set to a low potential near 0 V, the bias charge is transferred from the upper surface p-type diffusion layer 2 to the n-type charge collection diffusion layer 5 via the n-type charge integration diffusion layer 3. Injected.
  • the depletion occurs when the n-type charge collection diffusion layer 5 is set to a positive potential. This is because the layer passes through the upper surface p-type diffusion layer 2 and reaches the n-type charge integration diffusion layer 3.
  • the overflow drain layer 14 or the drain / drain 20 is returned to the original voltage, and the voltage of the transparent electrode 9 is also restored.
  • most of the bias charge (electrons 22) injected into the n-type charge collection diffusion layer 5 is released from the n-type charge collection diffusion layer 5 to the upper surface p-type diffusion layer 2 as a pn junction forward bias current, and the upper surface p-type diffusion. It passes through the layer 2 and reaches the n-type charge integration diffusion layer 3.
  • the bias charge once returned may be discharged to the overflow drain layer 14 or the injection / drain 20.
  • the above operation corresponds to the first reading which is the discharge of the bias charge, and after this, the accumulation of the signal charge, that is, the photosensitive period starts.
  • the signal charge obtained by photoelectric conversion is converted into the n-type charge collection diffusion layer 5 and the upper surface p-type.
  • the electrons are transferred to the n-type charge integration diffusion layer 3 like the electrons 22 in accordance with the forward bias with the diffusion layer 2.
  • the signal charges are output through the vertical transfer CCD 17, the horizontal transfer CCD 18, and the output amplifier 19.
  • FIG. 4 is a timing chart for explaining the operation of the solid-state imaging device.
  • the bias charge injection / discharge period 36 starts, and a positive pulse voltage is applied to the transparent electrode 9 at time t24.
  • a positive pulse voltage is applied to the vertical transfer CCD electrode 13, and a negative pulse voltage near 0 V is applied to the overflow drain layer 14 or the drain / drain 20, so that the n-type charge collection diffusion layer is applied. 5 is injected with a bias charge.
  • a negative discharge pulse voltage (first drive pulse voltage) 30 is applied to the transparent electrode 9 at time t26, and the bias charge is changed to the n-type charge integration diffusion layer 3.
  • the bias charge is also discharged from the n-type charge integration diffusion layer 3 by a method such as applying a higher voltage to the overflow drain layer 14 or the injection / drain 20.
  • the photosensitive period 32 starts, a part of the signal charge is accumulated in the n-type charge collecting diffusion layer 5, and the rest is accumulated in the n-type charge integration diffusion layer 3.
  • a read pulse voltage (second drive pulse voltage) 31 in the negative direction is applied to the transparent electrode 9 at time t27, and part or all of the signal charge is transferred from the n-type charge collection diffusion layer 5 to the n-type charge integration diffusion layer. 3, and a positive read pulse voltage is applied to the vertical transfer CCD electrode 13 to guide the signal charge to the vertical transfer CCD channel layer 10. This is the photosensitive period 32.
  • an electronic shutter period 33 starts, and the vertical transfer CCD 17 is driven to sequentially transfer signal charges.
  • a positive pulse voltage is applied to the transparent electrode 9 at time t28.
  • the high level of the pulse voltage in the positive direction is desirably 0 V or more.
  • a negative pulse voltage smaller than 0 V may be used.
  • the amplitude of the read pulse voltage 31 in the negative direction applied to the transparent electrode 9 is larger than the discharge pulse voltage 30 in the negative direction by about 35 mV. This improves the linearity of the signal.
  • Electrons emitted to the upper surface p-type diffusion layer 2 become signals, while holes 22 ′ are injected from the upper surface p-type diffusion layer 2 into the n-type charge collection diffusion layer 5. This does not become a signal because it recombines with electrons in the n-type charge collection diffusion layer 5.
  • the ratio of the number of holes injected from the upper surface p-type diffusion layer 2 to the n-type charge collection diffusion layer 5 in the direction opposite to the number of electrons emitted from the n-type charge collection diffusion layer 5 to the upper surface p-type diffusion layer 2 is ,
  • the impurity concentration of the n-type charge collection diffusion layer 5 needs to be 10 times or more than the impurity concentration of the upper surface p-type diffusion layer 2. In reality, it is desirable to make a difference of two digits or more.
  • the shorter depletion layer of the upper surface p-type diffusion layer 2 by the n-type charge integration diffusion layer 3 has the advantage that the upper surface p-type diffusion layer 2 can be made shallower. Accordingly, the impurity concentration of the n-type charge collection diffusion layer 5 is set higher than the impurity concentration of the n-type charge integration diffusion layer 3.
  • FIG. 5 is another timing chart for explaining the operation of the solid-state imaging device.
  • the amplitude of the readout pulse voltage 31 in the negative direction applied to the transparent electrode 9 in FIG. 4 is equal to the amplitude of the discharge pulse voltage 30, and the number of times the readout pulse voltage 31 is applied in one photosensitive period 32. It differs from the timing chart of FIG. 4 in that it is 3 times or more, for example, 4 times. This is for improving the linearity of the signal.
  • a forward bias and a reverse bias are alternately and repeatedly applied to the pn junction between the n-type charge collection diffusion layer 5 and the upper surface p-type diffusion layer 2.
  • the capacitive afterimage is proportional to the capacity as the name suggests, and becomes smaller as the capacity is reduced.
  • the impurity concentration of the upper surface p-type diffusion layer 2 is 1E17 cm 3
  • the impurity concentration of the n-type charge collection diffusion layer 5 is sufficiently high
  • the size of the n-type charge collection diffusion layer 5 is 0.5 ⁇ m ⁇ 0.5 ⁇ m
  • Its capacity is about 0.25 fF.
  • the n-type charge collection diffusion layer 5 is formed as shown in the cross-sectional view of the unit cell in FIG. That is, when the pixel electrode 7 is brought into contact with the n-type charge collection diffusion layer 5, the n-type charge collection diffusion is performed by ion implantation 35 into the p-type semiconductor substrate 1 using the interlayer insulating layer 6 provided with the contact hole 34 as a mask. Layer 5 is formed. Specifically, ion implantation 35 using an implanted ion species such as phosphorus or arsenic that forms the n-type charge collection diffusion layer 5 is performed in contact with the contact hole 34, and the n-type charge collection diffusion layer 5 is small. It is formed.
  • the capacitive afterimage becomes about 5 electrons and does not cause a problem.
  • the capacitance of the photoelectric conversion film 8 is also added, this value cannot be easily realized, but it is an effective method for reducing the capacitive afterimage.
  • Thermal noise when a bias charge is injected has a well-known value of 1/2 kBTC, and there is an advantage that noise is reduced when the capacitance is lowered.
  • a read pulse voltage in the negative direction is applied to the transparent electrode 9, and a forward bias and a reverse bias are alternately applied to the pn junction between the n-type charge collection diffusion layer 5 and the upper surface p-type diffusion layer 2. It is preferable to repeatedly apply to. This is because the signal charge emitted from the n-type charge collecting / diffusion layer 5 is relatively increased by 132 to 305 mV by performing pulse driving as compared with the case of not performing pulse driving.
  • the charge transfer from the n-type charge collection diffusion layer 5 to the n-type charge integration diffusion layer 3 through the upper surface p-type diffusion layer 2 has been described above.
  • An FET operation of transferring signal charges in a state where the depletion layer extending to the diffusion layer 2 and the depletion layer extending from the n-type charge integration diffusion layer 3 to the upper surface p-type diffusion layer 2 are connected is also possible.
  • FIG. 7 is a cross-sectional view showing the structure of one unit cell 66 in the solid-state imaging device according to the present embodiment.
  • This solid-state imaging device is not a CCD in a circuit for reading and transferring signal charges, but an amplification type MOS circuit (MOS transistor), that is, not a CCD type solid-state imaging device. This is different from the solid-state imaging device of the first embodiment in that it is a MOS type solid-state imaging device.
  • the solid-state imaging device is a stacked solid-state imaging device.
  • the unit cell 66 has a photoelectric conversion film 51 and a transparent electrode 52 on the p-type semiconductor substrate 41, and photoelectrically converts incident light to the unit cell 66. Photoelectric conversion means for generating signal charges is provided.
  • the p-type semiconductor substrate 41 includes an n-type charge collection diffusion layer 46 and a pixel electrode 50.
  • the signal charge collection unit collects the signal charge generated by the photoelectric conversion unit, and the upper surface p-type diffusion layer. 45 and an n-type charge integration diffusion layer 43, and signal charge integration means for accumulating (integrating) the signal charge collected by the signal charge collection means is provided.
  • the p-type semiconductor substrate 1 has a power source diffusion layer 56, injects a bias charge into the signal charge collection means through the signal charge integration means, and discharges the bias charge through the signal charge integration means.
  • Bias charge injection / discharge means, and capacitance addition means having a capacitance addition diffusion layer 44 and increasing the amount of signal charge accumulated in the signal charge integration means are provided.
  • the unit cell 66 includes a charge transfer gate 53, a floating diffusion layer 54, a reset gate 55, a power source diffusion layer 56, a transistor p-well 57, a pixel amplifier transistor 58, and an address transistor (not shown).
  • a readout circuit for reading out the signal charge of the integrating means is provided.
  • a buried diode composed of a p-type surface p-layer 42 and an n-type charge integration diffusion layer 43 is formed on the surface of the p-type semiconductor substrate 41.
  • An upper surface p-type diffusion layer 45 having an impurity concentration lower and deeper than that of the surface p layer 42 is formed adjacent to the surface p layer 42, and an n-type charge collection diffusion layer 46 is formed therein.
  • the impurity concentration of the n-type charge collection diffusion layer 46 is higher than the impurity concentration of the upper surface p-type diffusion layer 45.
  • An interlayer insulating layer 49 is provided between the photoelectric conversion film 51 and the p-type semiconductor substrate 1.
  • a charge transfer gate 53, an n-type floating diffusion layer 54, a reset gate 55, and an n-type power source diffusion layer 56 are formed adjacent to the n-type charge integration diffusion layer 43.
  • the floating diffusion layer 54 and the power supply diffusion layer 56 are connected to a pixel amplifier transistor 58 and an address transistor (not shown).
  • the n-type charge collection diffusion layer 46 is electrically connected to the pixel electrode 50 drawn to the upper surface through the interlayer insulating layer 49 on the p-type semiconductor substrate 41.
  • a photoelectric conversion film 51 that photoelectrically converts incident light is provided on the upper surfaces of the interlayer insulating layer 49 and the pixel electrode 50, and a transparent electrode 52 is provided on the upper surface of the photoelectric conversion film 51. It is provided in the contact hole of the interlayer insulating layer 49.
  • the n-type charge collection diffusion layer 46 is formed, for example, by ion implantation into the p-type semiconductor substrate 41 using the interlayer insulating layer 49 provided with contact holes as a mask.
  • the floating diffusion layer 54, the power source diffusion layer 56, and the pixel amplifier transistor 58 are formed inside the transistor p well 57.
  • the unit cell 66 is electrically isolated from adjacent pixels by an STI (shallow trench isolation) 47 and a leak preventing diffusion layer 48.
  • a p-type capacitance addition diffusion layer 44 is provided for the purpose of increasing the amount of charge that can be handled by the n-type charge integration diffusion layer 43.
  • the capacitance addition diffusion layer 44 is a diffusion layer having a higher impurity concentration than the p-type semiconductor substrate 41 provided in the p-type semiconductor substrate 41 so as to be in contact with the lower portion of the n-type charge integration diffusion layer 43.
  • the power supply diffusion layer 56 is a part of the read circuit provided for each unit cell 66 and supplies power to the read circuit.
  • the light incident on the unit cell 66 from above in FIG. 7 passes through the transparent electrode 52 and is converted into signal charges by the photoelectric conversion film 51.
  • the generated signal charge reaches the n-type charge collection diffusion layer 46 through the pixel electrode 50.
  • the signal charge of the n-type charge collection diffusion layer 46 is obtained by forward biasing the pn junction of the n-type charge collection diffusion layer 46 and the upper surface p-type diffusion layer 45 by the signal charge itself by the amount of photoelectrically converted charge.
  • the charge collection diffusion layer 46 is discharged (transferred) into the upper surface p-type diffusion layer 45 and the n-type charge integration diffusion layer 43.
  • the signal charge in the upper surface p-type diffusion layer 45 reaches the n-type charge integration diffusion layer 43 by diffusion and is accumulated there.
  • the signal charge accumulated in the n-type charge integration diffusion layer 43 for a certain period of time is transferred to the floating diffusion layer 54 by applying a transfer pulse to the charge transfer gate 53, converted into a signal voltage, and impedance-converted by the pixel amplifier transistor 58. It is output outside the unit cell 66.
  • the signal charge detected by the floating diffusion layer 54 is discharged by applying a reset pulse to the reset gate 55.
  • the unit cell 16 of FIG. 1 is different from the unit cell 66 of FIG. 7 in that the n-type charge collection diffusion layer 5 is formed in the unit cell 16 of FIG.
  • the n-type charge collection diffusion layer 46 is formed close to the end of the n-type charge integration diffusion layer 43. This is based on the fact that the element isolation structure is different, and the STI 47 is often used for element isolation in the MOS type solid-state imaging device. In other words, the STI 47 portion is an insulator and does not pass charges, so that the signal charges emitted to the upper surface p-type diffusion layer 45 are difficult to flow into adjacent pixels.
  • the same structure as that of the surface p layer used in the embedded photodiode of the solid-state imaging device in which the photoelectric conversion film is not stacked can be adopted in a portion near the charge transfer gate 53.
  • the surface p layer 42 is free from restrictions on the impurity concentration and depth as compared with the upper surface p-type diffusion layer 45, so that the degree of freedom in design is increased.
  • the n-type charge integration diffusion layer 43 can be easily designed to increase the amount of charge handled.
  • FIG. 8 is a diagram schematically showing the structure of the solid-state imaging device according to this embodiment.
  • This solid-state imaging device is an area image sensor in which a plurality of unit cells 66 shown in FIG. 7 are two-dimensionally arranged.
  • the solid-state imaging device includes a photoelectric conversion film 51, an n-type charge collection diffusion layer 46, an upper surface p-type diffusion layer 45, an n-type charge integration diffusion layer 43, a charge transfer gate 53, a reset gate 55, a pixel amplifier transistor 58, and 2 ⁇ 2 unit cells 66 each including an address transistor 59 are arranged.
  • the vertical scanning circuit 60 is electrically connected to each unit cell 66 through the transparent electrode control line 64, and supplies a driving voltage to the transparent electrode 52, the charge transfer gate 53, and the reset gate 55 of each unit cell 66. Each unit cell 66 is driven.
  • the vertical scanning circuit 60 controls each column of the unit cells 66, and signals obtained from the unit cells 66 are read out to the row signal processing unit 62 through the vertical signal lines 61.
  • the signals of each column subjected to signal processing by the row signal processing unit 62 are sequentially selected and output by the horizontal scanning circuit 63.
  • the row signal processing unit 62 performs noise suppression processing, AD conversion processing, and the like.
  • the vertical scanning circuit 60 is an example of the first control means of the present invention, and controls the transfer of signal charges from the photoelectric conversion means to the signal charge collecting means by supplying a driving voltage to the transparent electrode 52. Specifically, the vertical scanning circuit 60 supplies the first drive voltage to the transparent electrode 52 during the photosensitive period in which the signal charge is transferred from the photoelectric conversion means to the signal charge collection means, and from the photoelectric conversion means to the signal charge collection means.
  • the second drive voltage is supplied during a light shielding period (electronic shutter period) during which no signal charge is transferred.
  • the second drive voltage may be a voltage having an absolute value smaller than the absolute value of the first drive voltage and having the same polarity as the first drive voltage, or a voltage having the opposite polarity to the first drive voltage. Also good.
  • the vertical scanning circuit 60 is an example of a second control unit, and supplies the first drive pulse voltage to the transparent electrode 52 to discharge the bias charge from the signal charge integration unit, and the second drive pulse voltage is applied to the transparent electrode 52.
  • the signal charge is transferred from the signal charge collecting means to the signal charge integrating means.
  • the first driving pulse voltage and the second driving pulse voltage have an amplitude of the first driving pulse voltage smaller than that of the second driving pulse voltage, and a pulse width of the first driving pulse voltage is narrower than a pulse width of the second driving pulse voltage. And at least one of the conditions that the second drive pulse voltage is supplied a plurality of times in one exposure period.
  • Bias charge injection and discharge for suppressing the afterimage are performed from the power source diffusion layer 56 through the reset gate 55 and the charge transfer gate 53, and are performed by the operation shown in FIG.
  • a CCD type solid-state imaging device simultaneously injects and discharges bias charges to and from unit cells 66 arranged two-dimensionally.
  • bias charge is injected and discharged for each column of unit cells 66. Therefore, in the MOS type solid-state imaging device, it is desirable that the transparent electrode 52 is driven independently for each column. However, this is only in the moving image mode that handles moving images. In the still image mode that handles one-shot still images, the MOS solid-state imaging device and the CCD solid-state imaging device perform the same operation.
  • the vertical scanning circuit 60 simultaneously operates the mode in which the unit cells 66 are independently operated for each column via the transparent electrode control line 64, the reset gate 55, and the charge transfer gate 53 and the unit cells 66 arranged in a two-dimensional manner. It is desirable to have a mode to operate.
  • FIG. 9 is a cross-sectional view showing the structure of the unit cell 116 of the solid-state imaging device according to this comparative example.
  • This solid-state imaging device is a CCD type solid-state imaging device.
  • a p-well layer 102 is formed in an n-type semiconductor substrate 101, and an n-type vertical in the p-well layer 102.
  • a transfer CCD channel diffusion layer 108 and an n-type charge collection diffusion layer 103 are formed.
  • a vertical transfer CCD electrode 109 is formed in an interlayer insulating layer 105 formed on the n-type semiconductor substrate 101.
  • the n-type charge collection diffusion layer 103 is electrically connected to the pixel electrode 104.
  • a photoelectric conversion film 106 that photoelectrically converts incident light is provided on the upper surfaces of the pixel electrode 104 and the interlayer insulating layer 105, and a transparent electrode 107 that applies a voltage to the photoelectric conversion film 106 is provided on the upper surface of the photoelectric conversion film 106. Is provided.
  • the light incident from above in FIG. 9 passes through the transparent electrode 107, undergoes photoelectric conversion inside the photoelectric conversion film 106, and is converted into electron-hole pairs.
  • the generated holes are absorbed by the transparent electrode 107 to which a negative voltage is applied.
  • the generated electrons that is, signal charges, move to the pixel electrode 104 side, are absorbed by the pixel electrode 104, and reach the n-type charge collection diffusion layer 103.
  • the reached signal charge is forward biased at the pn junction between the n-type charge collection diffusion layer 103 and the p-well layer 102, and the signal charge is released to the p-well layer 102.
  • a high-concentration p-type diffusion blocking layer 110 is provided below the n-type charge collecting diffusion layer 103, and the diffusion of signal charges below the p-well layer 102 is stopped. Absorbed by the diffusion layer 108. The absorbed signal charge is transferred through the vertical transfer CCD channel diffusion layer 108 and read out of the solid-state imaging device.
  • the solid-state imaging device according to this comparative example has the following three problems.
  • the first problem is that the vertical transfer CCD channel diffusion layer 108 is used for signal charge accumulation, but the signal charge cannot be accumulated when the signal charge is transferred and read by the vertical transfer CCD.
  • a configuration in which the solid-state imaging device is configured as a frame interline transfer type configuration, a vertical transfer CCD is transferred at a high speed, and is sent to another vertical transfer CCD is considered.
  • the chip size is increased, the cost is increased, and a driver for driving another vertical transfer CCD is required, resulting in an increase in power consumption.
  • a configuration as shown in FIG. 10 is conceivable. That is, a configuration in which the n-type charge integration diffusion layer 113 and the signal transfer bias electrode 114 are added to the configuration of FIG. Specifically, an element isolation diffusion layer 111, an n-type charge integration diffusion layer 113, and a signal transfer bias electrode 114 are newly provided in the configuration of FIG. 9, and a vertical transfer CCD electrode 109 is formed of two-layer polysilicon. Further, a configuration in which the vertical transfer CCD electrode 109 is extended to the n-type charge integration diffusion layer 113 side and the signal readout channel 112 is located below the vertical transfer CCD electrode 109 is conceivable. At this time, whether or not there is the signal readout channel 112 is caused by a difference between whether the signal charge is transferred to the vertical transfer CCD and whether the signal is transferred to the p-well layer 102 or not.
  • the second problem is afterimage characteristics.
  • the voltage of the n-type charge collection diffusion layer 103 is the same as that of the p-well layer 102 unless the n-type charge collection diffusion layer 103 is electrically changed by driving the transparent electrode 107 in pulses. It is in the vicinity of 0V at almost the same voltage.
  • the p-well layer 102 has a GND potential
  • the vertical transfer CCD channel diffusion layer 108 has a positive potential because it is reverse-biased.
  • the diffusion distance of electrons in the p-type silicon substrate is about 100 ⁇ m or more at the impurity concentration of the normal p-well layer 102, which is much longer than the unit cell size of 2 ⁇ m to 5 ⁇ m, which is usually used for digital cameras. Accordingly, a diffusion current flows from the n-type charge collection diffusion layer 103 to the vertical transfer CCD channel diffusion layer 108.
  • Idiff D ⁇ exp ( ⁇ q ⁇ / kBT) (Equation 1) It is represented by Here, D is a constant, q is a charge amount of electrons, ⁇ is a voltage of the n-type charge collection diffusion layer 103, kB is a Boltzmann constant, and T is an absolute temperature.
  • D is a constant
  • q is a charge amount of electrons
  • ⁇ is a voltage of the n-type charge collection diffusion layer 103
  • kB is a Boltzmann constant
  • T is an absolute temperature.
  • the diffusion current flows in the same way as the weak inversion current of the MOSFET, and a well-known capacitive afterimage is generated by this diffusion current. The relationship between the diffusion current and the generation of capacitive afterimage will be described below.
  • the n-type charge collection diffusion layer 103 has a large amount of electrons, but the electrons flow out rapidly as the reading time elapses, and the voltage rises rapidly at the beginning. (Changes downward in FIG. 11). Thereafter, the flow of electrons gradually decreases and the voltage rise also slows down. However, as shown in Equation 2, the voltage rise rate becomes slow, and the voltage rise does not stop even after a certain time.
  • kBT / q is (kBT / q) ln2 ⁇ Cs when multiplied by the capacitance Cs of the n-type charge collection diffusion layer 103 and converted into a charge amount. Since the afterimage is proportional to the capacitance value in this way, it is called a capacitive afterimage.
  • the final third problem is that the n-type charge collection diffusion layer 103 of FIG. 9 is in the pn junction forward bias state, and all the signal charges emitted to the p-well layer 102 do not enter the vertical transfer CCD channel diffusion layer 108. That is.
  • the solid-state imaging device according to the embodiment of the present invention will be described with reference to the solid-state imaging device according to the comparative example.
  • the solid-state imaging device of FIGS. 1 and 7 is located below the n-type charge collection diffusion layer 103 of FIG.
  • the n-type charge integration diffusion layer 113 of FIG. 10 is provided. Therefore, the first problem and the third problem of the solid-state imaging device according to the comparative example can be solved simultaneously.
  • 1 and 7 has a structure in which an upper surface p-type diffusion layer is provided above the n-type charge integration diffusion layer and an n-type charge collection diffusion layer is formed therein, so that the n-type signal integration is performed. An increase in size due to the provision of the diffusion layer can be suppressed.
  • bias charge injection which has been used since the era of the imaging tube, is effective.
  • the solid-state imaging device of FIG. 9 and FIG. 10 if charges other than the signal charge are injected into the n-type charge collection diffusion layer 103 after reading the signal charge, the previous state is reset, so that the afterimage can be suppressed.
  • the larger the amount of bias charge to be injected the more the afterimage can be suppressed.
  • FPN fixed pattern noise
  • the voltage change of the n-type charge collecting diffusion layer 103 follows Formula 2, and the first reading (t0) corresponds to the discharge of the bias charge, and the second reading (2t0) corresponds to the reading of the signal charge. become.
  • Bias charges are injected and read out for the first time, then all the bias charges are discharged, and then read out for the second time.
  • the signal charge is accumulated between the first time and the second time.
  • the signal charge is read by repeating this.
  • the first reading (t0) is expressed as bias charge discharge
  • the second reading (2t0) is expressed as signal charge reading.
  • the amount of signal charge read from the n-type charge collection diffusion layer 103 is The changing state is shown in FIG.
  • the vertical axis S / C indicates the signal charge amount to be read out in voltage.
  • the capacitance C of the n-type charge collection diffusion layer 103 may be multiplied.
  • the horizontal axis ⁇ s indicates the voltage difference between the voltage for discharging the bias charge and the voltage for reading the signal charge. Therefore, the + side of the horizontal axis ⁇ s corresponds to a new signal voltage input to the n-type charge collection diffusion layer 103.
  • the signal charge is added to generate a signal voltage
  • the voltage of the n-type charge collection diffusion layer 103 drops (the voltage drops because the signal charge has negative charges)
  • the signal charge read voltage is It is equivalent to that raised, and the amount of charge read out by both is the same.
  • the region where the horizontal axis is + represents the input / output characteristics in the n-type charge collection diffusion layer 103 when the difference between the voltage for discharging the bias charge and the voltage for reading the signal charge is zero.
  • there is no input signal there is an output signal of (kBT / q) ln2
  • the input signal and the output signal become the same as the linear input / output characteristics.
  • the slope when the input signal is 0 is 1/2, which indicates that the sensitivity when the input signal is almost absent (dark) is 1/2. Therefore, it can be seen from FIG. 12 that a bias of about 35 mV is required to ensure a linearity of 95% or more.
  • the bias charge corresponding to 35 mV is injected in order to increase the voltage for reading the signal charge by, for example, about 35 mV compared to the voltage for discharging the bias charge. Similar to this, if the voltage for discharging the bias charge is the same as the voltage for reading the signal charge, it can be realized by increasing the number of applied pulses in reading the signal charge or its width.
  • the potential of the n-type charge collection diffusion layer 103 is made substantially constant without performing pulse driving in this way, and the charge is made to flow after the injection and discharge of the bias charge, the bias charge becomes too large and can be handled. In the worst case, the signal cannot be read out.
  • the time used for discharging the bias charge is about 5 ⁇ s, and the signal charge accumulation time is about 1 millisecond to 1 second.
  • the solid-state imaging device has a structure in which the n-type charge integration diffusion layer 113 in FIG. 10 is provided below the n-type charge collection diffusion layer 103 in FIG. Leakage during signal charge transfer, which is a problem, is eliminated. As a result, sensitivity deterioration is eliminated and sensitivity is increased.
  • the solid-state imaging device has a structure in which the n-type charge integration diffusion layer 113 of FIG. 10 is provided below the n-type charge collection diffusion layer 103 of FIG. The area can be realized. As a result, an image pickup device with a small chip size can be realized. Further, by devising a method for injecting and discharging the bias charge, an image pickup apparatus that has a small afterimage and operates with a stable bias charge can be realized.
  • the present invention is not limited to this embodiment.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention.
  • the p-type is exemplified as the first conductivity type of the present invention
  • the n-type is exemplified as the second conductivity type opposite to the first conductivity type of the present invention. It may be.
  • the present invention can be used for a solid-state imaging device, and particularly for a small-sized image pickup device.

Abstract

　本発明は、感光期間において信号電荷の転送を行うことが可能な固体撮像装置を提供することを目的とし、複数の単位セル（１６）を備える固体撮像装置であって、単位セル（１６）は、ｐ型半導体基板（１）上に設けられた光電変換膜（８）と、光電変換膜（８）で生成した信号電荷を収集する信号電荷収集手段と、信号電荷収集手段により収集された信号電荷を蓄積する信号電荷積分手段とを備え、信号電荷収集手段は、ｐ型半導体基板（１）内に設けられたｎ型電荷収集拡散層（５）と、ｎ型電荷収集拡散層（５）および光電変換膜（８）と電気的に接続された画素電極（７）とを有し、信号電荷積分手段は、ｎ型電荷収集拡散層（５）を取り囲むようにｐ型半導体基板（１）内に設けられた上面ｐ型拡散層（２）と、ｎ型電荷収集拡散層（５）の下方に上面ｐ型拡散層（２）と接するようにｐ型半導体基板（１）内に設けられたｎ型電荷積分拡散層（３）とを有する。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
　入射光を効率よく利用するために、ＭＯＳ（Metal Oxide Semiconductor）センサやＣＣＤ（Charge Coupled Device）センサの上部にアモルファスシリコン等の光電変換膜を積層した積層型画像ピックアップ素子が提案されてきた。この技術をアクティブ型ＭＯＳセンサに応用されたものは特許文献１に開示されており、ＣＣＤセンサに応用されたものは特許文献２および３に開示されている。
　これら積層型固体撮像装置に関する従来技術は、画素上部の光電変換膜で光電変換され得られた信号電荷をＣＣＤやＭＯＳ回路で読み出す構造を持つ。これらはシリコン半導体基板内部に光電変換するフォトダイオードを有するものに比べ量子効率がいい。理由はシリコン半導体基板内部にフォトダイオードを持つものは内部にフォトダイオード以外のＣＣＤやＭＯＳ回路の部分がありこの部分に入射した光は光電変換に寄与しないためである。画素面積に対するフォトダイオードの面積比を開口率という。この開口率が１００％より小さいことは理解できる。一方、光電変換膜を積層したセンサはＣＣＤ型でもＭＯＳ型でも開口率が１００％である。
特開昭５８－０５００３０号公報 特開平５－４８０７１号公報 特開平２－０９４５６７号公報
　しかしながら、従来技術に示された固体撮像装置では、垂直転送ＣＣＤが信号電荷の蓄積に用いられるため、垂直転送ＣＣＤで信号電荷を転送し読み出しているときには、垂直転送ＣＣＤに信号電荷を蓄積することができない。従って、従来技術に示された固体撮像装置では、光電変換が行われている感光期間において信号電荷の転送を行うことができず、連続撮影を行うことができない。これに対応するために、フレームインターライン転送型構成を採用して高速に垂直転送ＣＣＤで転送を行い、もう一つの垂直転送ＣＣＤに送り込むことが考えられる。しかしこの場合には、チップサイズが増大し、コストアップにもなるし、もう一つの垂直転送ＣＣＤを駆動するドライバが必要であり、消費電力も増大するという新たな課題が生じる。
　また、従来技術に示された固体撮像装置では、光電変換膜で光電変換され得られた信号電荷を蓄積する拡散層を半導体基板に設けた場合、時間の経過とともに拡散層から信号電荷が流れ出していき、拡散層の電圧が時間とともに高くなっていく。この現象は拡散層に信号電荷が蓄積されていないときにも起こるので、残像が生じる。さらに、拡散層から半導体基板への信号電荷の漏れにより、感度の劣化が生じる。
　そこで、本発明は、かかる問題点に鑑み、感光期間において信号電荷の転送を行うことが可能な固体撮像装置を提供することを第１の目的とする。
　また、残像が小さい固体撮像装置を提供することを第２の目的とする。
　さらに、感度が高い固体撮像装置を提供することを第３の目的とする。
　上記目的を達成するために、本発明の固体撮像装置は、２次元状に配列された複数の単位セルを備える固体撮像装置であって、前記単位セルは、第１導電型の半導体基板上に設けられた光電変換手段と、前記光電変換手段で生成した信号電荷を収集する信号電荷収集手段と、前記信号電荷収集手段により収集された信号電荷を蓄積する信号電荷積分手段とを備え、前記信号電荷収集手段は、前記半導体基板内に設けられた、前記第１導電型と反対の導電型である第２導電型の第１拡散層と、前記第１拡散層および前記光電変換手段と電気的に接続された画素電極とを有し、前記信号電荷積分手段は、前記第１拡散層を取り囲むように前記半導体基板内に設けられた第１導電型の第２拡散層と、前記第１拡散層の下方に前記第２拡散層と接するように前記半導体基板内に設けられた第２導電型の第３拡散層とを有することを特徴とする。
　これにより、信号電荷積分手段に信号電荷を蓄積するので、感光期間においても信号電荷の転送を行うことができ、連続撮影が可能となる。また、信号電荷の収集を行う拡散層の下方に信号電荷の蓄積を行う別の拡散層が設けられるので、信号電荷のもれがなくなり、感度を高くすることができる。
　ここで、前記単位セルは、さらに、前記信号電荷積分手段を介して前記信号電荷収集手段にバイアス電荷を注入し、かつ前記信号電荷積分手段を介して前記バイアス電荷を排出するバイアス電荷注入排出手段を備えてもよい。また、前記単位セルは、さらに、前記信号電荷積分手段を介して前記信号電荷収集手段にバイアス電荷を注入し、かつ前記信号電荷積分手段を介して前記バイアス電荷を排出するバイアス電荷注入排出手段を備え、前記バイアス電荷注入排出手段は、前記第３拡散層の近傍に位置するように前記半導体基板内に設けられたオーバーフロードレイン拡散層を有してもよい。さらに、前記単位セルは、さらに、前記信号電荷積分手段を介して前記信号電荷収集手段にバイアス電荷を注入し、かつ前記信号電荷積分手段を介して前記バイアス電荷を排出するバイアス電荷注入排出手段と、前記信号電荷積分手段の信号電荷を読み出す読み出し回路とを備え、前記バイアス電荷注入排出手段は、前記読み出し回路の一部であり、前記読み出し回路に電源を供給する電源拡散層で構成されてもよい。
　これにより、拡散層から信号電荷を読み出した後で信号電荷以外の電荷を拡散層に注入することができるので、前の状態がリセットされ、残像を小さくすることができる。
　本発明では、感光期間において信号電荷の転送を行うことが可能な固体撮像装置を実現できる。また、感度が高く残像が小さい固体撮像装置を実現できる。
図１は、本発明の第１の実施形態に係る固体撮像装置における単位セルの構造を示す断面図である。 図２は、同実施形態に係る固体撮像装置の構造を示す上面図である。 図３は、同実施形態に係る固体撮像装置の動作を説明するための単位セルにおける電位分布を示す図である。 図４は、同実施形態に係る固体撮像装置の動作を説明するためのタイミングチャートである。 図５は、同実施形態に係る固体撮像装置の動作を説明するための別のタイミングチャートである。 図６は、同実施形態に係る固体撮像装置における製造途中での単位セルの構造を示す断面図である。 図７は、本発明の第２の実施形態に係る固体撮像装置における単位セルの構造を示す断面図である。 図８は、同実施形態に係る固体撮像装置の構造を模式的に示す図である。 図９は、本発明の実施形態の比較例に係る固体撮像装置の単位セルの構造を示す断面図である。 図１０は、同比較例に係る固体撮像装置の変形例の単位セルの構造を示す断面図である。 図１１は、式２に基づくｎ型電荷収集拡散層の電圧の時間変化を示す図である。 図１２は、信号電荷の読み出しにおけるｎ型電荷収集拡散層の電圧に対してバイアス電荷の排出におけるｎ型電荷収集拡散層の電圧を変化させたときｎ型電荷収集拡散層から読み出される信号電荷量が変化する様子を示す図である。
　（第１の実施形態）
　以下、図面を参照にしながら本発明の第１の実施形態に係る固体撮像装置を説明する。
　図１は、本実施形態に係る固体撮像装置における１つの単位セル１６の構造を示す断面図である。
　この固体撮像装置は、ＣＣＤにより信号電荷の読み出しおよび転送を行うＣＣＤ型の固体撮像装置である。同固体撮像装置は積層型の固体撮像装置であり、単位セル１６では、ｐ型半導体基板１上に、光電変換膜８および透明電極９を有し、単位セル１６への入射光を光電変換して信号電荷を生成する光電変換手段が設けられている。
　また、ｐ型半導体基板１の内部には、ｎ型電荷収集拡散層５および画素電極７を有し、光電変換手段で生成された信号電荷を収集する信号電荷収集手段と、上面ｐ型拡散層２およびｎ型電荷積分拡散層３を有し、信号電荷収集手段により収集された信号電荷を蓄積（積分）する信号電荷積分手段とが設けられている。
　さらに、ｐ型半導体基板１の内部には、ｎ型のオーバーフロードレイン層１４を有し、信号電荷積分手段を介して信号電荷収集手段にバイアス電荷を注入し、かつ信号電荷積分手段を介してバイアス電荷を排出するバイアス電荷注入排出手段と、容量付加拡散層４を有し、信号電荷積分手段に蓄積される信号電荷量を大きくする容量付加手段とが設けられている。
　ｐ型半導体基板１内には、ｎ型電荷収集拡散層５を取り囲むように上面ｐ型拡散層２が設けられ、さらにｎ型電荷収集拡散層５の下方に上面ｐ型拡散層２と接するようにｎ型電荷積分拡散層３が設けられている。ｎ型電荷収集拡散層５の不純物濃度は、上面ｐ型拡散層２の不純物濃度より高い。光電変換膜８とｐ型半導体基板１との間には層間絶縁層６が設けられており、画素電極７は層間絶縁層６のコンタクトホール内に設けられている。上面ｐ型拡散層２の内部に形成されたｎ型電荷収集拡散層５はｐ型半導体基板１上の層間絶縁層６を通してその上面まで引き出された画素電極７と接している。層間絶縁層６および画素電極７の上面には、入射光を光電変換する光電変換膜８が設けられており、光電変換膜８の上面には透明電極９が設けられている。画素電極７は、ｎ型電荷収集拡散層５および光電変換膜８と電気的に接続し、上面ｐ型拡散層２およびｎ型電荷積分拡散層３の少なくとも一部の上方と垂直転送ＣＣＤ１７の少なくとも一部の上方とに伸延している。
　なお、ｎ型電荷収集拡散層５は本発明の第１拡散領域の一例であり、上面ｐ型拡散層２は本発明の第２拡散領域の一例であり、ｎ型電荷積分拡散層３は本発明の第３拡散領域の一例である。
　単位セル１６では、上面ｐ型拡散層２およびｎ型電荷積分拡散層３に隣り合うようにしてｎ型の垂直転送ＣＣＤチャネル層１０が設けられており、垂直転送ＣＣＤチャネル層１０の上には、ゲート絶縁膜１２を介して垂直転送ＣＣＤ電極１３が設けられている。垂直転送ＣＣＤチャネル層１０、チャネルｐウェル層１１、ゲート絶縁膜１２および垂直転送ＣＣＤ電極１３により垂直転送ＣＣＤ１７が構成されている。ｎ型電荷積分拡散層３に蓄積された信号電荷は、垂直転送ＣＣＤ電極１３に読み出し電圧を印加することにより垂直転送ＣＣＤチャネル層１０に読み出される。垂直転送ＣＣＤ１７は、垂直転送ＣＣＤ電極１３への転送パルス電圧の印加に応じて読み出された信号電荷を転送する。
　単位セル１６は隣接画素と素子分離層１５で電気的に分離されている。垂直転送ＣＣＤチャネル層１０の周りにはチャネルｐウェル層１１が設けられ、ｎ型電荷積分拡散層３の扱える電荷量を大きくすることを目的としてｐ型の容量付加拡散層４が設けられている。容量付加拡散層４は、ｎ型電荷積分拡散層３の下部と接するようにｐ型半導体基板１内に設けられた、ｐ型半導体基板１よりも高不純物濃度の拡散層である。またｎ型電荷積分拡散層３の近傍にはｎ型のオーバーフロードレイン層１４が設けられている。
　単位セル１６では、垂直転送ＣＣＤ１７、信号電荷収集手段および信号電荷積分手段の上方に位置するように光電変換膜８が設けられている。
　図１の上方より単位セル１６に入射した光は透明電極９を通過し光電変換膜８で信号電荷に変換される。生成した信号電荷は画素電極７およびｎ型電荷収集拡散層５に到達し、ｎ型電荷収集拡散層５の信号電荷はｎ型電荷収集拡散層５および上面ｐ型拡散層２のｐｎ接合を信号電荷自身で順方向バイアスすることにより、ｎ型電荷収集拡散層５から上面ｐ型拡散層２内部に放出（転送）され、逆バイアスされたｎ型電荷積分拡散層３に流れ込む（転送される）。このとき、ｎ型電荷積分拡散層３がｎ型電荷収集拡散層５の下方に広く形成されているので、上面ｐ型拡散層２に放出された信号電荷はほぼ１００％ｎ型電荷積分拡散層３に輸送される。
　ｎ型電荷積分拡散層３にある時間蓄積された信号電荷は垂直転送ＣＣＤ電極１３を制御することにより垂直転送ＣＣＤチャネル層１０に読み出され、この後順次垂直転送ＣＣＤチャネル層１０内部で紙面垂直方向に転送される。なお、強い入射光によりｎ型電荷積分拡散層３の蓄積電荷量をはるかに超える信号電荷が来た場合はｎ型電荷積分拡散層３の近傍のオーバーフロードレイン層１４に過剰電荷が排出される。
　図２は、本実施形態に係る固体撮像装置における構造を示す上面図である。
　この固体撮像装置は、複数の図１の単位セル１６が２次元状に配列されたエリアイメージセンサである。同固体撮像装置には、過剰電荷を排出したりバイアス電荷を注入したりするために垂直転送ＣＣＤ１７の端部に注排出ドレイン２０が設けられる。注排出ドレイン２０は、ｎ型電荷積分拡散層３の近傍に位置するようにｐ型半導体基板１内に設けられる。また、同固体撮像装置には、各単位セル１６と電気的に接続され、各単位セル１６の透明電極９および垂直転送ＣＣＤ電極１３に駆動電圧を供給することにより各単位セル１６を駆動する制御回路２４が設けられる。
　同固体撮像装置では、図２に示されるように、図１の単位セル１６で得られた信号電荷は垂直転送ＣＣＤ１７で垂直方向（下方）に順次転送され、１列分の信号電荷が水平転送ＣＣＤ１８に送り込まれる。水平転送ＣＣＤ１８に転送された１列分の信号電荷は順次水平方向（左方）に転送され、出力アンプ１９で増幅され、チップ外部に出力される。
　制御回路２４は、透明電極９に駆動電圧を供給することにより光電変換手段から信号電荷収集手段への信号電荷の転送を制御する。具体的に、制御回路２４は、光電変換手段から信号電荷収集手段への信号電荷の転送を行う感光期間において透明電極９に第１駆動電圧を供給し、光電変換手段から信号電荷収集手段への信号電荷の転送を行わない遮光期間（電子シャッタ期間）において絶対値が第１駆動電圧の絶対値よりも小さく第１駆動電圧と同一の極性の第２駆動電圧を供給する。第２駆動電圧は、絶対値が第１駆動電圧の絶対値よりも小さく第１駆動電圧と同一の極性の電圧であってもよいし、あるいは第１駆動電圧と反対の極性の電圧であってもよい。
　制御回路２４は、透明電極９に第１駆動パルス電圧を供給することにより信号電荷積分手段からバイアス電荷を排出させ、透明電極９に第２駆動パルス電圧を供給することにより信号電荷収集手段から信号電荷積分手段へ信号電荷を転送させる。第１駆動パルス電圧および第２駆動パルス電圧は、第１駆動パルス電圧の振幅が第２駆動パルス電圧の振幅より小さい、第１駆動パルス電圧のパルス幅が第２駆動パルス電圧のパルス幅より狭い、および第２駆動パルス電圧が１回の感光期間において複数回供給されるという条件の少なくとも１つを満たす。
　なお、上記実施形態において、注排出ドレイン２０および容量付加拡散層４は、必要ない場合には特に設けられなくてもよい。
　図３は、本実施形態に係る固体撮像装置の動作を説明するための単位セル１６における電位分布を示す図である。なお、図３において、一点鎖線Ａで示したＧＮＤ電位である０Ｖを中心に上方がマイナス電位、下方がプラス電位を示しており、右方が図１の上方に対応する。また、上下二本の実線は上が伝導帯の電位、下が充満帯の電位を表わしている。
　始めに、大量のバイアス電荷をｎ型電荷収集拡散層５に注入し残像を抑圧する方法について記述する。
　まず、透明電極９にプラス方向にパルス電圧を印加すると光電変換膜８にかかる電位は破線７０のようになり、それにつられて画素電極７およびｎ型電荷収集拡散層５の電位がプラス方向に引っ張られる。この状態でオーバーフロードレイン層１４又は注排出ドレイン２０を０Ｖ近傍の低電位にすると、ｎ型電荷積分拡散層３を介して、上面ｐ型拡散層２からｎ型電荷収集拡散層５にバイアス電荷が注入される。これは後述するようにｎ型電荷収集拡散層５の不純物濃度がｎ型電荷積分拡散層３の不純物濃度より高く設定されているためｎ型電荷収集拡散層５をプラス電位にしたときにその空乏層が上面ｐ型拡散層２をつきぬけｎ型電荷積分拡散層３に到達するためである。
　次に、オーバーフロードレイン層１４又は注排出ドレイン２０を元の電圧に戻し、さらに透明電極９の電圧も元に戻す。こうするとｎ型電荷収集拡散層５に注入されたバイアス電荷のほとんど（電子２２）はｎ型電荷収集拡散層５から上面ｐ型拡散層２にｐｎ接合順方向バイアス電流として放出され上面ｐ型拡散層２を通過しｎ型電荷積分拡散層３に到達する。ここで一旦この戻ってきたバイアス電荷をオーバーフロードレイン層１４又は注排出ドレイン２０に排出してもいい。
　次に、透明電極９にさらに負方向のパルス電圧２３を印加すると、これに対応するバイアス電荷の一部が同様に電子２２のようにｎ型電荷積分拡散層３に到達する。そして透明電極９の電圧をもとの電圧に戻す。ここでｎ型電荷積分拡散層３に溜まったすべてのバイアス電荷をオーバーフロードレイン層１４又は注排出ドレイン２０に排出する。
　以上の動作が、バイアス電荷の排出である１回目の読み出しに対応するもので、これよりあとに信号電荷の蓄積、すなわち感光期間がスタートする。
　次に、感光期間の終了を待って、透明電極９にパルス電圧２３と同様に負方向のパルス電圧を印加すると、光電変換し得られた信号電荷はｎ型電荷収集拡散層５と上面ｐ型拡散層２とが順方向バイアスになるのに応じて電子２２のようにｎ型電荷積分拡散層３に転送される。
　最後に、図２で説明したとおり、信号電荷は、垂直転送ＣＣＤ１７、水平転送ＣＣＤ１８、および出力アンプ１９を通して出力される。
　図４は、同固体撮像装置の動作を説明するためのタイミングチャートである。
　まず、バイアス電荷注入排出期間３６が始まり、時刻ｔ２４で透明電極９に正方向のパルス電圧を印加する。
　次に、時刻ｔ２５で垂直転送ＣＣＤ電極１３に正方向のパルス電圧を印加し、さらにオーバーフロードレイン層１４又は注排出ドレイン２０に０Ｖ近傍の負方向のパルス電圧を印加し、ｎ型電荷収集拡散層５にバイアス電荷を注入する。
　次に、透明電極９の電圧を元に戻した後、時刻ｔ２６で透明電極９に負方向の排出パルス電圧（第１駆動パルス電圧）３０を印加し、バイアス電荷をｎ型電荷積分拡散層３に排出するとともにこのバイアス電荷をオーバーフロードレイン層１４又は注排出ドレイン２０にさらに高い電圧を印加する等の方法によりｎ型電荷積分拡散層３からも排出する。
　次に、感光期間３２が始まり、信号電荷の一部はｎ型電荷収集拡散層５に蓄積され、またそれ以外はｎ型電荷積分拡散層３に蓄積される。
　次に、時刻ｔ２７で透明電極９に負方向の読み出しパルス電圧（第２駆動パルス電圧）３１を印加し、信号電荷の一部又は全部をｎ型電荷収集拡散層５からｎ型電荷積分拡散層３に転送し、さらに垂直転送ＣＣＤ電極１３に正方向の読み出しパルス電圧を印加し、信号電荷を垂直転送ＣＣＤチャネル層１０に導く。ここまでが感光期間３２である。
　次に、電子シャッタ期間３３が始まり、垂直転送ＣＣＤ１７を駆動し順次信号電荷を転送する。
　なお、透明電極９に正方向のパルス電圧を印加しておくと、図３よりわかるように信号電荷がｎ型電荷収集拡散層５に到達できず、感度がない状態を作ることができる。これは電子シャッタ期間３３に使うことができる。従って、例えば時刻ｔ２８で透明電極９に正方向のパルス電圧が印加される。このとき、正方向のパルス電圧の高レベルが０Ｖ以上であることが望ましいことは図３より明らかである。しかし、入射光が太陽光のような強いものでなければ０Ｖより小さい負方向のパルス電圧でもかまわない。
　ここで、透明電極９に印加する負方向の読み出しパルス電圧３１の振幅は負方向の排出パルス電圧３０より振幅を３５ｍＶ程度大きくする。これは信号のリニアリティを改善するものである。
　また、透明電極９に負方向の読み出しパルス電圧３１を印加し、ｎ型電荷収集拡散層５と上面ｐ型拡散層２とのｐｎ接合が順方向バイアスとなると、ｎ型電荷収集拡散層５から上面ｐ型拡散層２に放出された電子は信号となるが、一方では上面ｐ型拡散層２からｎ型電荷収集拡散層５に正孔２２’が注入される。これはｎ型電荷収集拡散層５の中で電子と再結合するため信号とならない。ｎ型電荷収集拡散層５から上面ｐ型拡散層２に放出される電子の数と逆方向に上面ｐ型拡散層２からｎ型電荷収集拡散層５に注入される正孔の数の比は、ｎ型電荷収集拡散層５の不純物濃度と上面ｐ型拡散層２の不純物濃度との比である。ここでの効率を９０％以上にするためには、ｎ型電荷収集拡散層５の不純物濃度を上面ｐ型拡散層２の不純物濃度より１０倍以上にする必要がある。現実には二桁以上の差をつけることが望ましい。またｎ型電荷積分拡散層３による上面ｐ型拡散層２の空乏層は短い方が上面ｐ型拡散層２を浅く作れるという利点がある。従ってｎ型電荷収集拡散層５の不純物濃度はｎ型電荷積分拡散層３の不純物濃度より高くされる。
　図５は、同固体撮像装置の動作を説明するための別のタイミングチャートである。
　図５のタイミングチャートは、図４の透明電極９に印加する負方向の読み出しパルス電圧３１の振幅が排出パルス電圧３０の振幅と同等で、１つの感光期間３２における読み出しパルス電圧３１の印加回数が３回以上、例えば４回であるという点で図４のタイミングチャートと異なる。これは信号のリニアリティを改善するためのものである。ｎ型電荷収集拡散層５と上面ｐ型拡散層２との間のｐｎ接合には順方向バイアスと、逆方向バイアスとが交互に繰り返し印加される。
　ここで、容量性残像は名前の通り容量に比例するもので容量を小さくすると小さくなってくる。上面ｐ型拡散層２の不純物濃度が１Ｅ１７ｃｍ3であり、ｎ型電荷収集拡散層５の不純物濃度が十分高く、ｎ型電荷収集拡散層５の大きさが０．５μｍ×０．５μｍとすると、その容量は０．２５ｆＦ程度となる。この容量での容量性残像は、計算により、
ｋＢＴＣｓｌｎ２＝３０電子
となる。この値が１０電子以下になると容量性残像が存在しても使用上問題にならない程度である。
　そこで、固体撮像装置の製造において、図６の単位セルの断面図に示すようにｎ型電荷収集拡散層５が形成される。つまり、ｎ型電荷収集拡散層５に画素電極７のコンタクトをとる時に、コンタクトホール３４が設けられた層間絶縁層６をマスクとしたｐ型半導体基板１へのイオン注入３５によりｎ型電荷収集拡散層５が形成される。具体的には、コンタクトホール３４とセルフアラインで、ｎ型電荷収集拡散層５を形成するリン又はヒ素などの注入イオン種を用いたイオン注入３５が行われ、ｎ型電荷収集拡散層５は小さく形成される。コンタクトホールの大きさが０．２μｍ×０．２μｍでそれと同じ大きさのｎ型電荷収集拡散層５を形成できれば、容量性残像は約５電子となり問題とならない値となる。現実には光電変換膜８の容量も付加されるので簡単にこの値が実現できるものでないが、容量性残像の低減には有効な方法である。バイアス電荷を注入した場合の熱雑音はよく知られた１／２ｋＢＴＣという値であり、容量を下げると雑音が小さくなるという利点もある。
　容量を下げた場合はバイアス電荷の注入排出動作を行わなくてもいい。しかし、透明電極９には負方向の読み出しパルス電圧を印加し、ｎ型電荷収集拡散層５と上面ｐ型拡散層２との間のｐｎ接合には順方向バイアスと、逆方向バイアスとを交互に繰り返し印加した方が好ましい。この理由は、パルス駆動を行うことでパルス駆動を行わない場合と比較してｎ型電荷収集拡散層５から放出される信号電荷が相対的に１３２ｍＶから３０５ｍＶ分多くなるためである。
　以上、ｎ型電荷収集拡散層５から上面ｐ型拡散層２を通してｎ型電荷積分拡散層３への電荷転送がバイポーラ動作のものについて説明してきたが、ｎ型電荷収集拡散層５から上面ｐ型拡散層２に延びる空乏層とｎ型電荷積分拡散層３から上面ｐ型拡散層２に延びる空乏層がつながった状態で信号電荷を転送するＦＥＴ動作も可能である。
　（第２の実施形態）
　以下、図面を参照にしながら本発明の第２の実施形態に係る固体撮像装置を説明する。
　図７は、本実施形態に係る固体撮像装置における１つの単位セル６６の構造を示す断面図である。
　この固体撮像装置は、信号電荷の読み出しおよび転送を行う回路にＣＣＤが用いられるのではなく、増幅型ＭＯＳ回路（ＭＯＳトランジスタ）が用いられているという点で、つまりＣＣＤ型の固体撮像装置でなく、ＭＯＳ型の固体撮像装置であるという点で第１の実施形態の固体撮像装置と異なる。同固体撮像装置は積層型の固体撮像装置であり、単位セル６６では、ｐ型半導体基板４１上に、光電変換膜５１および透明電極５２を有し、単位セル６６への入射光を光電変換して信号電荷を生成する光電変換手段が設けられている。
　また、ｐ型半導体基板４１の内部には、ｎ型電荷収集拡散層４６および画素電極５０を有し、光電変換手段で生成された信号電荷を収集する信号電荷収集手段と、上面ｐ型拡散層４５およびｎ型電荷積分拡散層４３を有し、信号電荷収集手段により収集された信号電荷を蓄積（積分）する信号電荷積分手段とが設けられている。
　さらに、ｐ型半導体基板１の内部には、電源拡散層５６を有し、信号電荷積分手段を介して信号電荷収集手段にバイアス電荷を注入し、かつ信号電荷積分手段を介してバイアス電荷を排出するバイアス電荷注入排出手段と、容量付加拡散層４４を有し、信号電荷積分手段に蓄積される信号電荷量を大きくする容量付加手段とが設けられている。
　さらにまた、単位セル６６には、電荷転送ゲート５３、浮遊拡散層５４、リセットゲート５５、電源拡散層５６、トランジスタｐウェル５７、画素アンプトランジスタ５８およびアドレストランジスタ（図外）を有し、信号電荷積分手段の信号電荷を読み出す読み出し回路が設けられている。
　ｐ型半導体基板４１表面にｐ型の表面ｐ層４２とｎ型電荷積分拡散層４３からなる埋め込みダイオードが形成されている。表面ｐ層４２に隣接して表面ｐ層４２より不純物濃度が低く深さが深い上面ｐ型拡散層４５が形成されており、その内部にはｎ型電荷収集拡散層４６が形成されている。ｎ型電荷収集拡散層４６の不純物濃度は、上面ｐ型拡散層４５の不純物濃度より高い。光電変換膜５１とｐ型半導体基板１との間には層間絶縁層４９が設けられている。
　単位セル６６では、ｎ型電荷積分拡散層４３に隣り合うようにして、電荷転送ゲート５３、ｎ型の浮遊拡散層５４、リセットゲート５５、およびｎ型の電源拡散層５６が形成されている。浮遊拡散層５４と電源拡散層５６は、画素アンプトランジスタ５８およびアドレストランジスタ（図外）に接続されている。
　ｎ型電荷収集拡散層４６はｐ型半導体基板４１上の層間絶縁層４９を通してその上面まで引き出された画素電極５０と電気的に接続されている。層間絶縁層４９および画素電極５０の上面には、入射光を光電変換する光電変換膜５１が設けられており、光電変換膜５１の上面には透明電極５２が設けられており、画素電極５０は層間絶縁層４９のコンタクトホール内に設けられている。ｎ型電荷収集拡散層４６は、例えばコンタクトホールが設けられた層間絶縁層４９をマスクとしたｐ型半導体基板４１へのイオン注入により形成される。
　浮遊拡散層５４、電源拡散層５６および画素アンプトランジスタ５８は、トランジスタｐウェル５７内部に形成されている。単位セル６６は隣接する画素とＳＴＩ（シャロートレンチアイソレーション）４７、およびリーク防止拡散層４８で電気的に分離されている。ｎ型電荷積分拡散層４３の下方には、ｎ型電荷積分拡散層４３の取り扱える電荷量を増やすことを目的としてｐ型の容量付加拡散層４４が設けられている。容量付加拡散層４４は、ｎ型電荷積分拡散層４３の下部と接するようにｐ型半導体基板４１内に設けられた、ｐ型半導体基板４１よりも高不純物濃度の拡散層である。電源拡散層５６は、単位セル６６毎に設けられた読み出し回路の一部であり、該読み出し回路に電源を供給する。
　図７の上方より単位セル６６に入射した光は透明電極５２を通過し、光電変換膜５１で信号電荷に変換される。生成した信号電荷は、画素電極５０を介してｎ型電荷収集拡散層４６に到達する。ｎ型電荷収集拡散層４６の信号電荷は、光電変換された電荷量分だけｎ型電荷収集拡散層４６および上面ｐ型拡散層４５のｐｎ接合を信号電荷自身で順方向バイアスすることにより、ｎ型電荷収集拡散層４６から上面ｐ型拡散層４５およびｎ型電荷積分拡散層４３内部に放出（転送）される。上面ｐ型拡散層４５内の信号電荷は拡散によりｎ型電荷積分拡散層４３に到達しそこで蓄積される。
　ｎ型電荷積分拡散層４３に一定時間蓄積された信号電荷は、電荷転送ゲート５３に転送パルスを印加することにより浮遊拡散層５４に転送され、信号電圧に変換され画素アンプトランジスタ５８でインピーダンス変換され単位セル６６の外部に出力される。浮遊拡散層５４で検出の終わった信号電荷はリセットゲート５５にリセットパルスを印加することにより排出される。
　図１の単位セル１６と図７の単位セル６６との違いは、図１の単位セル１６ではｎ型電荷積分拡散層３の上部のほぼ中央あたりにｎ型電荷収集拡散層５が形成されているが、図７の単位セル６６ではｎ型電荷積分拡散層４３の端に寄せてｎ型電荷収集拡散層４６が形成されている点である。これは、素子分離の構造が異なることに基づくものであり、ＭＯＳ型の固体撮像装置では素子分離にＳＴＩ４７が用いられることが多いことに基づくものである。つまり、ＳＴＩ４７の部分は絶縁体であり電荷を通さないので、上面ｐ型拡散層４５に放出された信号電荷が隣接した画素に流れ込み難いことに基づくものである。
　これにより、電荷転送ゲート５３に近い部分に、光電変換膜を積層しない固体撮像装置の埋め込みフォトダイオードで用いる表面ｐ層と同じ構造を採用できる。その結果、表面ｐ層４２は上面ｐ型拡散層４５に比べ不純物濃度や深さに制約がなくなるため、設計自由度が高くなる。特にｎ型電荷積分拡散層４３の取り扱い電荷量を増やすための設計がしやすくなる。
　図８は本実施形態に係る固体撮像装置の構造を模式的に示す図である。
　この固体撮像装置は、複数の図７の単位セル６６が２次元状に配列されたエリアイメージセンサである。同固体撮像装置には、光電変換膜５１、ｎ型電荷収集拡散層４６、上面ｐ型拡散層４５、ｎ型電荷積分拡散層４３、電荷転送ゲート５３、リセットゲート５５、画素アンプトランジスタ５８、およびアドレストランジスタ５９を備える単位セル６６が２×２個配列されている。
　垂直走査回路６０は、透明電極制御線６４を介して各単位セル６６と電気的に接続され、各単位セル６６の透明電極５２、電荷転送ゲート５３およびリセットゲート５５に駆動電圧を供給することにより各単位セル６６を駆動する。
　垂直走査回路６０で単位セル６６の各列を制御し、単位セル６６で得られた信号は垂直信号線６１を通じて行信号処理部６２に読み出される。行信号処理部６２で信号処理された各列の信号は水平走査回路６３により順次選択されて出力される。行信号処理部６２では雑音抑圧処理およびＡＤ変換処理などが行われる。
　垂直走査回路６０は、本発明の第１制御手段の一例であり、透明電極５２に駆動電圧を供給することにより光電変換手段から信号電荷収集手段への信号電荷の転送を制御する。具体的に、垂直走査回路６０は、光電変換手段から信号電荷収集手段への信号電荷の転送を行う感光期間において透明電極５２に第１駆動電圧を供給し、光電変換手段から信号電荷収集手段への信号電荷の転送を行わない遮光期間（電子シャッタ期間）において第２駆動電圧を供給する。第２駆動電圧は、絶対値が第１駆動電圧の絶対値よりも小さく第１駆動電圧と同一の極性の電圧であってもよいし、あるいは第１駆動電圧と反対の極性の電圧であってもよい。
　垂直走査回路６０は、第２制御手段の一例であり、透明電極５２に第１駆動パルス電圧を供給することにより信号電荷積分手段からバイアス電荷を排出させ、透明電極５２に第２駆動パルス電圧を供給することにより信号電荷収集手段から信号電荷積分手段へ信号電荷を転送させる。第１駆動パルス電圧および第２駆動パルス電圧は、第１駆動パルス電圧の振幅が第２駆動パルス電圧の振幅より小さい、第１駆動パルス電圧のパルス幅が第２駆動パルス電圧のパルス幅より狭い、および第２駆動パルス電圧が１回の感光期間において複数回供給されるという条件の少なくとも１つを満たす。
　残像抑圧のためのバイアス電荷注入や排出は、電源拡散層５６からリセットゲート５５および電荷転送ゲート５３を通して行われ、図３に示した動作により行われる。
　ＣＣＤ型の固体撮像装置とＭＯＳ型の固体撮像装置との違いは、ＣＣＤ型の固体撮像装置では２次元状に配列した単位セル６６に対して同時にバイアス電荷の注入および排出が行われるが、ＭＯＳ型の固体撮像装置では単位セル６６の列毎にバイアス電荷の注入および排出が行われる点である。従って、ＭＯＳ型の固体撮像装置では、透明電極５２の駆動が列毎に独立に行われるのが望ましい。しかしそれは動画を扱う動画モードのときのみで、１ショットの静止画を扱う静止画モードでは、ＭＯＳ型の固体撮像装置とＣＣＤ型の固体撮像装置とでは同じ動作が行われる。そのため垂直走査回路６０は、透明電極制御線６４、リセットゲート５５および電荷転送ゲート５３を介して単位セル６６を列毎に独立に動作させるモードと、２次元状に配列された単位セル６６を同時に動作させるモードとを有していることが望ましい。
　（比較例）
　以下、図面を参照にしながら本発明の実施形態の比較例に係る固体撮像装置について説明する。
　図９は、本比較例に係る固体撮像装置の単位セル１１６の構造を示す断面図である。
　この固体撮像装置は、ＣＣＤ型の固体撮像装置であり、その単位セル１１６では、ｎ型半導体基板１０１内にｐ－ｗｅｌｌ層１０２が形成され、ｐ－ｗｅｌｌ層１０２の中にはｎ型の垂直転送ＣＣＤチャネル拡散層１０８とｎ型電荷収集拡散層１０３が形成されている。
　ｎ型半導体基板１０１上に形成された層間絶縁層１０５の中には、垂直転送ＣＣＤ電極１０９が形成されている。ｎ型電荷収集拡散層１０３は画素電極１０４と電気的に接続されている。画素電極１０４および層間絶縁層１０５の上面には、入射光を光電変換する光電変換膜１０６が設けられており、光電変換膜１０６の上面には光電変換膜１０６に電圧を印加する透明電極１０７が設けられている。
　図９の上方より入射した光は透明電極１０７を通過し、光電変換膜１０６内部で光電変換され電子正孔対に変換される。生成した正孔は負電圧が印加された透明電極１０７に吸収される。生成した電子つまり信号電荷は画素電極１０４側に移動し、画素電極１０４に吸収されてｎ型電荷収集拡散層１０３に到達する。到達した信号電荷分はｎ型電荷収集拡散層１０３とｐ－ｗｅｌｌ層１０２とのｐｎ接合が順方向バイアスとなり、信号電荷はｐ－ｗｅｌｌ層１０２に放出される。ｎ型電荷収集拡散層１０３の下方には高濃度のｐ型拡散阻止層１１０があり、信号電荷のｐ－ｗｅｌｌ層１０２下方への拡散は止められるので、放出された信号電荷は垂直転送ＣＣＤチャネル拡散層１０８に吸収される。吸収された信号電荷は垂直転送ＣＣＤチャネル拡散層１０８内を転送され、固体撮像装置の外部に読み出される。
　ところで、この比較例に係る固体撮像装置は、以下の３つの問題がある。
　すなわち、第１の問題は垂直転送ＣＣＤチャネル拡散層１０８を信号電荷の蓄積に用いているが、垂直転送ＣＣＤで信号電荷を転送し読み出しているときには信号電荷を蓄積することができないことである。
　この問題を解決する構成として、固体撮像装置をフレームインターライン転送型構成にして高速に垂直転送ＣＣＤを転送し、もう一つの垂直転送ＣＣＤに送り込む構成が考えられる。しかし、この場合にはチップサイズが増大し、またコストがアップするし、さらにもう一つの垂直転送ＣＣＤを駆動するドライバが必要となって消費電力も増大する。
　また、別の構成として、図１０のような構成が考えられる。つまり、図９の構成にｎ型電荷積分拡散層１１３および信号転送バイアス電極１１４を追加する構成が考えられる。具体的には、図９の構成に対して素子分離拡散層１１１、ｎ型電荷積分拡散層１１３および信号転送バイアス電極１１４を新たに設けると共に、垂直転送ＣＣＤ電極１０９を２層ポリシリコンで形成し、さらに垂直転送ＣＣＤ電極１０９をｎ型電荷積分拡散層１１３側に延長し、その下方に信号読み出しチャネル１１２が位置するように形成する構成が考えられる。このとき、信号読み出しチャネル１１２があるかどうかは垂直転送ＣＣＤへの信号電荷の移動がＭＯＳＦＥＴ読み出しか、ｐ－ｗｅｌｌ層１０２への電荷放出かの違いに起因するものである。
　この構成においては、垂直転送ＣＣＤが信号電荷を転送しているときにもｎ型電荷積分拡散層１１３に信号電荷を蓄積できるので、上述のようにもう一つの垂直転送ＣＣＤを設ける必要はなくなる。しかし、ｎ型電荷積分拡散層１１３および信号転送バイアス電極１１４を設けた部分だけサイズが増大するため、チップサイズが増大し、またコストがアップする。
　次に、第２の課題は残像特性である。図９の固体撮像装置では、透明電極１０７をパルス駆動する等してｎ型電荷収集拡散層１０３を電気的に変動させなければ、ｎ型電荷収集拡散層１０３の電圧はｐ－ｗｅｌｌ層１０２とほぼ同じ電圧でほぼ０Ｖ近傍にある。ｐ－ｗｅｌｌ層１０２はＧＮＤ電位であり、垂直転送ＣＣＤチャネル拡散層１０８は逆バイアスがかかっているのでプラス電位である。ｐ型シリコン基板中の電子の拡散距離は通常のｐ－ｗｅｌｌ層１０２の不純物濃度程度では１００μｍ程度以上あり、通常デジカメ等で用いる単位セルサイズの２μｍから５μｍに比べるとはるかに長い。従って、ｎ型電荷収集拡散層１０３から垂直転送ＣＣＤチャネル拡散層１０８に拡散電流が流れる。この拡散電流（Ｉｄｉｆｆ）は、Ｉｄｉｆｆ＝Ｄ×ｅｘｐ（－ｑφ／ｋＢＴ）・・・（式１）
で表わされる。ここで、Ｄは定数、ｑは電子の電荷量、φはｎ型電荷収集拡散層１０３の電圧、ｋＢはボルツマン定数、Ｔは絶対温度である。この拡散電流の流れ方はＭＯＳＦＥＴの弱反転電流と同じであり、この拡散電流により、よく知られた容量性残像が発生する。拡散電流と容量性残像の発生との関係について以下で述べる。
　すなわち、時間の経過とともにｎ型電荷収集拡散層１０３から電子（信号電荷）が流れ出していき、ｎ型電荷収集拡散層１０３の電圧が時間とともに高くなっていく。Ｉｄｉｆｆの式から導くと、ｎ型電荷収集拡散層１０３の電圧φは、
φ＝（ｋＢＴ／ｑ）ｌｎ（ｔ）＋Ａ・・・（式２）
となる。ここで、ｔは時間、Ａは定数、ｌｎは自然対数である。式２を図示すると、図１１のようになる。図１１において、縦軸はｎ型電荷収集拡散層１０３の電圧φであり、下方に向けて電圧φが高くなる、すなわち電子の放出量が多くなることが表わされている。図１１に示されるように、ｔ＝０のときｎ型電荷収集拡散層１０３には電子が大量にあるが、読み出し時間の経過とともに電子が急速に流れ出していって、初めは急速に電圧が上昇（図１１においては下方に変化）する。その後徐々に電子の流れが小さくなり電圧の上昇も遅くなる。しかし、式２が示しているように、電圧の上昇速度は遅くなるがある時間になっても電圧の上昇が止まることはない。１回目の読み出しが終了する時刻ｔ0でのｎ型電荷収集拡散層１０３の電圧は、
φ０＝（ｋＢＴ／ｑ）ｌｎ（ｔ0）＋Ａ・・・（式３）
となる。新たに電子（信号電荷）が来ない状態で二回目の読み出しが行われると、電圧は、
φ１＝（ｋＢＴ／ｑ）ｌｎ（２ｔ0）＋Ａ・・・（式４）
となる。これは新たな電子がないにもかかわらず、
φ１－φ０＝（ｋＢＴ／ｑ）ｌｎ２・・・（式５）
に相当する電子が読み出されることを示しており、これが残像の原因となる。ｋＢＴ／ｑは室温では２５ｍＶ程度なので、（ｋＢＴ／ｑ）ｌｎ２は約１７ｍＶである。残像は読み出し時間ｔ0に依存しないため、読み出し時間を延ばす、あるいは読み出し電圧を上げるなどして読み出し方を工夫しても低減が困難である。ｋＢＴ／ｑはｎ型電荷収集拡散層１０３の容量Ｃｓを乗算して電荷量に換算すると、（ｋＢＴ／ｑ）ｌｎ２×Ｃｓとなる。このように残像は容量値に比例するのでこれを容量性残像と呼ばれている。
　最後の第３の課題は、図９のｎ型電荷収集拡散層１０３がｐｎ接合順方向バイアス状態になりｐ－ｗｅｌｌ層１０２に放出された信号電荷がすべて垂直転送ＣＣＤチャネル拡散層１０８に入らないことである。
　図９より、高濃度のｐ型拡散阻止層１１０を乗り越え、回り込んでｎ型半導体基板１０１に吸収される電子（信号電荷）が存在することが想像される。これはすべて感度の劣化につながる。ｎ型半導体基板１０１をｐ型半導体基板に置き換えて用いた場合も、隣接する画素に流れこむ、あるいは基板深部に拡散していく等により１つの単位セル１１６内において信号電荷がすべて垂直転送ＣＣＤチャネル拡散層１０８に入らないため、感度の劣化が生じる。
　（まとめ）
　比較例に係る固体撮像装置を参照にしながら、本発明の実施形態に係る固体撮像装置を説明すると、図１および図７の固体撮像装置は、図９のｎ型電荷収集拡散層１０３の下方に図１０のｎ型電荷積分拡散層１１３が設けられた構造を有する。従って、比較例に係る固体撮像装置の第１の課題と第３の課題とを同時に解決することができる。また、図１および図７の固体撮像装置は、ｎ型電荷積分拡散層の上方に上面ｐ型拡散層を設け、その中にｎ型電荷収集拡散層を形成する構造のため、ｎ型信号積分拡散層を設けることによるサイズの増大を抑制することができる。
　第２の課題の解決方法としては撮像管の時代から用いられているバイアス電荷の注入が有効である。図９および図１０の固体撮像装置において、信号電荷を読み出したあとで信号電荷以外の電荷をｎ型電荷収集拡散層１０３に注入すれば、前の状態がリセットされるため、残像が抑圧できる。注入するバイアス電荷の電荷量は多ければ多いほど残像は抑圧できる。しかし、この場合には、注入するバイアス電荷が持つランダム雑音の問題、又は画素ごとにバイアス電荷の注入電荷量を一定にできないために発生する固定パターン雑音（ＦＰＮ）の問題等が発生する。
　そこで実際は一旦大量のバイアス電荷を注入した後、注入したバイアス電荷の一部を読み出し排出するという動作を行う。こうすることにより大量のバイアス電荷により前の信号電荷の情報はリセットされ、かつ一部排出することにより結果的に次の信号電荷に重畳されるバイアス電荷量を少なくすることができる。バイアス電荷の量が少なくなるとそれにつれてランダム雑音および固定パターン雑音が小さくなる。このときのｎ型電荷収集拡散層１０３の電圧変化は式２に従い、１回目の読み出し（ｔ0）がバイアス電荷の排出に対応し、二回目の読み出し（２ｔ0）が信号電荷の読み出しに対応することになる。バイアス電荷を注入し１回目で読み出した後そのバイアス電荷をすべて排出し、しかる後２回目で読み出す。信号電荷の蓄積は１回目と２回目の間で行う。これを繰り返して信号電荷を読み出す。以後は１回目の読み出し（ｔ0）をバイアス電荷の排出、２回目の読み出し（２ｔ0）を信号電荷の読み出しと表現する。
　信号電荷の読み出しにおけるｎ型電荷収集拡散層１０３の電圧に対してバイアス電荷の排出におけるｎ型電荷収集拡散層１０３の電圧を変化させたときｎ型電荷収集拡散層１０３から読み出される信号電荷量が変化する様子を図１２に示す。図１２において、縦軸Ｓ／Ｃは読み出される信号電荷量を電圧で示したものである。図１２の縦軸を信号電荷量に換算するにはｎ型電荷収集拡散層１０３の容量Ｃを乗じればいい。図１２において、横軸φｓはバイアス電荷の排出における電圧と信号電荷の読み出しにおける電圧との差の電圧を示している。従って、横軸φｓの＋側はｎ型電荷収集拡散層１０３に新たに信号電圧が入力されたことに対応する。
　なお、図９の構造では、図１０の構造のように信号電荷をＭＯＳＦＥＴで読み出さないため信号電荷の読み出し電圧が存在せず、透明電極１０７に負電圧パルスを印加し、ｎ型電荷収集拡散層１０３の電圧を変動させて信号電荷を読み出す。バイアス電荷の排出における電圧と、信号電荷の読み出しにおける電圧とは透明電極１０７に印加する負電圧パルスの振幅に相当する。
　図１２において、横軸の値が０のとき、つまりバイアス電荷の排出における電圧と信号電荷の読み出しにおける電圧との差が０のときは、縦軸Ｓ／Ｃの値は式５の容量性残像の値（ｋＢＴ／ｑ）ｌｎ２と同じになることは容易に理解できる。このときには入力信号がないにもかかわらず（ｋＢＴ／ｑ）ｌｎ２に相当する信号電荷が読み出される。
　ここで、信号電荷が付加されて信号電圧が発生しｎ型電荷収集拡散層１０３の電圧が降下（信号電荷が負電荷を持つ電子のため電圧が降下）したことと、信号電荷の読み出し電圧が上げられたこととは等価であり、双方で読み出される電荷量は同じである。図１２において、横軸が＋の領域はバイアス電荷の排出における電圧と信号電荷の読み出しにおける電圧との差が０のときのｎ型電荷収集拡散層１０３における入出力特性を示している。入力信号がないときに（ｋＢＴ／ｑ）ｌｎ２の出力信号があり、入力信号が増えるに従って入力信号と出力信号が同じになるリニアな入出力特性に近づいてくる。ちなみに入力信号が０の時の傾きは１／２であり、これは入力信号がほとんどない（暗い）ときの感度が１／２になることを示している。従って、リニアリティが９５％以上を確保するためには３５ｍＶ程度のバイアスをのせる必要があることが図１２よりわかる。その結果、バイアス電荷の排出における電圧に比べ信号電荷の読み出しにおける電圧を例えば３５ｍＶ程度高くするため、３５ｍＶに相当するバイアス電荷が注入される。これと同様なことは、バイアス電荷の排出における電圧と信号電荷の読み出しにおける電圧とが同じならば信号電荷の読み出しにおける印加パルスの回数又はその幅を広げることで実現できる。その幅は、式５から予測されるように、パルス幅ｔ0のパルスによる読み出し回数をｎとすると、
φｎ－φ０＝（ｋＢＴ／ｑ）ｌｎ（ｎ＋１）＝３５ｍＶ・・・（式６）
ｎ＝ｅｘｐ（３５ｍＶ／２５ｍＶ）－１＝３・・・（式７）
となる。式７より、同じ電圧なら信号電荷の読み出しにおける印加パルスの幅を３倍以上に、同じ電圧で同じ印加パルスの幅なら信号電荷の読み出しにおける印加パルスの回数を３回以上にすればリニアリティ９５％以上が確保できることがわかる。
　一方、このようにパルス駆動を行わずに、ｎ型電荷収集拡散層１０３の電位を実質的に一定にし、バイアス電荷の注入排出後に電荷を垂れ流しにすると、バイアス電荷が多くなりすぎ、扱える信号電荷量が減少し、最悪の場合には信号が読み出せない場合がでてくる。具体的な数字で示すと、一般にバイアス電荷の排出に使われる時間は５μ秒程度であり、信号電荷の蓄積時間は１ミリ秒～１秒くらいである。そのときのバイアス電荷量を計算すると、ｎ型電荷収集拡散層１０３の電圧に換算して、
（ｋＢＴ／ｑ）ｌｎ（１ｍ／５μ）～（ｋＢＴ／ｑ）ｌｎ（１／５μ）
（ｋＢＴ／ｑ）ｌｎ２００～（ｋＢＴ／ｑ）ｌｎ２０００００
１３２ｍＶ～３０５ｍＶ
となり、信号電荷量が電圧領域で５００ｍＶ程度とすると、バイアス電荷量は明らかに多すぎることになる。また、信号電荷の蓄積時間によりバイアス電荷量が変動するのは大きな問題となる。従って、バイアス電荷を注入する限りパルス駆動は必須である。
　以上より、本発明の実施形態に係る固体撮像装置は、図９のｎ型電荷収集拡散層１０３の下方に図１０のｎ型電荷積分拡散層１１３が設けられた構造を有するため、第３の課題である信号電荷の転送時のもれがなくなる。その結果、感度劣化がなくなるため、感度が高くなる。また、同固体撮像装置は、図９のｎ型電荷収集拡散層１０３の下方に図１０のｎ型電荷積分拡散層１１３が重ねて設けられた構造を有するため、平面的に面積を小さい単位セル面積を実現できる。その結果、チップサイズの小さい画像ピックアップ装置が実現できる。またバイアス電荷の注入排出方法を工夫することにより、残像が小さく、安定したバイアス電荷で動作する画像ピックアップ装置が実現できる。
　以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
　例えば、上記実施形態において、本発明の第１導電型としてｐ型、本発明の第１導電型と反対の導電型である第２導電型としてｎ型を例示したが、それぞれが逆の導電型になっていても良い。
　本発明は、固体撮像装置に利用でき、特に小型の画像ピックアップ装置等に利用することができる。
　　１、４１　　ｐ型半導体基板
　　２、４５　　上面ｐ型拡散層
　　３、４３、１１３　　ｎ型電荷積分拡散層
　　４、４４　　容量付加拡散層
　　５、４６、１０３　　ｎ型電荷収集拡散層
　　６、４９、１０５　　層間絶縁層
　　７、５０、１０４　　画素電極
　　８、５１、１０６　　光電変換膜
　　９、５２、１０７　　透明電極
　　１０　　垂直転送ＣＣＤチャネル層
　　１１　　チャネルｐウェル層
　　１２　　ゲート絶縁膜
　　１３、１０９　　垂直転送ＣＣＤ電極
　　１４　　オーバーフロードレイン層
　　１５　　素子分離層
　　１６、６６、１１６　　単位セル
　　１７　　垂直転送ＣＣＤ
　　１８　　水平転送ＣＣＤ
　　１９　　出力アンプ
　　２０　　注排出ドレイン
　　２２　　電子
　　２２’　　正孔
　　２３　　パルス電圧
　　２４　制御回路
　　３０　　排出パルス電圧
　　３１　　読み出しパルス電圧
　　３２　　感光期間
　　３３　　電子シャッタ期間
　　３４　　コンタクトホール
　　３５　　イオン注入
　　３６　　バイアス電荷注入排出期間
　　４２　　表面ｐ層
　　４７　　ＳＴＩ
　　４８　　リーク防止拡散層
　　５３　　電荷転送ゲート
　　５４　　浮遊拡散層
　　５５　　リセットゲート
　　５６　　電源拡散層
　　５７　　トランジスタｐウェル
　　５８　　画素アンプトランジスタ
　　５９　　アドレストランジスタ
　　６０　　垂直走査回路
　　６１　　垂直信号線
　　６２　　行信号処理部
　　６３　　水平走査回路
　　６４　　透明電極制御線
　　７０　　破線
　　１０１　　ｎ型半導体基板
　　１０２　　ｐ－ｗｅｌｌ層
　　１０８　　垂直転送ＣＣＤチャネル拡散層
　　１１０　　ｐ型拡散阻止層
　　１１１　　素子分離拡散層
　　１１２　　信号読み出しチャネル
　　１１４　　信号転送バイアス電極

Claims (16)

  1. 　２次元状に配列された複数の単位セルを備える固体撮像装置であって、
    　前記単位セルは、
    　第１導電型の半導体基板上に設けられた光電変換手段と、
    　前記光電変換手段で生成した信号電荷を収集する信号電荷収集手段と、
    　前記信号電荷収集手段により収集された信号電荷を蓄積する信号電荷積分手段とを備え、
    　前記信号電荷収集手段は、
    　前記半導体基板内に設けられた、前記第１導電型と反対の導電型である第２導電型の第１拡散層と、
    　前記第１拡散層および前記光電変換手段と電気的に接続された画素電極とを有し、
    　前記信号電荷積分手段は、
    　前記第１拡散層を取り囲むように前記半導体基板内に設けられた第１導電型の第２拡散層と、
    　前記第１拡散層の下方に前記第２拡散層と接するように前記半導体基板内に設けられた第２導電型の第３拡散層とを有する
    　固体撮像装置。
  2. 　前記第１拡散層の信号電荷は、前記第１拡散層と前記第２拡散層とのｐｎ接合に順方向バイアスすることにより前記第３の拡散層に転送される
    　請求項１に記載の固体撮像装置。
  3. 　前記固体撮像装置は、ＣＣＤ型の固体撮像装置である
    　請求項１又は２に記載の固体撮像装置。
  4. 　前記固体撮像装置は、ＭＯＳ型の固体撮像装置である
    　請求項１又は２に記載の固体撮像装置。
  5. 　前記光電変換手段は、
    　前記半導体基板の上に設けられた光電変換膜と、
    　前記光電変換膜の上に設けられた透明電極とを有する
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  6. 　前記固体撮像装置は、さらに、
    　前記透明電極に駆動電圧を供給することにより前記光電変換手段から前記信号電荷収集手段への信号電荷の転送を制御する第１制御手段を備え、
    　前記第１制御手段は、前記光電変換手段から前記信号電荷収集手段への信号電荷の転送を行う感光期間において前記透明電極に第１駆動電圧を供給し、前記光電変換手段から前記信号電荷収集手段への信号電荷の転送を行わない遮光期間において絶対値が前記第１駆動電圧の絶対値よりも小さく前記第１駆動電圧と同一の極性の第２電圧を供給する
    　請求項５に記載の固体撮像装置。
  7. 　前記固体撮像装置は、さらに、
    　前記透明電極に駆動電圧を供給することにより前記光電変換手段から前記信号電荷収集手段への信号電荷の転送を制御する第１制御手段を備え、
    　前記第１制御手段は、前記光電変換手段から前記信号電荷収集手段への信号電荷の転送を行う感光期間において前記透明電極に第１駆動電圧を供給し、前記光電変換手段から前記信号電荷収集手段への信号電荷の転送を行わない遮光期間において前記第１駆動電圧と反対の極性の第２電圧を供給する
    　請求項５に記載の固体撮像装置。
  8. 　前記単位セルは、さらに、
    　前記信号電荷積分手段を介して前記信号電荷収集手段にバイアス電荷を注入し、かつ前記信号電荷積分手段を介して前記バイアス電荷を排出するバイアス電荷注入排出手段を備える
    　請求項５～７のいずれか１項に記載の固体撮像装置。
  9. 　前記単位セルは、さらに、
    　前記信号電荷積分手段を介して前記信号電荷収集手段にバイアス電荷を注入し、かつ前記信号電荷積分手段を介して前記バイアス電荷を排出するバイアス電荷注入排出手段を備え、
    　前記バイアス電荷注入排出手段は、前記第３拡散層の近傍に位置するように前記半導体基板内に設けられたオーバーフロードレイン拡散層を有する
    　請求項３に記載の固体撮像装置。
  10. 　前記単位セルは、さらに、
    　前記信号電荷積分手段を介して前記信号電荷収集手段にバイアス電荷を注入し、かつ前記信号電荷積分手段を介して前記バイアス電荷を排出するバイアス電荷注入排出手段と、
    　前記信号電荷積分手段の信号電荷を読み出す読み出し回路とを備え、
    　前記バイアス電荷注入排出手段は、前記読み出し回路の一部であり、前記読み出し回路に電源を供給する電源拡散層で構成される
    　請求項４に記載の固体撮像装置。
  11. 　前記固体撮像装置は、さらに、
    　前記透明電極に第１駆動パルス電圧を供給することにより前記信号電荷積分手段からバイアス電荷を排出させ、前記透明電極に第２駆動パルス電圧を供給することにより前記信号電荷収集手段から前記信号電荷積分手段へ信号電荷を転送させる第２制御手段を備え、
    　前記第１駆動パルス電圧の振幅は、前記第２駆動パルス電圧の振幅より小さい
    　請求項８に記載の固体撮像装置。
  12. 　前記固体撮像装置は、さらに、
    　前記透明電極に第１駆動パルス電圧を供給することにより前記信号電荷積分手段からバイアス電荷を排出させ、前記透明電極に第２駆動パルス電圧を供給することにより前記信号電荷収集手段から前記信号電荷積分手段へ信号電荷を転送させる第２制御手段を備え、
    　前記第１駆動パルス電圧のパルス幅は、前記第２駆動パルス電圧のパルス幅より狭い
    　請求項８に記載の固体撮像装置。
  13. 　前記固体撮像装置は、さらに、
    　前記透明電極に第２駆動パルス電圧を複数回供給することにより前記信号電荷収集手段から前記信号電荷積分手段へ信号電荷を転送させる第２制御手段を備える
    　請求項８に記載の固体撮像装置。
  14. 　前記第１拡散層の不純物濃度は、前記第２拡散層の不純物濃度より高い
    　請求項１に記載の固体撮像装置。
  15. 　前記固体撮像装置は、さらに、
    　前記光電変換手段と前記半導体基板との間に設けられた絶縁層を備え、
    　前記画素電極は、前記絶縁層のコンタクトホール内に設けられ、
    　前記第１拡散層は、前記コンタクトホールが設けられた絶縁層をマスクとしたイオン注入により形成される
    　請求項１に記載の固体撮像装置。
  16. 　前記固体撮像装置は、さらに、
    　前記信号電荷積分手段に蓄積される信号電荷量を大きくする容量付加手段を備え、
    　前記容量付加手段は、前記第３の拡散層の下部に接して前記半導体基板内に設けられ、前記半導体基板よりも不純物濃度が高い第１導電型の第４の拡散層を有する
    　請求項１、１４および１５のいずれか１項に記載の固体撮像装置。
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