JPH0883901A - Ｃｃｄの電荷検出装置 - Google Patents
Ｃｃｄの電荷検出装置Info
- Publication number
- JPH0883901A JPH0883901A JP7214966A JP21496695A JPH0883901A JP H0883901 A JPH0883901 A JP H0883901A JP 7214966 A JP7214966 A JP 7214966A JP 21496695 A JP21496695 A JP 21496695A JP H0883901 A JPH0883901 A JP H0883901A
- Authority
- JP
- Japan
- Prior art keywords
- charge
- ccd
- gate
- well
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001066 destructive effect Effects 0.000 claims abstract description 20
- 238000001514 detection method Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000012546 transfer Methods 0.000 description 34
- 230000004888 barrier function Effects 0.000 description 26
- 239000000758 substrate Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 239000002184 metal Substances 0.000 description 10
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 6
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 6
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- QHGVXILFMXYDRS-UHFFFAOYSA-N pyraclofos Chemical compound C1=C(OP(=O)(OCC)SCCC)C=NN1C1=CC=C(Cl)C=C1 QHGVXILFMXYDRS-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
- H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
- H04N3/1575—Picture signal readout register, e.g. shift registers, interline shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】低雑音、高性能のＣＣＤ電荷検出装置を提供す
る。 【解決手段】電荷結合素子（ＣＣＤ）の電荷検出装置
は、Ｎ個（Ｎは１より大きい整数）の非破壊電荷読み出
しを有する第１のＣＣＤレジスタ（２２−２７）、Ｎ個
の第２のＣＣＤレジスタ（５２−５７）および加算器７
０を有しており、このＮ個の第２のＣＣＤレジスタ（５
２−５７）のそれぞれは、一つづつ数を減らして対応す
る第１のＣＣＤレジスタに結合され、その出力側が加算
器７０に結合される。
る。 【解決手段】電荷結合素子（ＣＣＤ）の電荷検出装置
は、Ｎ個（Ｎは１より大きい整数）の非破壊電荷読み出
しを有する第１のＣＣＤレジスタ（２２−２７）、Ｎ個
の第２のＣＣＤレジスタ（５２−５７）および加算器７
０を有しており、このＮ個の第２のＣＣＤレジスタ（５
２−５７）のそれぞれは、一つづつ数を減らして対応す
る第１のＣＣＤレジスタに結合され、その出力側が加算
器７０に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはイメー
ジセンサー、特に電荷結合素子（ＣＣＤ）の電荷検出装
置に関する。
ジセンサー、特に電荷結合素子（ＣＣＤ）の電荷検出装
置に関する。
【０００２】
【従来の技術】高解像度イメージセンサーの開発は、例
えば７０ＭＨｚのような高周波における電荷（小さな画
素サイズ）の少量を検出する問題に直面している。この
問題の幾つかの解決策は、小さな出力駆動能力を有して
いる小さな検出ノード（小さなキャパシタンスと高感
度）に基づいており、それは、広いバンド幅による遅延
と増大する雑音を導く数個の増幅段（ソースフローワ）
によって、ホローされなければならない。この問題にた
いする他の解決策は、G. F. Amelio & R. H. Dyck によ
るSolidState Imaging 605-14 (1976) の" 分布浮動ゲ
ート増幅器 (Distributed Floating Gate Amplifier:DF
GA)"に開示された分布浮動ゲート増幅器に基づいてい
る。ＤＦＧＡは、ＣＣＤにおける信号電荷の非破壊電荷
のセンシングを利用している。ＣＣＤの信号電荷は、セ
ンシング電極の下を通って、さらに信号低下のない他の
センシング電極に移送される。非破壊電荷センシングを
用いて、ＤＦＧＡはそれぞれビデオ信号をサンプルし、
その結果を合成する。信号電荷を繰り返しセンシングす
ることにより、単一段の増幅器に関するＳ／Ｎ比は、信
号がセンスされる回数に依存して改善される。
えば７０ＭＨｚのような高周波における電荷（小さな画
素サイズ）の少量を検出する問題に直面している。この
問題の幾つかの解決策は、小さな出力駆動能力を有して
いる小さな検出ノード（小さなキャパシタンスと高感
度）に基づいており、それは、広いバンド幅による遅延
と増大する雑音を導く数個の増幅段（ソースフローワ）
によって、ホローされなければならない。この問題にた
いする他の解決策は、G. F. Amelio & R. H. Dyck によ
るSolidState Imaging 605-14 (1976) の" 分布浮動ゲ
ート増幅器 (Distributed Floating Gate Amplifier:DF
GA)"に開示された分布浮動ゲート増幅器に基づいてい
る。ＤＦＧＡは、ＣＣＤにおける信号電荷の非破壊電荷
のセンシングを利用している。ＣＣＤの信号電荷は、セ
ンシング電極の下を通って、さらに信号低下のない他の
センシング電極に移送される。非破壊電荷センシングを
用いて、ＤＦＧＡはそれぞれビデオ信号をサンプルし、
その結果を合成する。信号電荷を繰り返しセンシングす
ることにより、単一段の増幅器に関するＳ／Ｎ比は、信
号がセンスされる回数に依存して改善される。
【０００３】ＤＦＧＡは２つのＣＣＤレジスタを用い
る。信号電荷は、第１のＣＣＤレジスタから非破壊的に
読み出し、第２のＣＣＤレジスタにおいて一緒に加えら
れる。検出された信号は、時間領域における信号の適当
な再生が自動的に得られるように、第２のＣＣＤレジス
タにおいて結合される。ＤＦＧＡの問題点は、第２のＣ
ＣＤレジスタにおける電荷ウエルが、繰り返しセンシン
グから一緒に加えられる全ての電荷を保持するために十
分大きくなければならないことである。
る。信号電荷は、第１のＣＣＤレジスタから非破壊的に
読み出し、第２のＣＣＤレジスタにおいて一緒に加えら
れる。検出された信号は、時間領域における信号の適当
な再生が自動的に得られるように、第２のＣＣＤレジス
タにおいて結合される。ＤＦＧＡの問題点は、第２のＣ
ＣＤレジスタにおける電荷ウエルが、繰り返しセンシン
グから一緒に加えられる全ての電荷を保持するために十
分大きくなければならないことである。
【０００４】
【本発明の概要】一般に、そして本発明の一形態におい
て、ＣＣＤ電荷検出装置は、Ｎ個（Ｎは１より大きな整
数）の非破壊的電荷読み出しを有する第１のＣＣＤレジ
スタと、前記Ｎ個の非破壊的電荷読み出しに結合された
Ｎ個の第２のＣＣＤレジスタを含み、Ｎ個の第２のＣＣ
Ｄレジスタの各々のは前記Ｎ個の非破壊的電荷読み出し
の対応する一つに結合されている装置である。
て、ＣＣＤ電荷検出装置は、Ｎ個（Ｎは１より大きな整
数）の非破壊的電荷読み出しを有する第１のＣＣＤレジ
スタと、前記Ｎ個の非破壊的電荷読み出しに結合された
Ｎ個の第２のＣＣＤレジスタを含み、Ｎ個の第２のＣＣ
Ｄレジスタの各々のは前記Ｎ個の非破壊的電荷読み出し
の対応する一つに結合されている装置である。
【０００５】
【発明の実施の形態】異なる図面において、他に指示さ
れない場合は、対応する符号および記号は対応する部分
を示す。好適な実施の形態の電荷検出装置のための基本
装置構造の構成図が図１に一般的に示されている。図１
の装置は、図においては段２２−２７だけを示すＮステ
ージ（段）、電荷ドレイン３０および図においてはノー
ド３２−３７だけを示すＮ個の非破壊電荷検出ノードを
持つ垂直ＣＣＤレジスタ２０；図においては増幅器４２
−４７だけを示すＮ個の入力電荷検出増幅器；図におい
てはレジスタ５２−５７だけを示すＮ個の水平ＣＣＤレ
ジスタ；図においては増幅器６２−６７だけを示すＮ個
の検出増幅器；および出力加算ノード７０を有する。Ｃ
ＣＤレジスタ５２は、図においては６つの完全なステー
ジを示すＮ個のステージを有している。ＣＣＤレジスタ
５３は、図においては５つの完全なステージを示すＮ−
１個のステージを有している。ＣＣＤレジスタ５４は、
図においては４つの完全なステージを示すＮ−２個のス
テージを有している。ＣＣＤレジスタ５５は、図におい
ては３つの完全なステージを示すＮ−３個のステージを
有している。ＣＣＤレジスタ５６は、図においては２つ
の完全なステージを示すＮ−４個のステージを有してい
る。ＣＣＤレジスタ５７は１つのステージを有してい
る。
れない場合は、対応する符号および記号は対応する部分
を示す。好適な実施の形態の電荷検出装置のための基本
装置構造の構成図が図１に一般的に示されている。図１
の装置は、図においては段２２−２７だけを示すＮステ
ージ（段）、電荷ドレイン３０および図においてはノー
ド３２−３７だけを示すＮ個の非破壊電荷検出ノードを
持つ垂直ＣＣＤレジスタ２０；図においては増幅器４２
−４７だけを示すＮ個の入力電荷検出増幅器；図におい
てはレジスタ５２−５７だけを示すＮ個の水平ＣＣＤレ
ジスタ；図においては増幅器６２−６７だけを示すＮ個
の検出増幅器；および出力加算ノード７０を有する。Ｃ
ＣＤレジスタ５２は、図においては６つの完全なステー
ジを示すＮ個のステージを有している。ＣＣＤレジスタ
５３は、図においては５つの完全なステージを示すＮ−
１個のステージを有している。ＣＣＤレジスタ５４は、
図においては４つの完全なステージを示すＮ−２個のス
テージを有している。ＣＣＤレジスタ５５は、図におい
ては３つの完全なステージを示すＮ−３個のステージを
有している。ＣＣＤレジスタ５６は、図においては２つ
の完全なステージを示すＮ−４個のステージを有してい
る。ＣＣＤレジスタ５７は１つのステージを有してい
る。
【０００６】電荷は、図１に示されたスＣＣＤステージ
２０において、ステージ２２から電荷ドレイン３０に向
かって伝播し、入力電荷検出増幅器４２−４７によって
センスされる。電荷が最終的に出力電荷ドレイン３０に
伝送される前に、同一なＮステージのこれらの増幅器が
ある。入力電荷検出増幅器４２−４７からの信号は電荷
に変換され、水平のＣＣＤレジスタ５２−５７に注入さ
れる。レジスタ５２−５７が示されているＮ個の水平Ｃ
ＣＤレジスタがある。各々の水平ＣＣＤレジスタは互い
に異なる長さを有している。図１の頂部から底部へ移動
するにしたがって、各々の水平ＣＣＤレジスタは、一つ
前の水平ＣＣＤレジスタより一つ少ないステージを有し
ている。好適な実施の形態にとって、水平レジスタ５２
−５７におけるステージの数は、図１の頂部から底部へ
向かって、Ｎ個から１まで減少する。信号電荷が、垂直
ＣＣＤレジスタ２０において、下方に伝播するにしたが
って、対応する電荷信号は、水平レジスタ５２−５７に
おいて左から右に伝播する。水平レジスタ５２−５７の
種々の長さのために、電荷は、同じ時間に各水平レジス
タの出力に到達するであろう。水平レジスタ５２−５７
からの信号は、ノード７２に出力を与える加算ノード７
０で結合される。
２０において、ステージ２２から電荷ドレイン３０に向
かって伝播し、入力電荷検出増幅器４２−４７によって
センスされる。電荷が最終的に出力電荷ドレイン３０に
伝送される前に、同一なＮステージのこれらの増幅器が
ある。入力電荷検出増幅器４２−４７からの信号は電荷
に変換され、水平のＣＣＤレジスタ５２−５７に注入さ
れる。レジスタ５２−５７が示されているＮ個の水平Ｃ
ＣＤレジスタがある。各々の水平ＣＣＤレジスタは互い
に異なる長さを有している。図１の頂部から底部へ移動
するにしたがって、各々の水平ＣＣＤレジスタは、一つ
前の水平ＣＣＤレジスタより一つ少ないステージを有し
ている。好適な実施の形態にとって、水平レジスタ５２
−５７におけるステージの数は、図１の頂部から底部へ
向かって、Ｎ個から１まで減少する。信号電荷が、垂直
ＣＣＤレジスタ２０において、下方に伝播するにしたが
って、対応する電荷信号は、水平レジスタ５２−５７に
おいて左から右に伝播する。水平レジスタ５２−５７の
種々の長さのために、電荷は、同じ時間に各水平レジス
タの出力に到達するであろう。水平レジスタ５２−５７
からの信号は、ノード７２に出力を与える加算ノード７
０で結合される。
【０００７】図１に記載された回路において、実際の電
荷は、加算されず、同じ影響を有する、水平レジスタ５
２−５７からの出力信号のみが加算される。電荷は、電
荷検出増幅器６２−６７によって、各水平ＣＣＤレジス
タ５２−５７の終端でセンスされる。電荷検出増幅器６
２−６７の出力は、出力加算ノード７０に結合される。
出力加算ノード７０は、水平ＣＣＤレジスタ５２−５７
からの信号を加算し、ノード７２に出力を与える。図１
の装置に対して、上述されたセンシングと加算の繰り返
しは幾つかの利点を有する。一つの利点は、雑音が平均
化の影響により減少されることである。他の利点は、全
ての信号処理がクロックに同期して行われるので、速度
が犠牲にならないことである。この回路の出力駆動能力
は√Ｎだけ減少される雑音を有するステージの数に比例
する。高い速度信号ステージ出力は負荷を駆動するのに
十分である。好適な実施の形態である低雑音高性能電荷
検出装置の回路図が図２に示される。図２の回路は、垂
直ＣＣＤレジスタ１０６のＮ個の電荷検出ノードの２つ
１０２と１０４、および対応する水平ＣＣＤレジスタ１
０８と１１０を示している。図２の回路は、非破壊読み
出し１０２と１０４（浮動ゲート）、転送ゲート１１
２、１１４と１１６、および抵抗性ゲート１１８と１２
０からなるＣＣＤレジスタ１０６；トランジスタ１３０
と１３２、電流源１３４と１３６、および寄生レイアウ
トキャパシタンス（parasitic layout capacitances)１
３８と１４０からなる増幅回路１２６と１２８；Ｎ＋入
力領域１４６と１４８、およびストローブゲート１５０
と１５２からなるＣＣＤレジスタ１０８と１１０の入力
ステージ；Ｎ型半導体領域１４７と１４９；絶縁層１５
１と１５３；仮想ゲート１５４と１５６；転送ゲート１
５８と１６０；ドナー注入１５９と１６１；電荷検出ノ
ード１６２と１６４；リセットノード１６６と１６８；
リセットトランジスタ１７０と１７２；およびトランジ
スタ１７８と１８０、電流源１８２と１８４、および寄
生レイアウトキャパシタンス１８６と１８８からなる増
幅回路１７４と１７６を有している。ＣＣＤレジスタ１
０６の特別な実施の形態の詳細は図９と図１０に示され
ている。
荷は、加算されず、同じ影響を有する、水平レジスタ５
２−５７からの出力信号のみが加算される。電荷は、電
荷検出増幅器６２−６７によって、各水平ＣＣＤレジス
タ５２−５７の終端でセンスされる。電荷検出増幅器６
２−６７の出力は、出力加算ノード７０に結合される。
出力加算ノード７０は、水平ＣＣＤレジスタ５２−５７
からの信号を加算し、ノード７２に出力を与える。図１
の装置に対して、上述されたセンシングと加算の繰り返
しは幾つかの利点を有する。一つの利点は、雑音が平均
化の影響により減少されることである。他の利点は、全
ての信号処理がクロックに同期して行われるので、速度
が犠牲にならないことである。この回路の出力駆動能力
は√Ｎだけ減少される雑音を有するステージの数に比例
する。高い速度信号ステージ出力は負荷を駆動するのに
十分である。好適な実施の形態である低雑音高性能電荷
検出装置の回路図が図２に示される。図２の回路は、垂
直ＣＣＤレジスタ１０６のＮ個の電荷検出ノードの２つ
１０２と１０４、および対応する水平ＣＣＤレジスタ１
０８と１１０を示している。図２の回路は、非破壊読み
出し１０２と１０４（浮動ゲート）、転送ゲート１１
２、１１４と１１６、および抵抗性ゲート１１８と１２
０からなるＣＣＤレジスタ１０６；トランジスタ１３０
と１３２、電流源１３４と１３６、および寄生レイアウ
トキャパシタンス（parasitic layout capacitances)１
３８と１４０からなる増幅回路１２６と１２８；Ｎ＋入
力領域１４６と１４８、およびストローブゲート１５０
と１５２からなるＣＣＤレジスタ１０８と１１０の入力
ステージ；Ｎ型半導体領域１４７と１４９；絶縁層１５
１と１５３；仮想ゲート１５４と１５６；転送ゲート１
５８と１６０；ドナー注入１５９と１６１；電荷検出ノ
ード１６２と１６４；リセットノード１６６と１６８；
リセットトランジスタ１７０と１７２；およびトランジ
スタ１７８と１８０、電流源１８２と１８４、および寄
生レイアウトキャパシタンス１８６と１８８からなる増
幅回路１７４と１７６を有している。ＣＣＤレジスタ１
０６の特別な実施の形態の詳細は図９と図１０に示され
ている。
【０００８】図２の回路において、入力および出力信号
は、ＣＣＤ転送ゲートクロック電圧(CCD transfer gate
clocked voltage) ΦSR, 基準電圧ＶREF , 抵抗性ゲー
トクロック電圧(resistive gate clocked voltage)
ΦRS, リフレッシュクロック電圧(refresh clocked vol
tage) ΦRSL , 出力電圧ＶO , ストローブゲートクロッ
ク電圧(strobe gate clocked voltage) ΦST, および電
源ＶDDを含む。図２に示された、好適な実施の形態であ
る低雑音高性能電荷検出装置は、抵抗性ゲートリセット
１１８と１２０をもつ浮動ゲート検出ノード１０２と１
０４を用いる分布増幅装置と非破壊電荷検出コンセプト
に基づいている。抵抗性ゲートリセット１１８と１２０
はピクセルレートの非破壊読み出しを与える。電荷がセ
ンスされた後、電荷は、繰り返しセンシングのためＣＣ
Ｄチャネルをとおして他の同様な電荷検出ノードに転送
される。浮動ゲート１０２と１０４上のバイアスは所望
の電位を維持するために周期的にリフレッシュされる必
要がある。これは、基準電圧ＶREF と浮動ゲート１０
２，１０４間に結合されたリセットトランジスタ１２
２，１２４によって達成される。リセットトランジスタ
１２２と１２４は、パルスによる低フィードを有する二
重のゲート構造であるのが好ましい。浮動ゲート１０２
と１０４は、ΦRSL のクロッキングによってビデオ信号
の各ラインのために１どだけリセットされる。このリセ
ットに関連するｋＴＣ雑音は、各ラインの開始におい
て、暗ピクセルの基準減算(reference substruction)に
よって除かれる。このｋＴＣ雑音は、ピクセルレート信
号に影響を及ぼさない。
は、ＣＣＤ転送ゲートクロック電圧(CCD transfer gate
clocked voltage) ΦSR, 基準電圧ＶREF , 抵抗性ゲー
トクロック電圧(resistive gate clocked voltage)
ΦRS, リフレッシュクロック電圧(refresh clocked vol
tage) ΦRSL , 出力電圧ＶO , ストローブゲートクロッ
ク電圧(strobe gate clocked voltage) ΦST, および電
源ＶDDを含む。図２に示された、好適な実施の形態であ
る低雑音高性能電荷検出装置は、抵抗性ゲートリセット
１１８と１２０をもつ浮動ゲート検出ノード１０２と１
０４を用いる分布増幅装置と非破壊電荷検出コンセプト
に基づいている。抵抗性ゲートリセット１１８と１２０
はピクセルレートの非破壊読み出しを与える。電荷がセ
ンスされた後、電荷は、繰り返しセンシングのためＣＣ
Ｄチャネルをとおして他の同様な電荷検出ノードに転送
される。浮動ゲート１０２と１０４上のバイアスは所望
の電位を維持するために周期的にリフレッシュされる必
要がある。これは、基準電圧ＶREF と浮動ゲート１０
２，１０４間に結合されたリセットトランジスタ１２
２，１２４によって達成される。リセットトランジスタ
１２２と１２４は、パルスによる低フィードを有する二
重のゲート構造であるのが好ましい。浮動ゲート１０２
と１０４は、ΦRSL のクロッキングによってビデオ信号
の各ラインのために１どだけリセットされる。このリセ
ットに関連するｋＴＣ雑音は、各ラインの開始におい
て、暗ピクセルの基準減算(reference substruction)に
よって除かれる。このｋＴＣ雑音は、ピクセルレート信
号に影響を及ぼさない。
【０００９】図３は、図２における装置のクロック信号
のタイミング図である。ΦRSL は、ビデオデータの各ラ
インのために一度だけクロックされるので、ΦRSL は示
されていない。電荷は、図３に示されたクロック信号Φ
SR, ΦRSに応答して、ＣＣＤレジスタ１０６の転送ゲー
ト１１２から転送ゲート１１６の方向に伝播する。一群
の電荷がＣＣＤレジスタ１０６の下方に移動するにした
がって、それは、先ず検出ノード１０２によってセンス
される。検出ノード１０２上の信号に応答して、ストロ
ーブゲート１５０がΦSTによりクロックされると、増幅
器１２６は、電荷をＮ＋領域１４６を通して水平ＣＣＤ
レジスタ１０８の最初のステージに注入する。信号は、
ダイオードのカットオフメソッドを用いるストローブゲ
ート１５０によってサンプリングされる。ΦSRとΦRSの
次のクロックサイクルで、検出ノード１０２の下にある
電荷群は、それが検出ノード１０４の下で止まるまでＣ
ＣＤレジスタ１０６を通して続く。電荷群は、増幅器１
２８によって検出され、水平ＣＣＤレジスタ１１０の最
初のステージに注入される。ΦRSの同じクロックサイク
ルの間に、レジスタ１０８の最初のステージに前に注入
された電荷群は、レジスタ１０８の二番目のステージに
シフトされる。従って、レジスタ１０８の電荷群は、レ
ジスタ１１０の対応する電荷群の一つ前のステージにあ
る。ＣＣＤレジスタ１１０は、ＣＣＤレジスタ１０８よ
り一つ少ないステージを有しているので、対応する電荷
群は同時に検出ノード１６２と１６４に達する。電荷検
出ノード１６２と１６４での信号は、増幅器１７４と１
７６によって検出される。増幅器１７４と１７６の出力
は、結合され出力ＶO を与える。
のタイミング図である。ΦRSL は、ビデオデータの各ラ
インのために一度だけクロックされるので、ΦRSL は示
されていない。電荷は、図３に示されたクロック信号Φ
SR, ΦRSに応答して、ＣＣＤレジスタ１０６の転送ゲー
ト１１２から転送ゲート１１６の方向に伝播する。一群
の電荷がＣＣＤレジスタ１０６の下方に移動するにした
がって、それは、先ず検出ノード１０２によってセンス
される。検出ノード１０２上の信号に応答して、ストロ
ーブゲート１５０がΦSTによりクロックされると、増幅
器１２６は、電荷をＮ＋領域１４６を通して水平ＣＣＤ
レジスタ１０８の最初のステージに注入する。信号は、
ダイオードのカットオフメソッドを用いるストローブゲ
ート１５０によってサンプリングされる。ΦSRとΦRSの
次のクロックサイクルで、検出ノード１０２の下にある
電荷群は、それが検出ノード１０４の下で止まるまでＣ
ＣＤレジスタ１０６を通して続く。電荷群は、増幅器１
２８によって検出され、水平ＣＣＤレジスタ１１０の最
初のステージに注入される。ΦRSの同じクロックサイク
ルの間に、レジスタ１０８の最初のステージに前に注入
された電荷群は、レジスタ１０８の二番目のステージに
シフトされる。従って、レジスタ１０８の電荷群は、レ
ジスタ１１０の対応する電荷群の一つ前のステージにあ
る。ＣＣＤレジスタ１１０は、ＣＣＤレジスタ１０８よ
り一つ少ないステージを有しているので、対応する電荷
群は同時に検出ノード１６２と１６４に達する。電荷検
出ノード１６２と１６４での信号は、増幅器１７４と１
７６によって検出される。増幅器１７４と１７６の出力
は、結合され出力ＶO を与える。
【００１０】図２に示されたＤＤＣレジスタ１０８と１
１０は、この分野で良く知られている埋め込み型チャネ
ル仮想位相ＣＣＤ装置である。他の型のＣＣＤレジスタ
を用いることもできる。Ｎ＋領域１４６と１４８を含む
電荷注入構造、およびストローブゲート１５０と１５２
もこの分野において良く知られている。フィル−アンド
−スピル（fill-and-spill) のような他の型の電荷注入
構造を用いることもできる。図４は、第１の好適な実施
の形態である浮動ゲート電荷検出ノードの平面図であ
る。図４の構造は、転送ゲート１０３８、浮動ゲート１
０４０、リセットの金属リード線１０６０、浮動ゲート
の金属リード線１０６２、チャネルストップ領域１０６
４と１０６６、仮想障壁領域１０２６、仮想ウエル領域
１０２８、Ｎ＋ドレイン領域１０３０、ドレインの金属
リード線１０６８、クロックウル領域１０７０、クロッ
ク障壁領域１０７２、仮想ウエル領域１０７４、および
厚いフィールド酸化物１０７６を含む。図５は、Ａ−
Ａ’に沿った図４の断面図である。図６は、同じ断面の
対応する電位の図である。図５の構造は、Ｐ型シリコン
基板１０２０、その基板１０２０におけるＮ型層１０２
２、このＮ型層１０２２の上部に形成されたＰ＋仮想ゲ
ート領域１０２４，１０２６と１０２８、ゲート絶縁層
１０３４、転送ゲート１０３６と１０３８、浮動ゲート
１０４０、Ｎ型層１０２２のドナー注入１０４２、仮想
位相領域１０２４と１０２８の下にあるドナー注入１０
４３、トランジスタＱ1 、増幅器１０５０、クロック直
列レジスタ電圧ΦSR、基準電圧ＶREF2、クロックリセッ
ト電圧ΦRS、クロックリフレッシュ電圧ΦRSL 、出力電
圧ＶOUT 、およびドレイン電圧ＶDDを含む。
１０は、この分野で良く知られている埋め込み型チャネ
ル仮想位相ＣＣＤ装置である。他の型のＣＣＤレジスタ
を用いることもできる。Ｎ＋領域１４６と１４８を含む
電荷注入構造、およびストローブゲート１５０と１５２
もこの分野において良く知られている。フィル−アンド
−スピル（fill-and-spill) のような他の型の電荷注入
構造を用いることもできる。図４は、第１の好適な実施
の形態である浮動ゲート電荷検出ノードの平面図であ
る。図４の構造は、転送ゲート１０３８、浮動ゲート１
０４０、リセットの金属リード線１０６０、浮動ゲート
の金属リード線１０６２、チャネルストップ領域１０６
４と１０６６、仮想障壁領域１０２６、仮想ウエル領域
１０２８、Ｎ＋ドレイン領域１０３０、ドレインの金属
リード線１０６８、クロックウル領域１０７０、クロッ
ク障壁領域１０７２、仮想ウエル領域１０７４、および
厚いフィールド酸化物１０７６を含む。図５は、Ａ−
Ａ’に沿った図４の断面図である。図６は、同じ断面の
対応する電位の図である。図５の構造は、Ｐ型シリコン
基板１０２０、その基板１０２０におけるＮ型層１０２
２、このＮ型層１０２２の上部に形成されたＰ＋仮想ゲ
ート領域１０２４，１０２６と１０２８、ゲート絶縁層
１０３４、転送ゲート１０３６と１０３８、浮動ゲート
１０４０、Ｎ型層１０２２のドナー注入１０４２、仮想
位相領域１０２４と１０２８の下にあるドナー注入１０
４３、トランジスタＱ1 、増幅器１０５０、クロック直
列レジスタ電圧ΦSR、基準電圧ＶREF2、クロックリセッ
ト電圧ΦRS、クロックリフレッシュ電圧ΦRSL 、出力電
圧ＶOUT 、およびドレイン電圧ＶDDを含む。
【００１１】図４に示された、リセットの金属リード線
１０６０と浮動ゲートのリード線１０６２は、図５にお
いては示されていない。ΦSRは、ＣＣＤシフトレジスタ
を制御する、直列レジスタのクロック信号である。ΦRS
は、仮想ゲート１０２８を制御するリセットクロック信
号である。ＶOUT は、増幅器１０５０からの出力信号で
ある。ＶREF2は、浮動ゲート１０４０のためのバイアス
信号である。ＶDDは、ドレーン電圧である。ΦRSL は、
トランジスタＱ1 ためのゲート入力信号である。ドレー
ン１０３０は、図９に示されたように、他の転送ゲート
で置き換えることができる。仮想ゲート領域１０２８の
下にあるドナー注入１０４３は、以下に記載されるよう
に、もし低い電圧がＶREF2のために用いられるならば、
回路の外に出すことができる。仮想ゲート１０２８の下
のドナー注入のない図５の装置は、図２に示された電荷
検出ノード１６２と１６４、およびリセットノード１６
６と１６８を形成するために用いることができる。図６
の電位図は、電位レベル１１０２と１１０４をもつクロ
ックウエル(clocked well)１１００、仮想障壁１１０
６、仮想ウエル１１０８、電位レベル１１１２と１１１
４をもつクロック障壁(clocked barrier) １１１０、電
位レベル１１１８と１１２０をもつクロックウエル１１
１６、仮想障壁１１２２、浮動ゲートウエル１１２４、
電位レベル１１２８と１１３０をもつ仮想ウエル１１２
６、および電荷ドレイン領域１１３２を含む。
１０６０と浮動ゲートのリード線１０６２は、図５にお
いては示されていない。ΦSRは、ＣＣＤシフトレジスタ
を制御する、直列レジスタのクロック信号である。ΦRS
は、仮想ゲート１０２８を制御するリセットクロック信
号である。ＶOUT は、増幅器１０５０からの出力信号で
ある。ＶREF2は、浮動ゲート１０４０のためのバイアス
信号である。ＶDDは、ドレーン電圧である。ΦRSL は、
トランジスタＱ1 ためのゲート入力信号である。ドレー
ン１０３０は、図９に示されたように、他の転送ゲート
で置き換えることができる。仮想ゲート領域１０２８の
下にあるドナー注入１０４３は、以下に記載されるよう
に、もし低い電圧がＶREF2のために用いられるならば、
回路の外に出すことができる。仮想ゲート１０２８の下
のドナー注入のない図５の装置は、図２に示された電荷
検出ノード１６２と１６４、およびリセットノード１６
６と１６８を形成するために用いることができる。図６
の電位図は、電位レベル１１０２と１１０４をもつクロ
ックウエル(clocked well)１１００、仮想障壁１１０
６、仮想ウエル１１０８、電位レベル１１１２と１１１
４をもつクロック障壁(clocked barrier) １１１０、電
位レベル１１１８と１１２０をもつクロックウエル１１
１６、仮想障壁１１２２、浮動ゲートウエル１１２４、
電位レベル１１２８と１１３０をもつ仮想ウエル１１２
６、および電荷ドレイン領域１１３２を含む。
【００１２】図７は、図４のＢ−Ｂ’線に沿った断面図
である。図８は、同じ断面の対応する電位図である。図
７の構造は、Ｐ型シリコン基板１０２０、この基板１０
２０にあるＮ型層１０２２、Ｎ型層１０２２の上部に形
成されたＰ＋仮想位相領域１０２８、ゲート絶縁層１０
３４、仮想位相領域１０２８の下にあるドナー注入１０
４３、チャネルストップ領域１０６４と１０６６、厚い
フィールド酸化物１０７６、およびリセット金属リード
線１０６０を含む。図８の電位図は、電位レベル１１４
２と１１４４における仮想ウエル１１４０を示す。電位
レベル１１４２は、図６の電位レベル１１２８に対応す
る。電位レベル１１４４は、図６の電位レベル１１３０
に対応する。電位レベル１１４２は、ΦRSがオフのとき
の電位レベルである。電位レベル１１４４は、ΦRSがオ
ンのときの電位レベルである。標準の仮想位相ＣＣＤに
おいては、浮動ゲート上の負のバイアスを必要とし、リ
セットのための能力がないため、浮動ゲート検出ノード
を働かすことは困難である。好適な実施の形態の抵抗性
ゲートへのアプローチは、浮動ゲート上の負のバイアス
の必要性を除去し、リセット能力を与える。
である。図８は、同じ断面の対応する電位図である。図
７の構造は、Ｐ型シリコン基板１０２０、この基板１０
２０にあるＮ型層１０２２、Ｎ型層１０２２の上部に形
成されたＰ＋仮想位相領域１０２８、ゲート絶縁層１０
３４、仮想位相領域１０２８の下にあるドナー注入１０
４３、チャネルストップ領域１０６４と１０６６、厚い
フィールド酸化物１０７６、およびリセット金属リード
線１０６０を含む。図８の電位図は、電位レベル１１４
２と１１４４における仮想ウエル１１４０を示す。電位
レベル１１４２は、図６の電位レベル１１２８に対応す
る。電位レベル１１４４は、図６の電位レベル１１３０
に対応する。電位レベル１１４２は、ΦRSがオフのとき
の電位レベルである。電位レベル１１４４は、ΦRSがオ
ンのときの電位レベルである。標準の仮想位相ＣＣＤに
おいては、浮動ゲート上の負のバイアスを必要とし、リ
セットのための能力がないため、浮動ゲート検出ノード
を働かすことは困難である。好適な実施の形態の抵抗性
ゲートへのアプローチは、浮動ゲート上の負のバイアス
の必要性を除去し、リセット能力を与える。
【００１３】図６に示された、数ボルトのバイアス電圧
ＶREF2は、電荷を集めるための浮動ゲート１０４０の下
で電位ウエル１１２４を発生する。浮動ゲート１０４０
は、増幅器１０５０とリセットトランジスタＱ1 に結合
されるている。浮動ゲート電位ウエル１１２４は、Ｑ1
をオンするパルス化によってイメージデータの各線の後
に再び蓄積される。電荷が、ウエル１１２４に転送され
るにしたがって、浮動ゲート１０４０上の電圧は変化
し、増幅器１０５０によってセンスされる。センシング
が完了した後、信号電荷は、仮想ゲート１０２８を正に
するパルス化によって、浮動ゲートウエル１１２４外に
転送される。仮想ゲート１０２８は、チャネルストップ
領域１０６４と１０６６をとおして基板１０２０に抵抗
結合されるので、電流は、このゲートをとおして横の方
に流れるであろう。電位が十分高いと、図６に示され
た、仮想ゲート１０２８の下にある電位ウエル１１２６
は、完全なリセットが生じる点まで増加するであろう。
（完全なリセットは、全ての電荷が浮動ゲート電位ウエ
ル１１２４からクリヤーされるときである。）リセット
中に、電荷は、仮想ウエル１１２６をとおして浮動ゲー
トウエル１１２４の外に、そして電荷ドレイン領域１１
３２に転送されるか、あるいはＣＣＤ構造を連続してい
る場合は、クロック障壁および次のＣＣＤステージのク
ロックされたウエルに転送される。
ＶREF2は、電荷を集めるための浮動ゲート１０４０の下
で電位ウエル１１２４を発生する。浮動ゲート１０４０
は、増幅器１０５０とリセットトランジスタＱ1 に結合
されるている。浮動ゲート電位ウエル１１２４は、Ｑ1
をオンするパルス化によってイメージデータの各線の後
に再び蓄積される。電荷が、ウエル１１２４に転送され
るにしたがって、浮動ゲート１０４０上の電圧は変化
し、増幅器１０５０によってセンスされる。センシング
が完了した後、信号電荷は、仮想ゲート１０２８を正に
するパルス化によって、浮動ゲートウエル１１２４外に
転送される。仮想ゲート１０２８は、チャネルストップ
領域１０６４と１０６６をとおして基板１０２０に抵抗
結合されるので、電流は、このゲートをとおして横の方
に流れるであろう。電位が十分高いと、図６に示され
た、仮想ゲート１０２８の下にある電位ウエル１１２６
は、完全なリセットが生じる点まで増加するであろう。
（完全なリセットは、全ての電荷が浮動ゲート電位ウエ
ル１１２４からクリヤーされるときである。）リセット
中に、電荷は、仮想ウエル１１２６をとおして浮動ゲー
トウエル１１２４の外に、そして電荷ドレイン領域１１
３２に転送されるか、あるいはＣＣＤ構造を連続してい
る場合は、クロック障壁および次のＣＣＤステージのク
ロックされたウエルに転送される。
【００１４】図４の装置の動作は、図６に示された電位
プロフィールを参照して、詳細に説明される。埋め込み
チャネル（導電バンドは最小）における電子に対するエ
ネルギーレベルが、装置のいろいろな領域に対して、ま
た転送ゲート１０３６と１０３８の異なるバイアスレベ
ルおよび仮想ゲート１０２８（抵抗性ゲート）の異なる
バイアスレベルに対して示されている。基板のバイアス
にほぼ等しい転送ゲートバイアスをもつ転送ゲート１０
３８の下にあるレベル１１１４でのクロック障壁１１１
０にある電子で開始すると、動作は、次のとおりであ
る。最初に、電子は、レベル１１２０にあるクロックウ
エル１１１６に移動する。この電子は、転送ゲートバイ
アスが基板のバイアスにほぼ等しい限り、クロックウエ
ル１１１６に残るであろう。何故ならば、二つの隣接領
域の電位ウエルは低い電位にあるからである。転送ゲー
ト１０３８が、基板１０２０に関して、負のバイアスに
スイッチされると、クロックウエル１１１６の電位レベ
ルは、レベル１１１８に変化し、クロック障壁１１１０
の電位レベルは、レベル１１１２に変化する。結果とし
て、電子はクロックウエル１１１６から仮想障壁１１２
２へとおる。電荷の存在が浮動ゲート１０４０の電位を
センシングすることにより検出される場合、電子は、仮
想障壁１１２２から浮動ゲートウエル１１２４に移動す
る。
プロフィールを参照して、詳細に説明される。埋め込み
チャネル（導電バンドは最小）における電子に対するエ
ネルギーレベルが、装置のいろいろな領域に対して、ま
た転送ゲート１０３６と１０３８の異なるバイアスレベ
ルおよび仮想ゲート１０２８（抵抗性ゲート）の異なる
バイアスレベルに対して示されている。基板のバイアス
にほぼ等しい転送ゲートバイアスをもつ転送ゲート１０
３８の下にあるレベル１１１４でのクロック障壁１１１
０にある電子で開始すると、動作は、次のとおりであ
る。最初に、電子は、レベル１１２０にあるクロックウ
エル１１１６に移動する。この電子は、転送ゲートバイ
アスが基板のバイアスにほぼ等しい限り、クロックウエ
ル１１１６に残るであろう。何故ならば、二つの隣接領
域の電位ウエルは低い電位にあるからである。転送ゲー
ト１０３８が、基板１０２０に関して、負のバイアスに
スイッチされると、クロックウエル１１１６の電位レベ
ルは、レベル１１１８に変化し、クロック障壁１１１０
の電位レベルは、レベル１１１２に変化する。結果とし
て、電子はクロックウエル１１１６から仮想障壁１１２
２へとおる。電荷の存在が浮動ゲート１０４０の電位を
センシングすることにより検出される場合、電子は、仮
想障壁１１２２から浮動ゲートウエル１１２４に移動す
る。
【００１５】リセットに対して、仮想ゲート１０２８
は、仮想ウエル１１２６の電位レベルをレベル１１２８
からレベル１１３０に変化させるクロック電圧(clocked
voltage) ΦRSによって、正にバイアスされる。結果と
して、電子は、浮動ゲートウエル１１２４から仮想ウエ
ル１１２６に移動する。電子は、電子が移動させられた
場合、電荷ドレーン領域１１３２へ移動する。電子は、
また付加的なセンシングのためゲート１１３８と同様な
他のゲートまで続いている。ウエル１１２４からの電荷
移動はリセットと呼ばれる。電荷が、電荷ドレーン領域
１１３２あるいは次のＣＣＤステージに転送された後、
浮動ゲートウエル１１２４に残っている電荷がないの
で、このリセットプロセスは、完全なリセットを与え
る。図５に示された転送ゲート１０３６と１０３８は、
ＣＣＤシフトレジスタの一部を形成する。ＣＣＤシフト
レジスタの残りの部分は図示されていない。ＣＣＤシフ
トレジスタは、電荷を電荷検出ノードに転送する。転送
ゲートの構造は、図５において、転送ゲート１０３６と
１０３８によって示されている。電荷は、転送ゲート上
の電圧をクロッキングすることにより電荷検出ノード
に、シフトレジスタをとおして転送される。電荷が、一
旦浮動ゲートウエル１１２４に転送されると、電荷は、
浮動ゲート１０４０において電圧をセンシングすること
により検出される。
は、仮想ウエル１１２６の電位レベルをレベル１１２８
からレベル１１３０に変化させるクロック電圧(clocked
voltage) ΦRSによって、正にバイアスされる。結果と
して、電子は、浮動ゲートウエル１１２４から仮想ウエ
ル１１２６に移動する。電子は、電子が移動させられた
場合、電荷ドレーン領域１１３２へ移動する。電子は、
また付加的なセンシングのためゲート１１３８と同様な
他のゲートまで続いている。ウエル１１２４からの電荷
移動はリセットと呼ばれる。電荷が、電荷ドレーン領域
１１３２あるいは次のＣＣＤステージに転送された後、
浮動ゲートウエル１１２４に残っている電荷がないの
で、このリセットプロセスは、完全なリセットを与え
る。図５に示された転送ゲート１０３６と１０３８は、
ＣＣＤシフトレジスタの一部を形成する。ＣＣＤシフト
レジスタの残りの部分は図示されていない。ＣＣＤシフ
トレジスタは、電荷を電荷検出ノードに転送する。転送
ゲートの構造は、図５において、転送ゲート１０３６と
１０３８によって示されている。電荷は、転送ゲート上
の電圧をクロッキングすることにより電荷検出ノード
に、シフトレジスタをとおして転送される。電荷が、一
旦浮動ゲートウエル１１２４に転送されると、電荷は、
浮動ゲート１０４０において電圧をセンシングすること
により検出される。
【００１６】タイミングサイクルは、リセット期間で開
始し、浮動ゲートウエル１１２４からの電荷をクリヤー
する。リセット期間に対して、リセット信号ΦRSはスイ
ッチオンされる。リセット信号ΦRSは、電流が仮想ゲー
ト１０２８をとおしてチャネルストップ領域１０６４と
１０６６、および基板１０２０上に流れるようにする。
電流の量は、仮想ゲートの抵抗率と信号ΦRSによって決
められる。ΦRSは、図６に示されるように、仮想ウエル
１１２６の電位をレベル１１３０まで増加する。これ
は、電荷を浮動ゲートウエル１１２４から電荷ドレーン
領域１１３２まで移動させる。リセット期間後、リセッ
ト信号ΦRSは低電圧に戻る。浮動ゲートウエル１１２４
はシフトレジスタから電荷を受ける準備をする。直列レ
ジスタのクロック信号ΦSRは、転送ゲートウエル１１６
をレベル１１２０からレベル１１１８へ変化させる低電
圧にスイッチされる。これは、図６に示される最後の転
送ゲートウエル１１１６にある電荷が浮動ゲートウエル
１１２４に移動するようにする。電荷が浮動ゲートウエ
ル１１２４に移動すると、浮動ゲートウエル１１２４の
電位レベルは変化する。浮動ゲートウエル１１２４の電
位レベルは、直列レジスタの最後の転送ウエルから転送
される電荷の量に依存する。この電位レベルの変化は浮
動ゲート１０４０上でセンスされる。
始し、浮動ゲートウエル１１２４からの電荷をクリヤー
する。リセット期間に対して、リセット信号ΦRSはスイ
ッチオンされる。リセット信号ΦRSは、電流が仮想ゲー
ト１０２８をとおしてチャネルストップ領域１０６４と
１０６６、および基板１０２０上に流れるようにする。
電流の量は、仮想ゲートの抵抗率と信号ΦRSによって決
められる。ΦRSは、図６に示されるように、仮想ウエル
１１２６の電位をレベル１１３０まで増加する。これ
は、電荷を浮動ゲートウエル１１２４から電荷ドレーン
領域１１３２まで移動させる。リセット期間後、リセッ
ト信号ΦRSは低電圧に戻る。浮動ゲートウエル１１２４
はシフトレジスタから電荷を受ける準備をする。直列レ
ジスタのクロック信号ΦSRは、転送ゲートウエル１１６
をレベル１１２０からレベル１１１８へ変化させる低電
圧にスイッチされる。これは、図６に示される最後の転
送ゲートウエル１１１６にある電荷が浮動ゲートウエル
１１２４に移動するようにする。電荷が浮動ゲートウエ
ル１１２４に移動すると、浮動ゲートウエル１１２４の
電位レベルは変化する。浮動ゲートウエル１１２４の電
位レベルは、直列レジスタの最後の転送ウエルから転送
される電荷の量に依存する。この電位レベルの変化は浮
動ゲート１０４０上でセンスされる。
【００１７】他の転送ゲートは、電荷をクリヤーするド
レーン１０２８に変えて、同じ電荷の多重検出を容易に
するために、図４の回路に加えることができる。第２の
好適な実施の形態は、図９に示されるように、直列に接
続された２つの浮動ゲート検出ノードを有している。図
９は、第２の好適な実施の形態である浮動ゲート電荷検
出ノードの平面図である。図９の構造は、転送ゲート１
２３８，１３３８，および１４３８、浮動ゲート１２４
０と１３４０、リセットの金属リード線１２６０と１３
６０、浮動ゲートの金属リード線１２６２と１３６２、
チャネルストップ領域１２６４と１２６６、仮想ゲート
領域１２７４，１２２６，１２２８，１３２６，１３２
８，および１４２６、クロックウエル領域１２７０，１
３７０，および１４７０、クロック障壁領域１２７２，
１３７２，および１４７２、および厚いフィールド酸化
物１２７６を含む。仮想ゲート領域１２２６と１２２８
は、図９に示されるように、浮動ゲート１２４０の下の
領域を囲む仮想ゲートを形成する。仮想ゲート領域１３
２６と１３２８は、図９に示されるように、浮動ゲート
１３４０の下の領域を囲む仮想ゲートを形成する。図１
０は、図９のＡ−Ａ’線に沿った断面図である。図１１
は、同じ断面の対応する電位図である。図１０の構造
は、Ｐ型シリコン基板１２２０、基板１２２０内のＮ型
層１２２２、Ｎ型層１２２２の上部に形成されたＰ＋仮
想ゲート領域１２２４，１２２６，１２２８，１３２
６，１３２８，および１４２６、ゲート絶縁層１２３
４、転送ゲート１２３８，１３３８，および１４３８、
浮動ゲート１２４０と１３４０、およびＮ型層１２２２
内のドナー注入１２４２，１３４２，および１４４２を
含む。図９に示された、リセットの金属リード線１２６
０と１３６０、および浮動ゲートの金属リード１２６２
と１３６２は、図１０には示されていない。
レーン１０２８に変えて、同じ電荷の多重検出を容易に
するために、図４の回路に加えることができる。第２の
好適な実施の形態は、図９に示されるように、直列に接
続された２つの浮動ゲート検出ノードを有している。図
９は、第２の好適な実施の形態である浮動ゲート電荷検
出ノードの平面図である。図９の構造は、転送ゲート１
２３８，１３３８，および１４３８、浮動ゲート１２４
０と１３４０、リセットの金属リード線１２６０と１３
６０、浮動ゲートの金属リード線１２６２と１３６２、
チャネルストップ領域１２６４と１２６６、仮想ゲート
領域１２７４，１２２６，１２２８，１３２６，１３２
８，および１４２６、クロックウエル領域１２７０，１
３７０，および１４７０、クロック障壁領域１２７２，
１３７２，および１４７２、および厚いフィールド酸化
物１２７６を含む。仮想ゲート領域１２２６と１２２８
は、図９に示されるように、浮動ゲート１２４０の下の
領域を囲む仮想ゲートを形成する。仮想ゲート領域１３
２６と１３２８は、図９に示されるように、浮動ゲート
１３４０の下の領域を囲む仮想ゲートを形成する。図１
０は、図９のＡ−Ａ’線に沿った断面図である。図１１
は、同じ断面の対応する電位図である。図１０の構造
は、Ｐ型シリコン基板１２２０、基板１２２０内のＮ型
層１２２２、Ｎ型層１２２２の上部に形成されたＰ＋仮
想ゲート領域１２２４，１２２６，１２２８，１３２
６，１３２８，および１４２６、ゲート絶縁層１２３
４、転送ゲート１２３８，１３３８，および１４３８、
浮動ゲート１２４０と１３４０、およびＮ型層１２２２
内のドナー注入１２４２，１３４２，および１４４２を
含む。図９に示された、リセットの金属リード線１２６
０と１３６０、および浮動ゲートの金属リード１２６２
と１３６２は、図１０には示されていない。
【００１８】図１１の電位図は、電位レベル１８２８と
１８３０をもつ仮想障壁１８２６、電位レベル１５１２
と１５１４をもつクロック障壁１５１０、電位レベル１
５１８と１５２０をもつクロックウエル１５１６、仮想
障壁１５２２、浮動ゲートウエル１５２４、電位レベル
１５２８と１５３０をもつ仮想障壁１５２６、電位レベ
ル１６１２と１６１４をもつクロック障壁１６１０、電
位レベル１６１８と１６２０をもつクロックウエル１６
１６、仮想障壁１６２２、浮動ゲートウエル１６２４、
電位レベル１６２８と１６３０をもつ仮想障壁１６２
６、電位レベル１７１２と１７１４をもつクロック障壁
１７１０、電位レベル１７１８と１７２０をもつクロッ
クウエル１７１６、および仮想障壁１７２２を含む。図
９の各検出ノードは、図４の電荷ドレーン１０３０が転
送ゲート１３３８と１４３８によって置き換えられてい
る点を除いて、図４の検出ノードと同じである。また、
図６の仮想ウエル１１２６は、仮想障壁１５２６と１６
２６によって置き換えられており、基準電圧ＶREF が図
５の基準電圧ＶREF2以外は同じにすることができる。リ
セットの金属リード線１２６０と１３６０は、それぞれ
仮想ゲート１２２８と１３２８に接続されている。
１８３０をもつ仮想障壁１８２６、電位レベル１５１２
と１５１４をもつクロック障壁１５１０、電位レベル１
５１８と１５２０をもつクロックウエル１５１６、仮想
障壁１５２２、浮動ゲートウエル１５２４、電位レベル
１５２８と１５３０をもつ仮想障壁１５２６、電位レベ
ル１６１２と１６１４をもつクロック障壁１６１０、電
位レベル１６１８と１６２０をもつクロックウエル１６
１６、仮想障壁１６２２、浮動ゲートウエル１６２４、
電位レベル１６２８と１６３０をもつ仮想障壁１６２
６、電位レベル１７１２と１７１４をもつクロック障壁
１７１０、電位レベル１７１８と１７２０をもつクロッ
クウエル１７１６、および仮想障壁１７２２を含む。図
９の各検出ノードは、図４の電荷ドレーン１０３０が転
送ゲート１３３８と１４３８によって置き換えられてい
る点を除いて、図４の検出ノードと同じである。また、
図６の仮想ウエル１１２６は、仮想障壁１５２６と１６
２６によって置き換えられており、基準電圧ＶREF が図
５の基準電圧ＶREF2以外は同じにすることができる。リ
セットの金属リード線１２６０と１３６０は、それぞれ
仮想ゲート１２２８と１３２８に接続されている。
【００１９】図１０の装置の動作は、図５の装置の動作
と同様であり、図１１に示された電位プロフィールを参
照して説明される。埋め込みチャネル（導電バンドは最
小）における電子に対するエネルギーレベルが、装置の
いろいろな領域に対して、また転送ゲート１２３８，１
３３８，および１４３８の異なるバイアスレベルおよび
仮想ゲート１２２８，１３２８，および１２７４（抵抗
性ゲート）の異なるバイアスレベルに対して示されてい
る。基板のバイアスにほぼ等しい転送ゲートバイアスを
もつ転送ゲート１２３８の下にあるレベル１５１４での
クロック障壁１５１０にある電子で開始すると、動作
は、次のとおりである。最初に、電子は、レベル１５２
０でクロックウエル１５１６に移動する。二つの隣接領
域の電位ウエルは低い電位にあるから、この電子は、転
送ゲートバイアスが基板のバイアスにほぼ等しい限り、
クロックウエル１５１６に残るであろう。転送ゲート１
２３８が、基板１２２０に関して、負のバイアスにスイ
ッチされると、クロックウエル１５１６の電位レベル
は、レベル１５１８に変化し、クロック障壁１５１０の
電位レベルは、レベル１５１２に変化する。結果とし
て、電子はクロックウエル１５１６から仮想障壁１５２
２へとおる。電荷の存在が浮動ゲート１２４０の電位を
センシングすることにより検出される場合、電子は、仮
想障壁１５２２から浮動ゲートウエル１５２４に移動す
る。
と同様であり、図１１に示された電位プロフィールを参
照して説明される。埋め込みチャネル（導電バンドは最
小）における電子に対するエネルギーレベルが、装置の
いろいろな領域に対して、また転送ゲート１２３８，１
３３８，および１４３８の異なるバイアスレベルおよび
仮想ゲート１２２８，１３２８，および１２７４（抵抗
性ゲート）の異なるバイアスレベルに対して示されてい
る。基板のバイアスにほぼ等しい転送ゲートバイアスを
もつ転送ゲート１２３８の下にあるレベル１５１４での
クロック障壁１５１０にある電子で開始すると、動作
は、次のとおりである。最初に、電子は、レベル１５２
０でクロックウエル１５１６に移動する。二つの隣接領
域の電位ウエルは低い電位にあるから、この電子は、転
送ゲートバイアスが基板のバイアスにほぼ等しい限り、
クロックウエル１５１６に残るであろう。転送ゲート１
２３８が、基板１２２０に関して、負のバイアスにスイ
ッチされると、クロックウエル１５１６の電位レベル
は、レベル１５１８に変化し、クロック障壁１５１０の
電位レベルは、レベル１５１２に変化する。結果とし
て、電子はクロックウエル１５１６から仮想障壁１５２
２へとおる。電荷の存在が浮動ゲート１２４０の電位を
センシングすることにより検出される場合、電子は、仮
想障壁１５２２から浮動ゲートウエル１５２４に移動す
る。
【００２０】仮想ウエル１５２６の電位レベルをレベル
１５２８からレベル１５３０に変化させる仮想ゲート１
２２８は、正にバイアスされる。結果として、電子は、
浮動ゲートウエル１５２４から抵抗性ゲートウエル１５
２６に移動する。電子は、クロック障壁１６１０まで、
且つクロックウエル１６１６上に続く。クロックウエル
１６１６からクロックウエル１７１６への電荷の転送
は、クロックウエル１５１６からクロック１６１６への
転送にたいして上に述べたプロセスと同じである。図５
において、トランジスタＱ1 は、浮動ゲート１０４０上
の電位をレフレッシュするために用いられる。高性能動
作のためには、この構造の付加キャパシタンスが全体の
浮動ゲートノードキャパシタンスを極端に増加して、電
荷検出感度を減少しないように、トランジスタＱ1 は非
常に小さくする必要がある。浮動ゲート１０４０上の電
位をもとに戻すための他の実施の形態が、図１２に示さ
れている。図５のトランジスタＱ1 が図１２の回路にお
いて小さなＰ−Ｎダイオード１８５０で置き換えられて
いる。仮想位相リセットゲート１０２８からの結合をと
おして、給電は、ダイオード１８５０が導通し、浮動ゲ
ート１０４０を新しい基準レベルにチャージするように
する。このレベルは、ＶREF2のバイアスおよび給電され
るリセットの大きさによって決定される。全てのそれに
続く電荷センシングは、負の方向（電子センシング）に
ある電位変化を生じるので、ダイオード１８５０は、Φ
RSから次のリセットパルスまで逆にバイアスされたまま
であろう。従って、ダイオード１８５０を瞬間的に順方
向にバイアスする、ラインの終端にあるリセットパルス
は、ダイオードのリーク電流によりノードから逃げる電
荷を再び補充する。ダイオード１８５０の利点は、小さ
なサイズ、小さな寄生キャパシタンス、動作の単純性、
および低雑音である。選択的に、リフレッシュパルスΦ
RSL をキャパシタ１８５２をとおして浮動ゲート１０４
０に結合することができる。ＪＦＥＴｓ、二重ゲートＭ
ＯＳトランジスタ（dual gate MOStransitor)、および
バイポーラトランジスタのような他のリセット構造を図
５のＱ1 に代えて用いることもできる。
１５２８からレベル１５３０に変化させる仮想ゲート１
２２８は、正にバイアスされる。結果として、電子は、
浮動ゲートウエル１５２４から抵抗性ゲートウエル１５
２６に移動する。電子は、クロック障壁１６１０まで、
且つクロックウエル１６１６上に続く。クロックウエル
１６１６からクロックウエル１７１６への電荷の転送
は、クロックウエル１５１６からクロック１６１６への
転送にたいして上に述べたプロセスと同じである。図５
において、トランジスタＱ1 は、浮動ゲート１０４０上
の電位をレフレッシュするために用いられる。高性能動
作のためには、この構造の付加キャパシタンスが全体の
浮動ゲートノードキャパシタンスを極端に増加して、電
荷検出感度を減少しないように、トランジスタＱ1 は非
常に小さくする必要がある。浮動ゲート１０４０上の電
位をもとに戻すための他の実施の形態が、図１２に示さ
れている。図５のトランジスタＱ1 が図１２の回路にお
いて小さなＰ−Ｎダイオード１８５０で置き換えられて
いる。仮想位相リセットゲート１０２８からの結合をと
おして、給電は、ダイオード１８５０が導通し、浮動ゲ
ート１０４０を新しい基準レベルにチャージするように
する。このレベルは、ＶREF2のバイアスおよび給電され
るリセットの大きさによって決定される。全てのそれに
続く電荷センシングは、負の方向（電子センシング）に
ある電位変化を生じるので、ダイオード１８５０は、Φ
RSから次のリセットパルスまで逆にバイアスされたまま
であろう。従って、ダイオード１８５０を瞬間的に順方
向にバイアスする、ラインの終端にあるリセットパルス
は、ダイオードのリーク電流によりノードから逃げる電
荷を再び補充する。ダイオード１８５０の利点は、小さ
なサイズ、小さな寄生キャパシタンス、動作の単純性、
および低雑音である。選択的に、リフレッシュパルスΦ
RSL をキャパシタ１８５２をとおして浮動ゲート１０４
０に結合することができる。ＪＦＥＴｓ、二重ゲートＭ
ＯＳトランジスタ（dual gate MOStransitor)、および
バイポーラトランジスタのような他のリセット構造を図
５のＱ1 に代えて用いることもできる。
【００２１】上述の電荷検出ノードは、非破壊電荷検出
ノードの利点を提供する。電荷は、直列の、幾つかの非
破壊電荷検出ノードを配置することにより、何倍もセン
スされる。これは、ピクセル領域が小さく、従って入射
光による各ピクセルに発生される電荷の量が少ない場合
に、高解像度イメージセンシングのために重要な電荷増
幅の技術を提供する。また浮動ゲート検出ノードの完全
な電荷をクリヤーするリセットプロセスのために、この
装置は、ｋＴＣ雑音がない。これは、低雑音性能を導
く。
ノードの利点を提供する。電荷は、直列の、幾つかの非
破壊電荷検出ノードを配置することにより、何倍もセン
スされる。これは、ピクセル領域が小さく、従って入射
光による各ピクセルに発生される電荷の量が少ない場合
に、高解像度イメージセンシングのために重要な電荷増
幅の技術を提供する。また浮動ゲート検出ノードの完全
な電荷をクリヤーするリセットプロセスのために、この
装置は、ｋＴＣ雑音がない。これは、低雑音性能を導
く。
【００２２】以上の記載に関連して次の各項を開示す
る。 （１）ＣＣＤの電荷検出装置において、Ｎ個の非破壊電
荷読み出しを有する第１のＣＣＤレジスタ（Ｎは１より
大きい整数）と、前記Ｎ個の非破壊電荷読み出しに結合
された第２のＮ個のＣＣＤレジスタであって、前記第２
のＮ個のＣＣＤレジスタの各々は、前記Ｎ個の非破壊電
荷読み出しの対応する一つと結合していることを特徴と
する装置。 （２）Ｎ個の非破壊電荷読み取りの各々は第１のＣＣＤ
レジスタの対応するステージに関連している前記（１）
項に記載の装置。 （３）各々の第２のＣＣＤレジスタは、前の第２のＣＣ
Ｄレジスタより１つすくないステージを有している前記
（１）項に記載の装置。 （４）Ｎ個の第２のＣＣＤレジスタの出力は一緒に加算
される前記（１）項に記載の装置。 （５）電荷結合素子（ＣＣＤ）の電荷検出装置はＮ個
（Ｎは１より大きい整数）の非破壊電荷読み出しを有す
る第１のＣＣＤレジスタ、および前記Ｎ個の非破壊電荷
読み出しに結合されたＮ個の第２のＣＣＤレジスタ、前
記Ｎ個の第２のＣＣＤレジスタの各々は、前記Ｎ個の非
破壊電荷読み出しの対応する一つに結合去れている装
置。
る。 （１）ＣＣＤの電荷検出装置において、Ｎ個の非破壊電
荷読み出しを有する第１のＣＣＤレジスタ（Ｎは１より
大きい整数）と、前記Ｎ個の非破壊電荷読み出しに結合
された第２のＮ個のＣＣＤレジスタであって、前記第２
のＮ個のＣＣＤレジスタの各々は、前記Ｎ個の非破壊電
荷読み出しの対応する一つと結合していることを特徴と
する装置。 （２）Ｎ個の非破壊電荷読み取りの各々は第１のＣＣＤ
レジスタの対応するステージに関連している前記（１）
項に記載の装置。 （３）各々の第２のＣＣＤレジスタは、前の第２のＣＣ
Ｄレジスタより１つすくないステージを有している前記
（１）項に記載の装置。 （４）Ｎ個の第２のＣＣＤレジスタの出力は一緒に加算
される前記（１）項に記載の装置。 （５）電荷結合素子（ＣＣＤ）の電荷検出装置はＮ個
（Ｎは１より大きい整数）の非破壊電荷読み出しを有す
る第１のＣＣＤレジスタ、および前記Ｎ個の非破壊電荷
読み出しに結合されたＮ個の第２のＣＣＤレジスタ、前
記Ｎ個の第２のＣＣＤレジスタの各々は、前記Ｎ個の非
破壊電荷読み出しの対応する一つに結合去れている装
置。
【００２３】幾つかの実施の形態が、詳細に記載された
が、本発明の範囲は、特許請求の範囲の範囲内におい
て、記載されたものとは異なる実施の形態を包含するこ
とを理解すべきである。本発明は、図示された実施の形
態について述べられたが、この記載は、限定した意味に
解釈されるべきではない。他の本発明の実施の形態ばか
りでなく、図示された実施の形態のいろいろな変形およ
び組み合わせが、当業者に明らかであろう。従って、特
許請求の範囲は、如何なる変形および実施の形態をも包
含するものである。
が、本発明の範囲は、特許請求の範囲の範囲内におい
て、記載されたものとは異なる実施の形態を包含するこ
とを理解すべきである。本発明は、図示された実施の形
態について述べられたが、この記載は、限定した意味に
解釈されるべきではない。他の本発明の実施の形態ばか
りでなく、図示された実施の形態のいろいろな変形およ
び組み合わせが、当業者に明らかであろう。従って、特
許請求の範囲は、如何なる変形および実施の形態をも包
含するものである。
【図１】本発明の一実施の形態である低雑音高性能の電
荷検出装置を示す。
荷検出装置を示す。
【図２】本発明の一実施の形態である低雑音高性能の電
荷検出装置の回路図を示す。
荷検出装置の回路図を示す。
【図３】図２の回路に対するクロック信号の波形図を示
す。
す。
【図４】第一の実施の形態である浮動ゲートの電荷検出
ノードの平面図である。
ノードの平面図である。
【図５】図４に示されたＡ−Ａ’線に沿った第一の実施
の形態である浮動ゲートの電荷検出ノードの断面図であ
る。
の形態である浮動ゲートの電荷検出ノードの断面図であ
る。
【図６】図４の装置によって作られた電位ウエルの図で
ある。
ある。
【図７】図４に示されたＢ−Ｂ’線に沿った第一の実施
の形態である浮動ゲートの電荷検出ノードの断面図であ
る。
の形態である浮動ゲートの電荷検出ノードの断面図であ
る。
【図８】図４の装置によって作られた電位ウエルの図で
ある。
ある。
【図９】第二の実施の形態である浮動ゲートの電荷検出
ノードの平面図である。
ノードの平面図である。
【図１０】図９に示されたＡ−Ａ’線に沿った第二の実
施の形態である浮動ゲートの電荷検出ノードの断面図で
ある。
施の形態である浮動ゲートの電荷検出ノードの断面図で
ある。
【図１１】図１０の装置によって作られた電位ウエルの
図である。
図である。
【図１２】図５に示された浮動ゲート上の電位をもとに
戻すための他の実施の形態である。
戻すための他の実施の形態である。
Claims (1)
- 【請求項１】 ＣＣＤの電荷検出装置において、 Ｎ個の非破壊電荷読み出しを有する第１のＣＣＤレジス
タ（Ｎは１より大きい整数）と、 前記Ｎ個の非破壊電荷読み出しに結合された第２のＮ個
のＣＣＤレジスタであって、前記第２のＮ個のＣＣＤレ
ジスタの各々は、前記Ｎ個の非破壊電荷読み出しの対応
する一つと結合していることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29734094A | 1994-08-29 | 1994-08-29 | |
| US08/297340 | 1994-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883901A true JPH0883901A (ja) | 1996-03-26 |
Family
ID=23145912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7214966A Pending JPH0883901A (ja) | 1994-08-29 | 1995-08-23 | Ｃｃｄの電荷検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726710A (ja) |
| JP (1) | JPH0883901A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09246512A (ja) * | 1996-03-06 | 1997-09-19 | Sharp Corp | 増幅型固体撮像素子 |
| US6518607B2 (en) * | 2000-07-31 | 2003-02-11 | Isetex, Inc. | Low feed through-high dynamic range charge detection using transistor punch through reset |
| US7078670B2 (en) * | 2003-09-15 | 2006-07-18 | Imagerlabs, Inc. | Low noise charge gain circuit and CCD using same |
| JP4321568B2 (ja) * | 2006-08-29 | 2009-08-26 | ソニー株式会社 | 固体撮像装置および撮像装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4229752A (en) * | 1978-05-16 | 1980-10-21 | Texas Instruments Incorporated | Virtual phase charge transfer device |
| NO149011C (no) * | 1978-10-25 | 1984-01-25 | Secr Defence Brit | Anordning for signalbehandling |
| US4398301A (en) * | 1980-09-11 | 1983-08-09 | Fairchild Camera & Instrument Corporation | Multiple preamplifiers with intervening overflow cell for charge coupled imaging devices |
| FR2554955B1 (fr) * | 1983-11-10 | 1989-05-26 | Thomson Csf | Barrette multilineaire a transfert de charge |
| JP2777192B2 (ja) * | 1989-05-25 | 1998-07-16 | 日本放送協会 | 固体撮像装置 |
| US5101174A (en) * | 1990-10-31 | 1992-03-31 | Texas Instruments Incorporated | Advanced charge detection amplifier for high performance image sensors |
| US5151380A (en) * | 1991-08-19 | 1992-09-29 | Texas Instruments Incorporated | Method of making top buss virtual phase frame interline transfer CCD image sensor |
-
1995
- 1995-08-23 JP JP7214966A patent/JPH0883901A/ja active Pending
- 1995-10-03 US US08/538,306 patent/US5726710A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5726710A (en) | 1998-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6366321B1 (en) | Solid state imaging device having a reset switch for resetting potential of capacitor and vertical signal line | |
| US4093872A (en) | Charge coupled device with input for direct injection of signal | |
| EP0653881B1 (en) | Solid-state image pickup device | |
| US4445117A (en) | Transistorized focal plane having floating gate output nodes | |
| JPH0774346A (ja) | 能動トランジスタピクセルを有するｃｃｄイメージセンサ | |
| Hynecek | BCMD-An improved photosite structure for high-density image sensors | |
| JP2572743B2 (ja) | 多重線型電荷転送アレイ | |
| US4301477A (en) | Solid-state imaging device | |
| US4001501A (en) | Signal processing circuits for charge-transfer, image-sensing arrays | |
| JPS60232788A (ja) | 固体撮像装置 | |
| US3935446A (en) | Apparatus for sensing radiation and providing electrical readout | |
| US6518607B2 (en) | Low feed through-high dynamic range charge detection using transistor punch through reset | |
| US4055836A (en) | Charge transfer readout circuits | |
| US5825056A (en) | Scanning switch transistor for solid state imaging device | |
| JPS6147662A (ja) | 固体撮像装置 | |
| JPH0883901A (ja) | Ｃｃｄの電荷検出装置 | |
| US4075514A (en) | Sensing circuit for semiconductor charge transfer devices | |
| JPH02183678A (ja) | 電荷検出回路の駆動方法 | |
| JPH033391B2 (ja) | ||
| US5452003A (en) | Dual mode on-chip high frequency output structure with pixel video differencing for CCD image sensors | |
| JPS58169965A (ja) | 固体撮像装置 | |
| USRE30087E (en) | Coherent sampled readout circuit and signal processor for a charge coupled device array | |
| JPH0878663A (ja) | Ｃｃｄの電荷検出ノード | |
| Hynecek | Low-noise and high-speed charge detection in high-resolution CCD image sensors | |
| Zarnowski et al. | Performance of a large-format charge-injection device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050606 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051107 |