JPH0774346A - 能動トランジスタピクセルを有するｃｃｄイメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、能動トランジスタピクセル
を有するＣＣＤイメージセンサ要素とその製造方法を提
供することにある。 【構成】 本イメージセンサ要素は、少なくとも１つの
電荷蓄積ウェル７０及び８０と、１つの電荷蓄積ウェル
７０から別の電荷蓄積ウェル８０へ電荷を転送する電荷
転送構造と、ウェルから電荷を除去することなく電荷蓄
積ウェル７０内の電荷レベルを検知する電荷センサとを
有する。他の素子、システム及び方法も開示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にはイメージセ
ンサに関し、具体的には電荷結合素子に関する。

【０００２】

【従来の技術】本発明の範囲を制限するものではない
が、例として仮想フェーズ電荷結合素子（ＣＣＤ）イメ
ージセンサ、及びバルク電荷変調素子（ＢＣＭＤ）イメ
ージセンサに関して以下に背景を説明する。当分野にお
いては従来から、性能が多相ＣＣＤに匹敵し、しかも単
一レベル構造の長所を全て保持している単相ＣＣＤを得
るために仮想フェーズ（ phase）ＣＣＤが開発されてい
た。 1980 年10月21日付の Hynecek, J.の合衆国特許
4,229,752号“仮想フェーズ電荷転送素子”、及び 1981
年５月の IEEE Transactionson Electron Devices, Vo
l. ED-28, No.5 に所載の Hynecek, J.の論文“仮想フ
ェーズ技術: 大面積ＣＣＤの製造への新しいアプロー
チ”を参照されたい。イメージセンシングの全ての面に
おいて最適のイメージング性能を達成するために、バル
ク電荷変調素子（ＢＣＭＤ）が開発された。 1990 年 2
月13日付の Hynecek, J.の合衆国特許 4,901,129号“バ
ルク電荷変調トランジスタしきい値イメージセンサ要素
及び製造方法”、及び 1991 年５月の IEEE Transactio
ns on Electron Devices, Vol. 38, No.5 に所載の Hyn
ecek, J.の論文“ＢＣＭＤ−高密度イメージセンサのた
めの改良された構造”を参照されたい。

【０００３】電荷結合素子（ＣＣＤ）は公知のモノリシ
ック半導体素子であり、シフトレジスタ、イメージャ、
赤外線検出器、及びメモリのような種々の応用に使用さ
れている。仮想フェーズＣＣＤ素子は、単一の組のゲー
トと、単一のクロッキングバイアスとを含んでいる。仮
想フェーズＣＣＤ素子の動作原理は、各セルの異なる領
域を選択的にドーピングすることによって、ゲートをク
ロックした時に各セルの一部分のエネルギバンドだけが
影響を受け、これらのエネルギバンドが各セルの残余の
領域の固定されたエネルギバンドの下方から上方へ駆動
されるというものである。ゲート電圧のクロックバイア
スの効果からセルの上記残余の領域を遮蔽するこのドー
プされた領域を一般に“仮想ゲート”と呼んでいる。こ
の仮想ゲートはシリコン表面内に直接造られるドープさ
れた領域であり、サブストレート電位にバイアスされ
る。仮想フェーズＣＣＤは、従来の技術が遭遇していた
ゲート間の短絡の可能性を最小にし、高い量子効率、優
れた均一性、低い暗電流、及び汚れのない画像を提供す
る。ＢＣＭＤセンサは、シリコンバルク内のトランジス
タチャネルの下に位置している特別に設計された蓄積ウ
ェルを有する埋没チャネルＭＯＳトランジスタからな
る。素子を照射すると電荷がウェル内に累積し、構造全
体の電位プロファイルが変化する。この変化が電流を輸
送するＭＯＳトランジスタチャネルの電位に影響を与え
る。その結果生ずるチャネル電位の新しいレベルは、素
子をソースフォロアとして接続した場合、トランジスタ
のソース接合の電圧として簡単に検知される。次いでト
ランジスタのゲートに大きい負のパルスを印加すること
によってウェルは容易に空にされる。ＢＣＭＤウェルは
サブストレートに対して垂直方向に空にされ、一方電荷
は横方向にＣＣＤウェルから空にされる。得られたＢＣ
ＭＤは、高い感度、低い雑音、及び高いブルーミング
（ blooming ）過負荷能力を有し、スミアが検出され
ず、イメージ遅れがないＸ−Ｙアドレス可能なＭＯＳイ
メージセンサである。

【０００４】ＣＣＤ概念に基づくイメージセンサは、固
定されたパターン雑音が最低の高性能イメージングを提
供することが知られている。一方、如何なる電荷転送を
も生ずることなく各フォトサイト内の電荷を検知する電
荷注入素子（ＣＩＤ）及びＢＣＭＤ素子のようなＸ−Ｙ
アドレスされるセンサは、それらを非破壊的に読み出す
ことができるという利点を有している。非破壊読み出し
は、前以て正確な積分時間が知られていないようなスチ
ール写真に、もしくは自動合焦要素に、もしくは露出制
御要素に使用される素子には必要である。非破壊読み出
しは、検知要素が読み出されてリセットされる前に“良
好な信号”を発生させるのに十分な電荷が累積されたか
否かを“実時間”で決定するために、該要素を数回にわ
たって質問するために使用することができる。以下に添
付図面を参照して本発明の実施例を説明するが、これら
の図面では特に指示する場合を除いて同一部分には同一
の番号及び記号を使用している。

【０００５】

【実施例】図１は、能動トランジスタピクセルを有する
仮想フェーズＣＣＤ素子の好ましい実施例の断面図であ
る。図１の構造は、Ｐ型シリコンサブストレート２０
と、サブストレート２０内のＮ型層２２と、Ｎ型層２２
の上側部分内に形成されているＰ＋仮想フェーズ領域２
４、２６、２８、及び３０と、Ｎ型層２２の上側部分内
に形成されているＰ＋ソース３２と、ゲート絶縁物層３
４と、転送ゲート３６及び３８と、トランジスタゲート
４０と、Ｎ型層２２内のドナー注入物４２と、転送ゲー
ト入力（φ_TG）と、トランジスタゲート入力（φ_PG）
と、ソース電圧（Ｖ_PD）とを含む。図１の素子の動作に
関しては、図２に示すこの素子の各領域の電位プロファ
イルを参照して後述する。上述した諸領域を次のように
名付ける。Ｐ＋領域２４、２６、２８、及び３０は仮想
ゲート（もしくは仮想電極）と呼ばれ、能動トランジス
タのためのドレインとしても役立っている。仮想ゲート
２６及び３０の下の領域を仮想バリヤと呼び、仮想領域
２４及び２８の下の領域を仮想ウェルと呼び、転送ゲー
ト３６及び３８の下及びドナー注入物４２の下の領域を
クロックドバリヤと呼び、トランジスタゲート４０の下
の領域をトランジスタゲートウェルと呼び、そしてＰ＋
領域３２の下の領域をソースと呼ぶ。

【０００６】図３は、図１の素子の斜視図である。図３
は、転送ゲート３６及び３８、トランジスタゲート４
０、Ｐ＋仮想フェーズ領域２６及び２８、及びＰ＋溝
（もしくはトレンチ）４４を含む素子の上面を示してい
る。ドナー不純物４３は仮想フェーズ領域２８全体の下
に伸びている。Ｐ＋仮想フェーズ領域２６及び２８はＰ
＋溝４４と接触し、Ｐ＋溝４４はサブストレート２０と
接触しているから、仮想フェーズ領域２６及び２８はサ
ブストレート電位に維持される。仮想フェーズ領域２４
及び３０は、領域２６及び２８と同じようにしてサブス
トレート電位に維持されている。Ｐ＋濠４４はＣＣＤ列
間の絶縁にも役立っている。図４は、図３の素子の（図
３のＡ−Ａ’矢視）断面図である。図４は、仮想フェー
ズ領域（Ｐ＋領域）２４、２６、２８、３０をサブスト
レート２０に接続するＰ＋濠（ trench ）４４及び４８
を示している。図４の構造は、濠４８を示すために、図
３の構造よりもＡ’方向に更に伸ばしてある。また図５
に示すように、濠領域内にアンチブルーミング（ antib
looming ）ドレインを形成することもできる。アンチブ
ルーミングドレインは図４の濠４８の代わりに形成され
た代替実施例である。図５に示すようにアンチブルーミ
ングドレインは、図４に示す大きいＰ＋領域４８の代わ
りの小さいＮ＋領域４９からなる。領域４５内のドナー
不純物は領域４３内よりも少なく、電荷溢れバリヤ（ b
arrier）として役立つ電位プロファイルを形成する。仮
想ウェル内の電荷レベルがこの溢れバリヤより高くなる
と、電荷はこのバリヤから溢れ出てドレイン内へ流入す
る。アンチブルーミングドレインは、仮想ウェルから溢
れ出た過大な電荷を流すことができ、それによって過大
電荷が他のセルへ広がるのを防ぐ。他の型のアンチブル
ーミング構造を形成することも可能である。例えば、ゲ
ート制御アンチブルーミングバリヤを有する構造を注入
物４５の代わりに形成することができる。

【０００７】図６乃至８は、図１に示すような能動トラ
ンジスタピクセルＣＣＤ素子を製造するプロセスの連続
する諸段階を示す。先ず図６を参照する。Ｐ型半導体サ
ブストレート２０内にＮ型層２２を注入する。燐のよう
なドーパントを注入ドーパントとして使用することがで
きる。素子の表面上にゲート絶縁物層３４を成長させ
る。このゲート絶縁物層３４は酸化物で形成させること
が好ましく、サブストレートから成長させることができ
る。次に、フォトレジスト層を使用してＮ型層２２内へ
注入物をパターン化して注入し、図７に示すようなドナ
ー注入物４２を形成させる。この注入は、燐のようなＮ
型のドーパントを用いて行う。フォトレジスト層を剥離
した後に、トランジスタゲート４０及び転送ゲート３６
及び３８を沈積させ、導電性となるようにドープし、パ
ターン化し、そして図７に示すようにエッチングする。
トランジスタゲート４０及び転送ゲート３６及び３８は
ポリシリコンとすることができ、この場合これらのゲー
トはフォスフォリックオキシトリクロライド（ＰＯＣｌ
₃ ）のようなドーパントによって適所にドープすること
ができる。次に、トランジスタゲート４０及び転送ゲー
ト３６及び３８を自己整列注入段階に使用して、図８に
示すようなＰ＋ソース３２及びＰ＋ドレイン領域（仮想
フェーズ領域）２４、２６、２８、及び３０を形成させ
る。この注入は、ホウ素のようなＰ型のドーパントを用
いて行う。次いで、フォトレジスト層を使用して注入物
をパターン化して注入し、図１に示すドナー注入物４３
を形成させる。この注入は燐のようなＮ型のドーパント
を使用して行う。

【０００８】図１、３、及び４に示す素子の動作は２段
階からなる。第１段階では、素子は素子内への入射光に
よって生成される電荷信号を積分し、電荷のレベルは非
破壊的に質問される。信号が満足できるレベルに到達し
た後電荷は図１の素子からＣＣＤメモリ内へ転送され、
高い精度及び一様性をもって破壊的に読み出される。電
荷の積分中、転送ゲート３６及び３８は負にバイアスさ
れ個々の能動トランジスタを分離している。トランジス
タは取り囲まれたソース３２、及び仮想フェーズ領域２
６と２８とに共通のドレインを有するＰチャネルＭＯＳ
素子である。もしソース３２を電源からの定電流源によ
ってバイアスすれば、ソース３２の電位はトランジスタ
領域内の電荷に感応するあるレベルにそれ自体を調整す
るようになる。このＰチャネルトランジスタはソースフ
ォロワモードで動作し、そのゲート・ソースしきい値は
構造のドーピングプロファイルと、転送ゲート３６及び
３８の下の電子の量とによって決定される。非破壊読み
出し中、トランジスタゲート４０、及び転送ゲート３６
及び３８は以下のようにバイアスされる。転送ゲート３
６及び３８はピクセルを分離するために負にされ、トラ
ンジスタゲート４０は高いもしくは中間レベルの何れか
でアドレスされる。もしトランジスタゲート４０が中間
レベルにあればそのセルは選択されているのであり、も
しトランジスタゲート４０が高いレベルにバイアスされ
ていればそのセルは選択されていないのである。

【０００９】非破壊読み出し中、アレイは適当な積分時
間を見出すために、及び電荷レベルの粗測定を行うため
にのみ使用されるので、トランジスタしきい値の変動に
よって生ずる固定されたパターン雑音は重要ではない。
しかしながらもし必要であれば、種々の固定されたパタ
ーン雑音低減計画を使用して固定されたパターン雑音を
低減させることもできる。積分が完了した後に、電荷信
号はＣＣＤ動作によってより正確に読み出される。電荷
転送中には、トランジスタゲート４０及び転送ゲート３
６及び３８はＣＣＤ電荷転送を達成するために異なるフ
ェーズで（アウトオブフェーズで）クロックされる。こ
の段階の間、素子は標準ＣＣＤ素子として機能する。フ
レーム転送、ライン間転送、フレーム・ライン間転送、
全フレーム、電荷掃引素子、及びラインアドレス可能な
素子のような幾つかの型のＣＣＤアーキテクチャを使用
することができる。以下に図２に示す電位プロファイル
を参照して電荷転送中の図１の素子の動作を説明する。
埋没チャネル内のある電子のエネルギレベル（導電バン
ド最低値）を素子の種々の領域に対して、転送ゲート３
６及び３８の異なるレベルに対して、及びトランジスタ
ゲート４０の異なるレベルに対して示してある。転送ゲ
ートバイアスをサブストレートバイアスにほぼ等しくし
てクロックドバリヤ６０内の電子をレベル６１より低く
保つことから開始される動作は以下の通りである。先
ず、電子はレベル６５にあるクロックドウェル６４内に
落下する。この電子は、転送ゲートバイアスがサブスト
レートバイアスにほぼ等しい限り、両隣接領域の電位ウ
ェルがより高いのでクロックドウェル６４内に留まって
いる。転送ゲート３６がサブストレート２０に対して負
バイアスにスイッチされると、クロックドウェル６４の
電位レベルはレベル６７まで移り、クロックドバリヤ６
０の電位レベルはレベル６３まで移る。それにより電子
はクロックドウェル６４から仮想バリヤ６８へ渡され
る。次いで電子は仮想バリヤ６８からレベル７３にある
トランジスタゲートウェル７０へ移動する。

【００１０】トランジスタゲートバイアスがより負の電
圧へ戻ると、トランジスタゲートウェルの電位がレベル
７３からレベル７１へ移るために電子はトランジスタゲ
ートウェル７０から仮想ウェル７４へ渡される。電子
は、転送ゲートバイアスがより正の値へ移されるまで仮
想ウェル７４内に留まる。転送ゲートバイアスをより正
の値へ移すことによって、クロックドバリヤ７６の電位
はレベル７７から仮想ウェル７４の電位より低いレベル
７９まで引き下げられ、またクロックドウェル８０の電
位は電位レベル８１からレベル８３まで引き下げられ
る。転送ゲートバイアスがこのより正の値へスイッチさ
れると、電子はクロックドバリヤ７６を通過してレベル
８３にあるクロックドウェル８０内へ流入する。この電
子のさらなるセルへの移動は、以上に説明した段階、及
び転送ゲート３６及び３８、及びトランジスタゲート４
０のクロッキングを完全に繰り返すことによって行われ
る。図１、３、及び４の構造を組入れた能動トランジス
タピクセルＣＣＤの基本的センサシステムアーキテクチ
ャの第１の好ましい実施例の概要ブロック図を図９に示
す。このシステムは、イメージ検知領域１００、デュア
ルフィールドＣＣＤメモリ領域１０２、水平シフトレジ
スタ１０４、垂直シフトレジスタ１０６、水平スイッチ
１０８、垂直スイッチ１１０、直列ＣＣＤレジスタ１１
２、電荷クリアリングドレイン１１４、及び電荷検出増
幅器１１６及び１１８を含む。

【００１１】図１１は、図９に示したイメージ検知領域
１００の詳細を、水平シフトレジスタ１０４、水平スイ
ッチ１０８、垂直シフトレジスタ１０６、及び垂直スイ
ッチ１１０と共に示す回路図である。この回路は垂直シ
フトレジスタ１０６、水平シフトレジスタ１０４、フォ
トサイト１２０（図１の素子）、アレイ列１２２（Ｘア
ドレス）、アレイ行１２４（Ｙアドレス）、垂直スイッ
チ１１０、水平スイッチ１０８、転送ゲート電圧
（φ_TG）、トランジスタゲートへの電荷転送入力
（φ _PG）、トランジスタゲートへのトランジスタモード
入力（Ｖ_ML）、及び出力トランジスタ１３４を有する出
力回路１３２を含む。図１１の回路においては、フォト
サイト内の能動トランジスタを非破壊的に読み出すため
のアレイ行を選択するために垂直シフトレジスタ１０６
を使用する。垂直シフトレジスタ１０６は垂直スイッチ
を順次に選択する。各垂直スイッチはアレイの対応行内
の全てのトランジスタゲートに接続されている。水平シ
フトレジスタ１０４は非破壊的に読み出すためのアレイ
列を選択する。水平シフトレジスタ１０４は水平スイッ
チを順次に選択する。各水平スイッチはアレイの対応列
内の全てのトランジスタソースに接続されている。非破
壊的出力は出力回路のライン１３６から取り出される。

【００１２】非破壊的読み出しの１つの目的は、最適電
荷積分時間を決定することである。入射光が素子内に電
荷を蓄積させると能動トランジスタ要素は、素子内に蓄
積された電荷のレベルを測定するためにセンス可能にな
る。電荷レベルはトランジスタのソースからセンスされ
る。電荷レベルを検出するためにトランジスタを使用す
ることにより、既に蓄積されている電荷に与える影響は
最小になる。電荷が所望レベルに到達してしまうと、こ
の電荷はＣＣＤモードでメモリアレイへ転送することが
できる。このプロセスによって、電荷がイメージ検知ア
レイからメモリアレイへ転送される前に電荷積分時間を
最適化することができる。図９に示すＣＣＤアレイで
は、デュアルフィールドＣＣＤメモリ領域１０２は１つ
のチャネルから電荷を受け入れ、それをメモリ“Ａ”も
しくは“Ｂ”の何れかへ向かわせることができるように
構成されている。このデュアル機能はフィールド信号減
算を可能にする。もし一方のフィールドが信号を有し、
他方のフィールドが信号を有していなければ（背景だ
け）、読み出し中の減算は容易に達成される。連続する
２つの電荷信号が減算される。もし２つのチャネル及び
デュアル増幅器システムを使用していれば、この時間域
順次減算によって増幅器の不整合及び平衡に伴う諸問題
が減少する。

【００１３】図１０は、図９の素子への種々の入力を示
すタイミング図である。φ_Viは垂直シフトレジスタを始
動させる入力である。φ_VSは垂直クロックへの入力であ
る。φ_VRは垂直リセットクロックへの入力である。φ_PG
は読み出しのためにゲートをバイアスするフォトゲート
パルスである。φ_TGは電荷転送パルスである。φ_MA/Bは
メモリＡ及びＢパルスである。φ_Hiは水平走査開始のた
めの入力である。φ_HSは水平走査パルスである。φ_HRは
水平リセットパルスである。このタイミング図には水平
ＣＣＤレジスタパルスは含まれていない。タイミングサ
イクルは、イメージ検知領域１００及びメモリ領域１０
２の電荷をクリアする期間から開始される。電荷は直列
レジスタ１１２の下に配置されている電荷クリアリング
ドレイン１１４内へダンプされる。この期間中のクロッ
クパルスは、メモリサイクルへの電荷転送と類似してい
る。電荷クリアリング期間の後に電荷積分及び非破壊読
み出し期間１５０が続く。この期間は、ピクセル内に十
分な量の電荷を積分するために必要な長さである。この
量が十分であるか否かは、非破壊信号を外部回路へ供給
することによってその外部回路において決定される。外
部回路は積分を停止させて次のサイクルへ進む時点を決
定する。

【００１４】次はメモリへの転送期間１５２である。こ
の期間中、素子は標準ＣＣＤモードで動作する。この期
間の次に、同一の長さではあるが（減算用に）光源を遮
断して背景情報をメモリ“Ｂ”へロードする別の積分期
間１５４及び転送サイクルを後続させることができる。
両メモリ“Ａ”及び“Ｂ”へ対応する信号をロードした
後に、データは直列レジスタ１１２内へ転送されて読み
出される。これは、ピクセル毎のアナログ減算を用いて
直列に遂行される。直列レジスタ１１２は電荷を電荷検
出増幅器１１６へけた送りする。直列読み出しは全ての
ＣＣＤ素子に共通である。これは図１０のタイミング図
には示されていない。垂直並びに水平スイッチ及びシフ
トレジスタは、典型的にはＣＭＯＳ素子を使用して作ら
れている。従って、ＣＭＯＳ及びＣＣＤアーキテクチャ
を単一のプロセスに統合することが有益である。図１２
は、図１の構造を組入れた能動トランジスタピクセルＣ
ＣＤの基本的なセンサシステムの第２の好ましい実施例
の概要ブロック図である。このシステムは、イメージ検
知領域２００、フィールドメモリ領域２０２、イメージ
検知領域２００のための水平デコーダ２０４、イメージ
検知領域２００のための垂直デコーダ２０６、イメージ
検知領域２００のための水平スイッチ２０８、イメージ
検知領域２００のための垂直スイッチ２１０、メモリ領
域２０２のための水平デコーダ２１２、メモリ領域２０
２のための垂直デコーダ２１４、水平デコーダ２０４へ
の論理入力２０５、垂直デコーダ２０６への論理入力２
０７、水平デコーダ２１２への論理入力２１３、垂直デ
コーダ２１４への論理入力２１５、メモリ領域２０２の
ための水平スイッチ２１６、メモリ領域２０２のための
垂直スイッチ２１８、直列レジスタ２２０、クリアリン
グゲート２３０、電荷クリアリングドレイン２２２、及
び電荷検出増幅器２２４、２２６、及び２２８を含む。

【００１５】図１２のシステムと図９のシステムとの差
は、図９のシステムのシフトレジスタが図１２のシステ
ムではデコーダに置換されていることである。また、能
動トランジスタピクセル（ＡＴＰ）ＣＣＤが、フィール
ドメモリ領域２０２並びにイメージ検知領域２００内に
使用されている。メモリ領域２０２内のデコーダ２１２
及び２１４がメモリ領域内のＡＴＰ ＣＣＤのために使
用されている。図９のシステムのシフトレジスタの代わ
りに図１２のシステムのようにデコーダを使用すると、
アレイ内のセルを如何なる順序にでも非破壊的に読み出
すことが可能になる。デコーダを使用すると、シフトレ
ジスタのように他のセルを通って走査しなければならな
いのとは異なり、各セルを直接選択できるようになる。
これはシステムの動作により一層の柔軟性を与える。粗
読み出しに関して、各々が１より多いＡＴＰ ＣＣＤか
らなる幾つかの領域にアレイを分割することができる。
次いで各領域を、その領域内の１つのセルだけを読み取
ることによって粗に監視することができる。次に、しき
い値より高い出力を有する選択されたセルを有するアレ
イの領域だけをＣＣＤモードで読み取る。アレイの他の
領域の内容は破棄する。このプロセスは、重要な情報を
有するメモリの部分だけを読み出すので、素子の読み出
し時間が節約される。

【００１６】この粗読み出しプロセスは、イメージセン
サアレイ領域２００もしくはメモリ領域２０２の何れか
において使用することができる。もしイメージセンサ領
域２００において使用するのであれば、しきい値より上
のイメージセンサアレイの領域だけがメモリアレイ２０
２へ転送され、次いでそのデータだけがメモリアレイ２
０２から転送される。もしこの粗読み出しプロセスをメ
モリアレイ２０２だけにおいて行わうのであれば、イメ
ージセンサアレイセル内の全てのデータがメモリアレイ
２０２へ転送される。次いでメモリアレイ２０２が粗に
走査され、どのセルをＣＣＤモードで読み出すかが決定
される。粗読み出しの別の技術では、アレイを複数の領
域に分割し、各領域内のトランジスタを全て互いに接続
して各領域内の電荷レベルを決定することができる。あ
る領域内の各セルにその領域内の他のセルと均等な重み
を付けるために、ある領域内の全てのトランジスタを互
いに短絡させることができる。若干のセルに他のセルよ
りも大きい重みを付ける必要があるような状況では、セ
ル間に所望の重み付けを与える抵抗性回路網を通してそ
れらのトランジスタを互いに接続することができる。

【００１７】図１２のイメージセンサアレイ２００も、
図９の素子で説明したように最適電荷積分時間を決定す
るために走査することができる。デコーダを使用する
と、最適電荷積分時間を決定するためにアレイセルを選
択する上でより一層の柔軟性が得られる。アレイ内のセ
ルは如何なる順序でも、またアレイ内の如何なる領域で
も選択することができる。また、電荷積分時間を決定す
るためにアレイ内の如何なる数のセルも選択可能にな
る。粗決定の場合には、アレイの選択された領域内の少
数のセルだけを測定することができる。精決定の場合に
は、より多くのセルを測定することができる。本発明
は、ＣＣＤ転送並びに非破壊的なＸ−Ｙアドレス可能な
能力の両者をイメージング素子の単一のピクセル内に組
み入れている。これは幾つかの利点をもたらす。本発明
の１つの利点は、検知要素が読み出されてリセットされ
る前に良好な信号を発生させるような十分な電荷が累積
されたか否かを実時間で決定するために、非破壊的なＸ
−Ｙアドレス可能な能力を使用して数回にわたって該要
素に質問できることである。本発明の別の利点は、イメ
ージ検知アレイ内のどの要素が十分な電荷レベルを有し
ているかを決定し、それに基づいて十分な電荷レベルを
有する要素だけから読み出しを行うためにアレイを走査
する能力によって与えられるものである。この利点は、
素子の読み出し時間を短縮する。本発明の別の利点は、
メモリアレイ及びイメージ検知アレイ内を非破壊的に読
み出すことができる能力にある。メモリアレイは、メモ
リアレイ内のどの要素が十分な電荷レベルを有している
かを決定し、それに基づいて十分な電荷レベルを有する
要素だけから読み出しを行うためにアレイを走査するこ
とができる。この利点も、素子の読み出し時間を短縮す
る。

【００１８】非破壊的Ｘ−Ｙアドレス可能な能力は、ア
レイ内の戦略的な場所に位置している選択された要素だ
けを測定することによってアレイを粗に走査することを
も可能にする。このようにすると、アレイのどの領域が
読み出しに十分な電荷レベルを有しているかを決定する
ためにアレイを迅速に走査することができる。次いで読
み出し時間を短縮するために、十分な電荷レベルを有す
るアレイ内の領域だけが読み出される。この粗走査技術
は、イメージ検知アレイもしくはメモリアレイの何れか
において達成することができる。以上に幾つかの好まし
い実施例を詳細に説明した。本発明の範囲は、上述した
ものとは異なってはいても特許請求の範囲内にある実施
例をも包含するものであることを理解されたい。例え
ば、加算、減算、及び除算のような算術演算を遂行する
論理回路網を通してセルを接続することができる。アレ
イ内のトランジスタからの信号は、アレイ内の信号レベ
ルの状態を決定するために信号に算術演算を遂行するプ
ロセッサへ入力することもできる。以上の記載に関連し
て、以下の各項を開示する。 （１） 少なくとも１つの電荷蓄積ウェルと、上記電荷
蓄積ウェルから電荷を転送する電荷転送構造と、上記電
荷蓄積ウェルから電荷を除去することなくウェル内の電
荷レベルを検知する電荷センサとを具備することを特徴
とするイメージセンサ。 （２） 上記イメージセンサは、半導体素子である
（１）に記載の装置。 （３） 上記電荷蓄積ウェルは、電位ウェルである
（２）に記載の装置。 （４） 上記電荷転送構造は、電荷蓄積ウェルの電位レ
ベルを制御することによって１つの電荷蓄積ウェルから
別の電荷蓄積ウェルへの電荷転送を制御する電極を含む
（３）に記載の装置。 （５） 上記電荷センサは、トランジスタである（１）
に記載の装置。 （６） 能動トランジスタピクセル電荷結合素子であっ
て、第１の導電型の半導体サブストレートと、上記サブ
ストレート内の第２の導電型の半導体層と、上記半導体
層内に形成され、第２の導電型のキャリアのための仮想
フェーズ電位ウェルを形成する第１の導電型の仮想フェ
ーズ領域と、上記半導体層内に形成され、上記仮想フェ
ーズ領域から離間している第１の導電型のトランジスタ
ソース領域と、上記半導体層上の絶縁層と、上記絶縁層
上に形成され、上記トランジスタソース領域を取り囲む
上記半導体層上に且つ上記仮想フェーズ領域間に配置さ
れていて、ある電圧に応答して第２の導電型のキャリア
のためのトランジスタ電位ウェルを形成させるトランジ
スタゲート電極と、上記絶縁層上に形成され、上記仮想
フェーズ領域によって上記トランジスタゲート電極から
離間されていて、ある電圧に応答して第２の導電型のキ
ャリアのための転送電位ウェルを形成させる転送ゲート
電極を具備することを特徴とする素子。 （７） 上記トランジスタゲート電極の下、各転送ゲー
ト電極の一部分の下、及び選択された上記仮想フェーズ
領域の下の上記半導体層内にドナー不純物をも備えてい
る（６）に記載の素子。 （８） 選択された上記仮想フェーズ領域に接続されて
いるアンチブルーミングドレインをも備えている（７）
に記載の素子。 （９）上記トランジスタ電位ウェル内の電荷レベルは、
該トランジスタのソース領域から非破壊的に測定される
（６）に記載の素子。 （１０） 上記転送ゲート電極及び上記トランジスタゲ
ート電極上の電圧を変化させることによって、電荷は１
つの電位ウェルから別の電位ウェルへ転送される（６）
に記載の素子。 （１１） 能動トランジスタピクセル電荷結合素子であ
って、半導体層上の第１の転送ゲート電極と、上記第１
の転送ゲート電極の下の上記半導体層内の第１のクロッ
クドバリヤ領域と、上記第１の転送ゲート電極の下で且
つ上記第１のクロックドバリヤ領域に隣接した上記半導
体層内の第１のクロックドウェル領域と、上記第１のク
ロックドウェル領域に隣接した上記半導体層内の仮想バ
リヤ領域と、上記半導体層上のトランジスタゲート電極
と、上記トランジスタゲート電極の下で且つ上記仮想バ
リヤ領域に隣接した上記半導体層内のトランジスタウェ
ル領域と、上記半導体層上の第２の転送ゲート電極と、
上記第２の転送ゲート電極の下で且つ上記トランジスタ
ウェル領域に隣接する上記半導体層内の第２のクロック
ドバリヤ領域と、上記第２の転送ゲート電極の下で且つ
上記第２のクロックドバリヤ領域に隣接した上記半導体
層内の第２のクロックドウェル領域とを具備し、上記転
送ゲート電極に第１の高いバイアスを印加すると電荷が
上記第１のクロックドウェル領域内に蓄積され、上記ト
ランジスタゲート電極に高いバイアスを印加し且つ上記
転送ゲート電極に低いバイアスを印加すると電荷が上記
第１のクロックドウェル領域から上記トランジスタウェ
ル領域内へ転送され、そして上記転送ゲート電極に第２
の高いバイアスを印加し且つ上記トランジスタゲート電
極に低いバイアスを印加すると電荷が上記トランジスタ
ウェル領域から上記第２のクロックドウェル領域内へ転
送されることを特徴とする素子。 （１２） 電荷結合素子（ＣＣＤ）イメージセンサアレ
イであって、第１の導電型の半導体サブストレート、上
記サブストレート内の第２の導電型の半導体層、上記半
導体層内に形成され、第２の導電型のキャリアのための
仮想フェーズ電位ウェルを形成する第１の導電型の仮想
フェーズ領域、上記半導体層内に形成され、上記仮想フ
ェーズ領域から離間している第１の導電型のトランジス
タソース領域、上記半導体層上の絶縁層、上記絶縁層上
に形成され、上記トランジスタソース領域を取り囲む上
記半導体層上に且つ上記仮想フェーズ領域間に配置され
ていて、ある電圧に応答して第２の導電型のキャリアの
ためのトランジスタ電位ウェルを形成させるトランジス
タゲート電極、及び上記絶縁層上に形成され、上記仮想
フェーズ領域によって上記トランジスタゲート電極から
離間されていて、ある電圧に応答して第２の導電型のキ
ャリアのための転送電位ウェルを形成させる転送ゲート
電極を有する能動トランジスタピクセルＣＣＤ要素と、
上記ＣＣＤ要素内のトランジスタゲート電極に接続さ
れ、各々がアレイ内の１つの行を形成している第１のア
レイ線と、上記ＣＣＤ要素内のトランジスタソース領域
に接続され、各々がアレイ内の１つの列を形成している
第２のアレイ線とを具備することを特徴とする装置。 （１３） 上記イメージセンサアレイから電荷を受ける
ためのＣＣＤメモリアレイをも備えている（１２）に記
載の装置。 （１４） 上記イメージセンサアレイ内の列をアドレス
する水平スイッチと、上記イメージセンサアレイ内の行
をアドレスする垂直スイッチをも備えている（１２）に
記載の装置。 （１５） 上記水平スイッチを制御する水平シフトレジ
スタと、上記垂直スイッチを制御する垂直シフトレジス
タをも備えている（１４）に記載の装置。 （１６） 上記水平スイッチを制御する水平デコーダ
と、上記垂直スイッチを制御する垂直デコーダをも備え
ている（１４）に記載の装置。（１７） 上記ＣＣＤメ
モリアレイは、能動トランジスタピクセルＣＣＤ要素を
有している（１３）に記載の装置。 （１８） 上記メモリアレイ内の列をアドレスする水平
スイッチと、上記メモリアレイ内の行をアドレスする垂
直スイッチをも備えている（１７）に記載の装置。 （１９） 上記メモリアレイ内の上記水平スイッチを制
御する水平シフトレジスタと、上記メモリアレイ内の上
記垂直スイッチを制御する垂直シフトレジスタをも備え
ている（１８）に記載の装置。 （２０） 上記メモリアレイ内の上記水平スイッチを制
御する水平デコーダと、上記メモリアレイ内の上記垂直
スイッチを制御する垂直デコーダをも備えている（１
８）に記載の装置。 （２１） 第１の導電型の半導体サブストレートを形成
する段階と、第２の導電型の半導体層を、上記サブスト
レート内に形成する段階と、第２の導電型のキャリアの
ための仮想フェーズ電位ウェルを形成する第１の導電型
の仮想フェーズ領域を、上記半導体層内に形成する段階
と、第１の導電型のトランジスタソース領域を、上記仮
想フェーズ領域から離間した上記半導体層内に形成する
段階と、絶縁層を、上記半導体層上に形成する段階と、
ある電圧に応答して第２の導電型のキャリアのためのト
ランジスタ電位ウェルを形成させるトランジスタゲート
電極を、上記トランジスタソース領域を取り囲む上記半
導体層上で且つ上記仮想フェーズ領域間に位置するよう
に上記絶縁層上に形成する段階と、ある電圧に応答して
第２の導電型のキャリアのための転送電位ウェルを形成
させる転送ゲート電極を、上記トランジスタゲート電極
から離間させて上記絶縁層上に形成する段階とを具備す
ることを特徴とする能動トランジスタピクセル電荷結合
素子を製造する方法。 （２２） 少なくとも１つの電荷蓄積ウェル７０及び８
０と、１つの電荷蓄積ウェル７０から別の電荷蓄積ウェ
ル８０へ電荷を転送する電荷転送構造と、ウェルから電
荷を除去することなく電荷蓄積ウェル内の電荷レベルを
検知する電荷センサとを有するイメージセンサ要素。他
の素子、システム及び方法も開示される。

【００１９】本発明を図示実施例を参照して説明した
が、この説明が本発明を限定すると考えるべきではな
い。図示実施例の種々の変更及び組合わせ、並びに本発
明の他の実施例は当業者には明白であろう。従って、特
許請求の範囲はこれら何れの変更もしくは実施例も包含
することを意図しているものである。

【図面の簡単な説明】

【図１】能動トランジスタピクセルを有する仮想フェー
ズＣＣＤ要素の断面図である。

【図２】図１の素子が作る電位ウェルの図である。

【図３】図１の素子の斜視図である。

【図４】図１の素子の側断面図である。

【図５】アンチブルーミングドレインを示す図１の素子
の側断面図である。

【図６】図１の素子の製造段階の前半を示す図である。

【図７】図１の素子の製造段階の中間を示す図である。

【図８】図１の素子の製造段階の後半を示す図である。

【図９】垂直及び水平シフトレジスタを有するＣＣＤセ
ンサアレイと、ＣＣＤメモリアレイとを有するＣＣＤア
レイの図である。

【図１０】図９の素子への種々の入力を示すタイミング
図である。

【図１１】図１のＣＣＤ要素を使用したアレイの回路図
である。

【図１２】垂直及び水平デコーダを有するＣＣＤセンサ
アレイと、垂直及び水平デコーダを有するＣＣＤメモリ
アレイとを有するＣＣＤアレイの図である。

【符号の説明】

２０ Ｐ型シリコンサブストレート ２２ Ｎ型層 ２４、２６、２８、３０ Ｐ＋仮想フェーズ領域 ３２ Ｐ＋ソース ３４ ゲート絶縁物 ３６、３８ 転送ゲート ４０ トランジスタゲート ４２ ドナー注入物 ４３ ドナー不純物 ４４、４８ Ｐ＋溝 ４５ ドナー不純物領域 ４９ Ｎ＋領域 ６０ クロックドバリヤ ６４ クロックドウェル ６８ 仮想バリヤ ７０ トランジスタゲートウェル ７４ 仮想ウェル ７６ クロックドバリヤ ８０ クロックドウェル １００ イメージ検知領域 １０２ デュアルフィールドＣＣＤメモリ領域 １０４ 水平シフトレジスタ １０６ 垂直シフトレジスタ １０８ 水平スイッチ １１０ 垂直スイッチ １１２ 直列ＣＣＤレジスタ １１４ 電荷クリアリングドレイン １１６、１１８ 電荷検出増幅器 １２０ フォトサイト １２２ アレイ列（Ｘアドレス） １２４ アレイ行（Ｙアドレス） １３４ 出力トランジスタ １５０ 電荷積分及び非破壊読み出し期間 １５２ メモリへの転送期間 １５４ 別の積分期間 ２００ イメージ検知領域 ２０２ フィールドメモリ領域 ２０４ イメージ検知領域用水平デコーダ ２０５、２０７、２１３、２１５ 論理入力 ２０６ イメージ検知領域用垂直デコーダ ２０８ イメージ検知領域用水平スイッチ ２１０ イメージ検知領域用垂直スイッチ ２１２ メモリ領域用水平デコーダ ２１４ メモリ領域用垂直デコーダ ２１６ メモリ領域用水平スイッチ ２１８ メモリ領域用垂直スイッチ ２２０ 直列レジスタ ２２２ 電荷クリアリングドレイン ２２４、２２６、２２８ 電荷検出増幅器 ２３０ クリアリングゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの電荷蓄積ウェルと、 上記電荷蓄積ウェルから電荷を転送する電荷転送構造
   と、 上記電荷蓄積ウェルから電荷を除去することなくウェル
   内の電荷レベルを検知する電荷センサとを具備すること
   を特徴とするイメージセンサ。
2. 【請求項２】 第１の導電型の半導体サブストレートを
   形成する段階と、 第２の導電型の半導体層を、上記サブストレート内に形
   成する段階と、 第２の導電型のキャリアのための仮想フェーズ電位ウェ
   ルを形成する第１の導電型の仮想フェーズ領域を、上記
   半導体層内に形成する段階と、 第１の導電型のトランジスタソース領域を、上記仮想フ
   ェーズ領域から離間した上記半導体層内に形成する段階
   と、 絶縁層を、上記半導体層上に形成する段階と、 ある電圧に応答して第２の導電型のキャリアのためのト
   ランジスタ電位ウェルを形成させるトランジスタゲート
   電極を、上記トランジスタソース領域を取り囲む上記半
   導体層上で且つ上記仮想フェーズ領域間に位置するよう
   に上記絶縁層上に形成する段階と、 ある電圧に応答して第２の導電型のキャリアのための転
   送電位ウェルを形成させる転送ゲート電極を、上記トラ
   ンジスタゲート電極から離間させて上記絶縁層上に形成
   する段階とを具備することを特徴とする能動トランジス
   タピクセル電荷結合素子を製造する方法。