JP3084034B2

JP3084034B2 - 半導体装置

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Publication number: JP3084034B2
Application number: JP02041078A
Authority: JP
Inventors: 俊文尾崎; 利明増原; 秋元　　肇; 秀行小野; 治彦田中; 一也徳升
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-02-23
Filing date: 1990-02-23
Publication date: 2000-09-04
Anticipated expiration: 2015-09-04
Also published as: JPH03245574A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はアナログ信号を伝達増幅するための集積回
路、特にCCD型固体撮像素子における信号出力回路、お
よび該回路に好適なMOSトランジスタの改良に関する。

［従来の技術］従来、家庭用ビデオカメラ等に用いられる固体撮像素
子には、CCD型固体撮像素子が広く用いられている。こ
の種のCCD型固体撮像素子については、アイ・エス・エ
ス・シー・シーダイジェストオブテクニカルペ
ーパーズ第96頁から第97頁（1985）（ISSCC DIGEST O
F TECHNICAL PAPERS,p.96−97（1985））並びに、テ
レビジョン学会全国大会予稿集３−11,p.57−58;1983.7
において論じられている。

上記文献に記載されているCCD型固体撮像素子は第15
図に示すインターライン型と呼ばれる素子構成をもち、
その出力回路は第16図に示す２段のソースフォロワー回
路よりなり、出力回路を構成するトランジスタは第17図
に示す断面構造を持つ。

第15図において、151は光電変換を行うホトダイオー
ド、152、153はホトダイオードで光電変換された信号電
荷を転送するための垂直CCD及び水平CCD、154は信号電
荷を検知出力するための出力回路である。ホトダイオー
ド151で光電変換された信号電荷は、一括して垂直CCD15
2に送られ、ついで一行ずつ水平CCD153に転送され、そ
の後水平CCD153内を順次転送され、出力回路154で電圧
に変換され、素子外部に出力される。

第16図において、110、111はそれぞれ初段ソースフォ
ロワーを構成するドライバトランジスタ、負荷トランジ
スタ、112、113はそれぞれ次段ソースフォロワーを構成
するドライバトランジスタ、負荷トランジスタ、114は
水平CCD153から信号電荷の送られてくる浮遊拡散層115
を水平CCDの転送周期ごとにリセットするためのリセッ
トトランジスタである。また、VRD、ΦＲはそれぞれ、
浮遊拡散層115のリセット電圧、リセットパルス、VGは
負荷トランジスタのゲート電圧、VDは出力回路の電源電
圧であり、出力回路のグランドは素子が形成されている
ウェルの電圧と等しくなっている。

信号電荷は水平CCDより浮遊拡散層115に転送され、こ
の結果生じる浮遊拡散層115の電位変化がトランジスタ1
10、111からなる初段ソースフォロワーにより検出さ
れ、トランジスタ112、113からなる次段ソースフォロワ
ーにより外部に出力される。ついで、リセットパルスΦ
Ｒがリセットトランジスタ114のゲートに入力され、浮
遊拡散層115はリセット電圧VRDにリセットされる。以上
の動作が繰り返され、信号が順次出力される。

第17図は、第16図の初段ソースフォロワードライバト
ランジスタ110のＢ−Ｂ′部分の断面構造図を示す図
で、ｎ型基板27上に形成されたｐウェル26上にポリシリ
コンゲート116が形成され、これと自己整合的にドレイ
ンとなるｎ＋拡散層24、ソースとなるｎ＋拡散層23が形
成される。

［発明が解決しようとする課題］上記従来技術は、出力回路154の電源電圧が高いの
で、回路を構成しているトランジスタの耐圧上の観点か
ら、チャネル長の短いトランジスタを用いることが出来
ず、このため出力回路の雑音が多く、消費電力も大きい
という問題があった。

すなわち、上記従来技術に用いられている垂直CCD152
並びに水平CCD153は、第17図のｐウェル26に構造的に結
ばれた半導体基板の表面に半導体基板電位より低い電位
の井戸を形成しこの井戸の中を順次信号電荷を移送する
ことをその動作原理としている。したがって、水平CCD1
53の電位の井戸から電荷を転送するために出力回路の浮
遊拡散層115のリセット電圧VRD、ならびに浮遊拡散層11
5を入力端子としている出力回路の電源電圧VDは、13v程
度になる。出力回路のグランド電位は基板（第17図のｐ
ウェル26）と同電位になっているから、電源投入時ある
いは切断時においては、13vの高い電圧が出力回路を構
成する各トランジスタのソースドレイン間ににかかる場
合がある。さらに、素子の動作中においても、出力回路
を構成する各トランジスタのソースドレイン間には7v程
度の高い電圧がかかる。

一方、このようなCCDの出力回路のドライバトランジ
スタのソースドレイン間の耐圧特性は第18図に示すよう
になっている。すなわち第18図は、ゲート電極のチャネ
ル長を横軸とし、ソースドレイン間電圧を縦軸としてソ
ースドレイン間耐圧特性を図示したものである。図中、
特性（１）は信頼度からきまる耐圧特性で、この特性で
意図している通常の信頼度を得るためには、各チャネル
長に対して同特性曲線以下のソースドレイン間電圧で動
作させることが必要であることを示している。また特性
（２）はソースドレイン間瞬時最大許容耐圧特性で、ソ
ースドレイン間に瞬時的にも同特性曲線以上の電圧がか
かるとトランジスタは破壊する恐れがあることを示して
いる。さらに同図には、ドライバトランジスタのソース
ドレイン間にかかる電圧として、上記した動作時電圧7V
と電源投入時等瞬時的にかかる最大電圧13Vのレベルを
示している。この図からわかるように、特性（２）によ
り耐圧不良にならないようにするため、さらに特性
（１）により長期信頼度劣化を防ぐため、トランジスタ
のチャネル長は３ミクロン以上にせざるを得ないもので
あった。

ところで第15図および第16図に戻り、上記従来例の雑
音は、主として出力回路154で発生する。出力回路の雑
音は、リセットトランジスタ114の熱雑音により生じる
リセット雑音、出力回路を構成するトランジスタの1/f
雑音、熱雑音からなる。この３成分のうちリセット雑
音、1/f雑音は、相関二重サンプリング法により、熱雑
音に比し無視できる値にまで低減できる。また、熱雑音
のうち次段ソースフォロワで発生する成分は、初段ソー
スフォロワーで発生する成分に比べ無視できる値に設計
することが可能である。一方、筆者等の知見によれば、
初段ソースフォロワの熱雑音による信号対雑音比はドラ
イバトランジスタ110のゲート容量が浮遊拡散層115に付
随する寄生容量に等しいとき最良となる。一方、この条
件下で信号対雑音比はドライバトランジスタ110のチャ
ネル長にほぼ反比例する。すなわち、この観点ではチャ
ネル長を短くする方がよい。しかし、先に述べた耐圧上
の理由により、短チャネル化には下限が有り、したがっ
て素子の信号対雑音比の上限が生じていた。

また、上記従来技術の消費電力は、水平CCD153と出力
回路154で発生する。出力回路154では、素子外部の10pf
程度の大容量を高速で駆動する必要のある次段ソーフォ
ロワーで主として生じる。本回路のカットオフ周波数
は、次段ソースフォロワードライバトランジスタ112の
チャネル長の1/2乗に反比例し、チャネル幅並びに貫通
電流の1/2乗に比例する。また、消費電力は、電源電圧V
Dよりグランド電圧0vを引いた値と貫通電流に比例す
る。ところで、次段ソースフォロワードライバトランジ
スタ112は、初段ソースフォロワーの負荷となってお
り、所要の周波数特性を得るためにゲート面積には上限
が生じる。この結果、耐圧から許容できる最小のチャネ
ル長を用いると、チャネル幅の上限が決まる。従って、
所望の周波数特性を得るには、貫通電流を増加せざるを
得ず、消費電力が大きかった。

なお、上記従来技術ではCCD型固体撮像素子の例を述
べたが、以上の耐圧上の制約に基づく雑音と消費電力に
関する２つの問題は従来の低雑音低消費電力を要する電
荷転送素子の出力回路全般にわたる問題であった。ま
た、上記従来例では、ソースフォロワー回路の例を述べ
たが、信号電荷による浮遊検出ノードの電圧変化をMOS
トランジスタにより検知出力するものであれば、回路形
態によらず同様な問題が起きていた。

さらに、5vの電源電圧を用いるアナログ集積回路で
は、チャネル長を短くするとドレイン側の電圧の影響が
ソース側に及ぶようになり、このためドレインコンダク
タンスが増加し、増幅器の利得が低下するという問題が
あった。

本発明の目的は、CCD型固体撮像素子、さらに、広く
は、電荷移送素子の出力回路の信号対雑音比を向上する
ことにある。

本発明の他の目的は、CCD型固体撮像素子、さらに、
広くは、電荷移送素子の出力回路の低消費電力化を図る
ことにある。

本発明の更に他の目的は、アナログ集積回路を構成す
る増幅器の利得を向上することにある。

またこれらの目的達成に好適なMOSトランジスタを提
供することを目的とする。

［課題を解決するための手段］上記目的を達成するために、本発明のMOSトランジス
タは、ソース電極とドレイン電極との間のゲート電極を
第１のゲート電極として、第１のゲート電極とドレイン
電極との間に第２のゲート電極を設け、該第２のゲート
電極は、第１図のように、その一部が絶縁層を介して第
１のゲート電極と相互に重なりを有することを特徴とす
る、またあるいは、第１のゲート電極とドレイン電極と
の間に、第４図のように、該ゲート電極長に比べて微小
な空隙を介して第２のゲート電極を設けることを特徴と
する。

あるいは、上記目的を達成するための本発明の半導体
装置は、同一半導体基板上に電荷移送素子とMOSトラン
ジスタとを設け、かつ、信号電荷を順次転送する電荷移
送素子からの信号電荷により電圧が変化する浮遊検出ノ
ードにそのMOSトランジスタのゲート電極を接続し、電
荷移送素子の出力回路を構成した半導体装置において、
上記浮遊検出ノードに接続したMOSトランジスタは、そ
のゲート電極を第１のゲート電極としてこれとドレイン
電極との間に第２のゲート電極を設け、第１と第２のゲ
ート電極は絶縁層を介して相互に一部重なりを持たせる
か、もしくはゲート電極長に比べて微小な空隙を介して
第１と第２のゲート電極を設けた上記本発明のMOSトラ
ンジスタであること、あるいは、このMOSトランジスタ
として、少なくともドレイン側の拡散層をそのゲート電
極から一定の距離をおいて形成し、該拡散層と該ゲート
電極間に該拡散層と同一極性で該拡散層より低濃度の不
純物層を設けた、例えば第12図のようなMOSトランジス
タであること、あるいは、このMOSトランジスタとし
て、少なくともドレイン側の拡散層のまわりに該拡散層
と同一極性で該拡散層より低濃度の不純物層を設けた、
第14図のようなMOSトランジスタであることを特徴とす
る。

その半導体装置としての構成例には第２図あるいは第
16図が対応する。

また上記目的を達成するための半導体装置として、同
一半導体基板上に電荷移送素子とMOSトランジスタとを
設け、かつ、信号電荷を順次転送する電荷移送素子から
の信号電荷により電圧が変化する浮遊検出ノードに上記
MOSトランジスタのゲート電極を接続し、電荷移送素子
の出力回路を構成した半導体装置において、上記MOSト
ランジスタの上記ゲート電極のチャネル長を３ミクロン
以下とすることを特徴とする。

このことは、第18図について前記したように、従来耐
圧と信頼度の観点で制約されたチャネル長の下限値を越
えて短チャネル化するものである。

またあるいは、上記目的を達成するための半導体装置
は、同一半導体基板上に電荷移送素子とMOSトランジス
タとを設け、かつ、上記浮遊検出ノードにMOSトランジ
スタを接続し電荷移送素子の出力回路を構成した上記半
導体装置において、その出力回路のグランド電位を電荷
移送素子の形成されている基板電位より低くすることを
特徴とする。

上記浮遊検出ノードに接続した、第１と第２のゲート
電極を設けた上記MOSトランジスタは、その第２のゲー
ト電極下に形成されるMOSトランジスタを飽和動作する
ように各動作電圧を設定することが好ましい。

その動作電圧範囲例は第３図に示されている。

またあるいは、上記目的を達成するための半導体装置
は、上記電荷移送素子の出力回路の上記MOSトランジス
タの第２のゲート電極を、第６図のように、浮遊検出ノ
ードの信号電荷による電圧変化と同極性の電圧変動の生
じる該出力回路内の出力点に接続すること、あるいは第
２のゲート電極を、第５図のように、該MOSトランジス
タのドレイン点に接続することを特徴とする。

さらに出力回路の低消費電力化の目的を達成するため
本発明では、上記浮遊検出ノードにMOSトランジスタの
ゲート電極を接続し、電荷移送素子の出力回路を構成
し、かつ該出力回路に外部駆動用MOSトランジスタを有
する半導体装置において、第８図に示すように、上記両
MOSトランジスタのうち少なくとも外部駆動用MOSトラン
ジスタは、第１のゲート電極と第２のゲート電極を設け
た上記本発明のMOSトランジスタであることを特徴とす
る。

そしてこのような出力回路を、固体撮像素子として同
一半導体基板上に光学情報を取り出す光電変換素子群
と、該素子に蓄積された光信号を順次転送する垂直CCD
と水平CCDとともに構成し、これらを集積化することが
好ましい。

また、アナログ集積回路を構成する増幅器の利得を向
上させる、更に他の目的を達成するために、本発明は、
同一半導体基板上にアナログ信号を伝達もしくは増幅す
る回路群を設けたアナログ集積回路の半導体装置におい
て、該回路群の少なくとも一部を、第１のゲート電極と
第２のゲート電極とを設けた上記本発明のMOSトランジ
スタで構成することを特徴とする。

［作用］ MOSトランジスタのゲート電極を第１のゲート電極と
して、第１のゲート電極とドレイン電極との間に第２の
ゲート電極を設け、該第２のゲート電極は、その一部が
絶縁層を介して第１のゲート電極と相互に重なりを有す
るようにすることにより、またあるいは、第１のゲート
電極とドレイン電極との間に、該ゲート電極長に比べて
微小な空隙を介して第２のゲート電極を設けることによ
り、それぞれのゲート電極下のチャネルがソースとドレ
イン間で接してつながるように形成することが可能にな
る。本発明のMOSトランジスタの上記構成はこのような
チャネルの形成を意図するものである。そしてこれによ
り、第１と第２のゲート電極下にそれぞれのMOSトラン
ジスタが形成されることになる。そこでソースドレイン
間電圧はそれぞれのチャネル領域で分担することにな
り、したがってソースドレイン間間隔を所望の値とする
ことによりソースドレイン間電界を容易に弱めることが
可能になる。したがって第18図について前記した説明か
ら容易にわかるように、ゲートの短チャネル化が、耐圧
不良や長期信頼度劣化の恐れを招くことなく可能とな
る。そして短チャネル化を果たすことにより前に述べた
理由により、このトランジスタを用いた回路の信号対雑
音比や低消費電力化を向上させることも可能になる。

電荷移送素子の出力回路の信号電荷により電圧が変化
する浮遊検出ノードにゲート電極が接続されたMOSトラ
ンジスタに上記本発明のMOSトランジスタを用いればド
レイン電界を弱めることが可能になることは上記したと
うりであるが、このほか、上記浮遊検出ノードに接続し
たMOSトランジスタのゲート電極から一定の距離をおい
て形成したドレイン拡散層とゲート電極間に設けた拡散
層と同一極性でより低濃度の不純物層、もしくは、ドレ
イン拡散層のまわりに設けた拡散層と同一極性でより低
濃度の不純物層は、上記MOSトランジスタのドレイン側
の電界を弱めるように働く。

さらに、出力回路のグランド電位を電荷移送素子の形
成されている基板電位より低くすることは、電源投入、
切断時あるいは動作時の上記MOSトランジスタへの印加
電圧を低くすることになる。

また、浮遊検出ノードにゲートを接続した上記MOSト
ランジスタのドレイン側に上記第２のゲート電極を設
け、第２のゲート電極を浮遊検出ノードの信号電荷によ
る電圧変化と同極性の電圧変動の生じる出力回路内の出
力点に接続することにより、信号電荷による上記トラン
ジスタのソースドレイン間電圧の増加を防ぐことが可能
になる。

以上の結果、ドレイン側電界が弱まり、上記MOSトラ
ンジスタのチャネル長を短くしても、ソースドレイン間
の耐圧不良並びにトランジスタの長期信頼度劣化を起こ
すことがなく、出力回路を低雑音化することが可能にな
る。

浮遊検出ノードに接続したゲートのチャネル長を従来
の制約を越えて３ミクロン以下にすれば出力回路の低雑
音化を従来以上に向上させることが可能になる。

第１と第２のゲート電極を用いた上記本発明のMOSト
ランジスタの第１のゲート電極を浮遊検出ノードに接続
した構成で、第２のゲート電極下に形成されるMOSトラ
ンジスタを飽和動作させることは、ドレイン電界を緩和
させるものである。

また、上記出力回路の外部駆動用のMOSトランジスタ
に第１と第２のゲート電極を用いた上記本発明のMOSト
ランジスタを適用すれば、外部駆動用のトランジスタの
ドレイン電界が弱まり、短チャネル化が可能となり、し
たがって出力回路を低消費電力にすることが可能にな
る。

上記本発明のMOSトランジスタでは、ドレイン電界を
弱めるとともに、ドレイン電圧のソースに与える影響を
小さくすることになるので、これによりドレインコンダ
クタンスが小さくなる。したがって、このようなMOSト
ランジスタをアナログ集積回路の少なくとも一部の回路
に用いることにより、高い利得を持つ増幅器を実現する
ことが可能になる。

［実施例］第１の実施例本発明の第１の実施例を第１図から第３図により説明
する。本実施例は、MOSトランジスタにおいて、そのゲ
ート電極を第１のゲート電極としてそのドレイン側に第
２のゲート電極を設け、かつ第１のゲート電極と第２の
ゲート電極を一部に絶縁層を介して重なりを設けたMOS
トランジスタ例と、これをCCD型固体撮像素子出力回路
に用いた例である。第１図は第１の実施例のMOSトラン
ジスタの断面構造図、第２図は第１の実施例の出力回路
の回路構成図、第３図は第２図のバッファトランジスタ
１のゲート電圧の適正動作範囲を示す図である。なお、
第１図は第２図Ａ−Ａ′の部分の断面構造でもある。

第１図のMOSトランジスタでは、ｎ型基板27上のｐウ
ェル26及びｐ＋ウェル25上に第１のゲート電極である第
１層ポリシリコンゲート電極22と、これと一部に絶縁層
を介して重なりをもって第２のゲート電極となる第２層
ポリシリコンゲート電極21が形成され、さらにドレイン
となるｎ＋拡散層24、ソースとなるｎ＋拡散層23が設け
られている。

第１層と第２層それぞれのポリシリコンゲート電極下
のチャネルはソースとドレイン間で相互に接してつなが
るように形成される。図中のＬは第１層ポリシリコンゲ
ート電極側のチャネル長を示す。したがってこれとドレ
イン拡散層との間が第２層ポリシリコンゲート電極側の
チャネル長に相当する。そしてこれらのゲート電極下に
それぞれのMOSトランジスタが形成されることになる。

ソースドレイン間電圧はこの両チャネル長の領域が分
担することとなる。したがってソースドレイン間間隔を
所望の値にすることによりドレイン電界を容易に弱める
ことができる。

第２図において、第15図と同様に、出力回路は２段の
ソースフォロワーで構成され、２、３はそれぞれ初段ソ
ースフォロワーを構成するドライバトランジスタ、負荷
トランジスタ、４、５はそれぞれ次段ソースフォロワー
を構成するドライバトランジスタ、負荷トランジスタ、
６は水平CCD153から信号電荷の送られてくる浮遊拡散層
115を水平CCDの転送周期ごとにリセットするためのリセ
ットトランジスタである。また、VRD、ΦＲ、VG、VDは
第15図と同様である。１は初段ソースフォロワードライ
バトランジスタ２のドレイン側電界を弱めるためのバッ
ファトランジスタ、VTGはバッファトランジスタ１の直
流ゲート電圧である。又、図中の太線は、トランジスタ
がディプレッション型であることを示す。本回路の動作
は、第15図と同様である。また第２図の初段ソースフォ
ロワードライバトランジスタのゲート電極は第１図の第
１層ポリシリコンゲート電極22であり、第２図のバッフ
ァトランジスタのゲート電極は第１図の第２層ポリシリ
コンゲート電極21である。

第３図はバッファトランジスタ１の直流ゲート電圧VT
Gの適正動作範囲を示す図である。図中、VthTG、VthDは
それぞれバッファトランジスタ１と初段ソースフォロワ
ードライバトランジスタ２のしきい値電圧、β、Ｌ、Ｗ
はそれぞれバッファトランジスタ１のドレインコンダク
タンス定数、チャネル長、チャネル幅、Ｉは初段ソース
フォロワーの貫通電流である。初段ソースフォロワード
ライバトランジスタ２が飽和動作し初段ソースフォロワ
ードライバトランジスタ２の相互コンダクタンスの劣化
が生じないように、初段ソースフォロワードライバトラ
ンジスタ２のゲート電圧となるリセット電圧に対し、バ
ッフアトランジスタ１の直流ゲート電圧VTGは、図中Ａ
の直線より高い電圧とする。また、バッファトランジス
タ１が飽和動作しドレイン電界の強い緩和効果が得られ
るように、電源電圧VDに対しバッフアトランジスタ１の
直流ゲート電圧VTGは、図中Ｂの直線より低い電圧とす
る。

本実施例によれば、初段ソースフォロワードライバト
ランジスタ２のドレイン電界を緩和し、したがってトラ
ンジスタの耐圧を向上することが出来る。そこで初段ソ
ースフォロワードライバトランジスタ２を短チヤネル化
することができるようになり、これにより、高い信号対
雑音比をもつCCD型固体撮像素子を実現できる。かつ、
ドレイン電界の緩和により、初段ソースフォロワードラ
イバトランジスタのドレインコンダクタンスも低減出
来、高い電圧利得をもつCCD型固体撮像素子の出力回路
を提供できる。

なお、本実施例では、バッファトランジスタ１と初段
ソースフォロワードライバトランジスタ２が、ともにｎ
チャンネルトランジスタの場合を述べたが、ｐチヤネル
の場合も同様である。

さらに、本実施例では、バッファトランジスタ１と初
段ソースフォロワードライバトランジスタ２が、ともに
エンハンスメント型の場合を述べたが、ともにディプレ
ッション型でも、いずれか一方がディプレッション型で
も同様である。

また、本実施例では、ｎ型基板27上のｐウェル26及び
ｐ＋ウェル25上に初段ソースフォロワードライバトラン
ジスタ２のバッファトランジスタ１と初段ソースフォロ
ワードライバトランジスタ２が形成された場合を述べた
が、本発明は基板構造によらずに実施できるのはいうま
でもない。

なお、本実施例では、ソースフォロワーの場合を述べ
たが、インバータ等他の回路構成でも、本発明は、同様
な効果がある。

さらに、本実施例は、CCD型固体撮像素子の出力回路
だけでなく、電荷移送素子の出力回路の低雑音化、光電
圧利得化にも効果がある。

また、第１のゲート電極と第１のゲート電極と空乏層
によりチャネルの接続された第２のゲート電極を有する
MOSトランジスタを用いることにより、アナログ集積回
路の高利得化ができる。

第２の実施例第４図は、MOSトランジスタの他の実施例の断面構造
図を示す。第４図では第１のゲート電極と第２のゲート
電極間にゲート電極長に比べて微小な空隙を設け、両電
極下のチャネルをソースドレイン間でそれぞれつながる
ように形成させたものである。空隙が非常に微小であれ
ばこのようなチャネル形成も可能である。これによりド
レイン電界を弱めるようにしたことは第１図のものと同
様である。なお、図中のＬは第１層ポリシリコンゲート
電極側のチャネル長を示す。この実施例を半導体装置例
として第２図の初段ソースフォロワーに用いた場合、第
４図の断面図は第２図のＡ−Ａ′に対応する部分の断面
構造図を示すものでもある。その場合に、第４図と第２
図中、22から27までは第２図と同様で、28は、初段ソー
スフォロワードライバトランジスタ２のゲート電極とな
る第１層ポリシリコン22と微小な空隙を介し設けられた
バッファトランジスタ１のゲート電極となる第１層ポリ
シリコンゲート電極である。２つのポリシリコン電極間
には、拡散層は、形成されていない。

本実施例によれば、第１の実施例のようにポリシリコ
ン層を重ねることなく、１層のポリシリコン層を形成す
るだけで、第１の実施例と同様の効果を得ることがで
き、製作工程を簡略化できる。

第３の実施例第５図に示す実施例は、第１の実施例において、第２
のゲート電極をドレイン点に接続したCCD型固体撮像素
子の出力回路である。図中１から６、153、115、VRD、
ΦＲ、VG、VDは、第２図と同様である。バッファトラン
ジスタ１のゲート端子は、電源電圧VDに接続されてい
る。この結果、ピン数を低減出来る。

なお、第３図で述べた直線Ｂの条件を満たすため、バ
ッファトランジスタ１のしきい値電圧は、正としてい
る。

第４の実施例第６図は信号電荷により電圧が変化する浮遊検出ノー
ドにゲート電極が接続されたMOSトランジスタのドレイ
ン側に第２のゲート電極を設け、第２のゲート電極を浮
遊検出ノードの信号電荷による電圧変化と同極性の電圧
変動の生じる出力回路内の出力点に接続したCCD型固体
撮像素子の出力回路構成図である。図中の符号は、第２
図と同様である。本実施例では、信号電荷による浮遊拡
散層115の電位変化はトランジスタ２、３からなる初段
ソースフォロワーにより検出され、トランジスタ４、５
からなる次段ソースフォロワーにより素子外部に出力さ
れるとともにバッファトランジスタ１のゲートに伝えら
れる。初段ソースフォロワードライバトランジスタ２の
ドレイン電圧となるバッファトランジスタ１のゲート下
電位変化と、ソース電圧となる初段ソースフォロワーの
出力Ｃの電位変化は、同極性となり、信号電荷によるソ
ースドレイン間電圧の増加を防ぐことが出来る。以上の
結果、信号電荷によるドレイン側電界の増加を低減出
来、初段ソースフォロワードライバトランジスタ２のチ
ャネル長を短くしても、長期信頼度劣化は起こることが
なく、出力回路を低雑音化することが出来る。さらに、
初段ソースフォロワードライバトランジスタ２のソース
ドレイン間の電圧をほぼ一定に保てるため、回路上のド
レインコンダクタンスを低減し、高い利得を持つCCD型
固体撮像素子の出力回路を得ることが出来る。

なお、本実施例では、第１の実施例と同様に、第２の
ゲート電極が信号電荷により電圧が変化する浮遊検出ノ
ードに接続された第１のゲート電極と一部に重なりを有
する場合を述べたが、両ゲートが重なりを有さず両ゲー
ト間に拡散層のある場合にも、同様の効果がある。

さらに、本実施例においても、第３図で述べた直線Ａ
の条件を満たす必要がある。このために、バッファトラ
ンジスタ１のゲートへの入力電圧となる次段ソースフォ
ロワーの出力電圧VOUTを上げるために、次段ソースフォ
ロワードライバトランジスタ４は、ディプレッショント
ランジスタで構成している。なお、このような動作点設
定は、バッファトランジスタ１をディプレッション型、
初段ソースフォロワードライバトランジスタ２エンハン
スメント型とし、VthTG−VthDを負の大きな値とするこ
とによっても実現できる。

また、本発明は、CCD型固体撮像素子の出力回路だけ
でなく、電荷移送素子の出力回路の低雑音化、高電圧利
得化及びアナログ集積回路の高利得化にも適用できる。

第５の実施例第４の実施例においては、次段ソースフォロワーの出
力電圧VOUTは高い電圧となり、次段ソースフォロワー負
荷５のソースドレイン間に高い電圧がかかり、その耐圧
が問題となることがある。第７図は、バッファトランジ
スタ１の駆動段となる次段ソースフォロワードライバト
ランジスタ４と負荷トランジスタ５の間にゲートとドレ
インの接続された次段高耐圧化トランジスタ61を設け、
負荷トランジスタ５のソースドレイン間電圧を低減した
CCD型固体撮像素子の出力回路構成図である。負荷トラ
ンジスタ５のドレインＤの電圧は、VOUTより高耐圧化ト
ランジスタ61のゲートソース間電圧だけ低い電圧とな
る。この結果、負荷５の耐圧が問題とならなくなる。

又、第４の実施例では、次段ソースフォロワーのドラ
イバトランジスタの基板効果により、Ｃ点とVOUTの電圧
変化が等しくならず、初段ソースフォロワードライバト
ランジスタ２のソースドレイン間の電圧は完全には一定
にはならない。本実施例では、次段ソースフォロワード
ライバトランジスタ４と次段高耐圧化トランジスタ61を
次段高耐圧化トランジスタ61のソースＤに接続したＰウ
ェル内にいれ、次段ソースフォロワードライバトランジ
スタの基板効果を低減している。この結果、Ｃ点とVOUT
の電圧変化がほぼ等しくなり、さらに、耐圧向上とドレ
インコンダクタンス低減をはかれる。

なお、ドライバトランジスタと負荷トランジスタの間
にゲートとドレインの接続された高耐圧化トランジスタ
を設け、各トランジスタのソースドレイン間電圧を低減
するという本発明は、本実施例で述べたCCD型固体撮像
素子の出力回路だけでなく、電荷移送素子の出力回路の
アナログ集積回路の高耐圧化にも適用できる。

第６の実施例第８図は、素子外部を駆動するためのMOSトランジス
タのドレイン側にゲート電極と空乏層によりチャネルの
接続された第２のゲート電極を設けたCCD型固体撮像素
子の出力回路構成図である。出力回路は200万画素程度
のハイビジョン用素子で通例用いられている３段のソー
スフォロワーで構成され、１から６、153、115、VRD、
ΦＲ、VG、VDは第２図と同様で、71、72、73は、それぞ
れ終段ソースフォロワーを構成するバッファトランジス
タ、ドライバトランジスタ、負荷トランジスタである。
本実施例では、トランジスタ４、５からなる次段ソース
フォロワーは初段ソースフォロワーの低い電圧レベルを
終段ソースフォロワーの動作に適切な電圧レベルまで上
げるレベルシフトの役割をするとともに、大きな入力容
量をもつ終段ソースフォロワーを駆動するためのバッフ
ァとなっている。上記レベルシフトのため、次段ソース
フォロワードライバトランジスタ４は、ディフプレッシ
ョン型トランジスタとしている。

本実施例によれば、素子外部を駆動するための終段ド
ライバトランジスタ72のドレイン側に設けたゲート電極
と空乏層によりチャネルの接続された第２のゲート電極
を有するバッファトランジスタ71によりドレイン電界が
弱まり、終段ドライバトランジスタ72の短チャネル化が
可能となり、低消費電力CCD型固体撮像素子の出力回路
を実現できる。

第７の実施例第６の実施例で述べた３段のソースフォロワー構成に
おいては、次段ソースフォロワーで不要な消費電力が発
生する。第９図は、次段ソースフォロワードライバトラ
ンジスタ４と負荷トランジスタ５の間にゲートとドレイ
ンの接続された次段ソースフォロワー出力トランジスタ
81を設け、次段ソースフォロワー出力トランジスタ81の
ソースを出力端子とすることにより、この問題を解決し
たCCD型固体撮像素子の出力回路構成図である。図中１
から６、153、115、VRD、ΦＲ、VG、VDは第２図と同様
で、81は素子外部を駆動する次段ソースフォロワー出力
トランジスタである。第４の実施例と同様に次段ソース
フォロワードライバトランジスタ４のソースをバッファ
トランジスタ１のゲートに接続している。また、第５の
実施例と同様に次段ソースフォロワードライバトランジ
スタ４と次段ソースフォロワー出力トランジスタ81をVO
UTに接続したＰウェル内に形成している。

トランジスタ１から３よりなる初段ソースフォロワー
は、まず、ゲート容量の小さい次段ソースフォロワード
ライバトランジスタ４を駆動し、ついで、次段ソースフ
ォロワー出力トランジスタ81が素子外部の負荷を駆動す
る。この結果、次段ソースフォロワーは、小さな入力容
量と素子外部を駆動するための低いインピーダンスを兼
ね備えることが出来、ソースフォロワーを２段構成と
し、低消費電力CCD型固体撮像素子の出力回路を実現出
来る。

なお、次段ソースフォロワー出力トランジスタ81は、
第４の実施例における次段高耐圧化トランジスタ61と同
様の効果も持つ。

第８の実施例第６の実施例で述べた３段のソースフォロワー構成に
おいては、各ソースフォロワーの電圧利得が１以上とな
りえないため、素子出力端の信号電圧振幅が小さく、素
子外部の信号処理に不都合を生じる場合がある。第10図
は、次段をインバータとすることにより、素子出力端の
信号電圧振幅を大きくしたCCD型固体撮像素子の出力回
路構成図である。図中１から３、６、153、115、VRD、
ΦＲ、VG、VDは第２図と同様で、91、92はそれぞれ次段
インバータを構成するドライバトランジスタ、負荷トラ
ンジスタ、93、94、95はそれぞれ終段ソースフォロワー
を構成するドライバトランジスタ、出力トランジスタ、
負荷トランジスタ、96は次段インバータをセルフバイア
スするためのオートバイアストランジスタ、97は初段ソ
ースフォロワーの信号出力を次段インバータに伝えるた
めの結合容量である。また、終段ソースフォロワードラ
イバトランジスタ93と終段ソースフォロワー出力トラン
ジスタ94をVOUTに接続したＰウェル内に形成し基板効果
を低減している。

水平CCD153による水平一行の走査が始まる前（水平ブ
ランキング期間）にバイアスパルスΦＢが高い電圧とな
りオートバイアストランジスタ96が導通し、次段インバ
ータが高利得領域にセルフバイアスされる。ついで、走
査が始まると、初段ソースフォロワーの信号出力は結合
容量97を介し次段インバータに伝えられ、電圧振幅が増
幅されたのち、終段ソースフォロワードライバトランジ
スタ93でレベルシフトされ、終段ソースフォロワー出力
トランジスタ94により、素子外部に出力される。本実施
例に依れば、素子外部に出力される信号電圧振幅の大き
なCCD型固体撮像素子の出力回路を提供できる。

なお、バイアスパルスΦＢは、水平CCDの１転送周期
ごとリセットパルスΦＲが入力されたのち、水平CCD153
から浮遊拡散層115に信号電荷が転送される直前に高い
電圧としても良い。この動作により、従来素子外部で行
っていた相関二重サンプリング法のクランプ機能を素子
内で行うことが出来る。

第９の実施例第11図は、出力回路のグランド電位を電荷移送素子の
形成されている基板電位より低くしたCCD型固体撮像素
子の出力回路構成図である。図中、１から６、153、11
5、VRD、ΦＲ、VG、VD、VTGは第２図と同様である。出
力回路のグランド電圧VSは、水平CCD153の形成されてい
るＰウェル電圧0vより高い電位に設定されている。この
結果、電源投入、切断時あるいは動作時の初段ソースフ
ォロワードライバトランジスタ１への印加電圧が低くな
り、ドレイン側電界が弱まり、チャネル長を短くして
も、ソースドレイン間の耐圧不良並びにトランジスタの
長期信頼度劣化は起こることがなく、出力回路を低雑音
化することが出来る。

第10の実施例本実施例は、信号電荷により電圧が変化する浮遊検出
ノードにゲート電極が接続されたMOSトランジスタの少
なくともドレイン側の拡散層をゲート電極より一定の距
離をおいて形成し、拡散層とゲート電極間に拡散層と同
一極性でより低濃度の不純物層を設けたCCD型固体撮像
素子の出力回路の例である。第12図は第16図のＢ−Ｂ′
に対応する部分の断面構造図を示す図、第13図は第12図
の構造を作るためのプロセスを示す図である。第12図に
おいて、23、25から27、116は第１図と同様であり、101
はポリシリコンゲート116から一定の距離をおいて形成
されたオフセットドレイン拡散層、102は拡散層101とポ
リシリコンゲート116の間に設けられた拡散層と同一極
性でより低濃度の不純物層である。例えば101の拡散層
の濃度は10²⁰/cm³、深さは0.2μｍ程度、不純物はAsで
あり、102の拡散層の濃度は５×10¹⁷〜５×10¹⁸/cm³、
深さは0.15μｍ程度、不純物はＰである。

第12図の構造は、MOSメモリ等で広く用いられているM
OSトランジスタの高耐圧構造であるが、従来のCCD型固
体撮像素子では、用いられていなかった。その一つの理
由は、ポリシリコンゲート116からオフセットドレイン
拡散層を一定の距離をおいて形成するため、従来は素子
上に一様にSIO₂膜を形成しドライエッチングした後にポ
リシリコンゲート116の側壁に残るSIO₂膜を用いていた
ことにある。すなわち、ドライエッチングに伴うホトダ
イオード151表面のダメージによる暗電流や微少欠陥の
増大により画質低下が生じ、CCD型固体撮像素子では出
力回路154に上記構造を取るにいたっていなかった。本
実施例においては、ホトマスクにより、ポリシリコンゲ
ート116からオフセットドレイン拡散層101を一定の距離
をおいて形成することにより、以上の問題を解消し、CC
D型固体撮像素子の出力回路154で上記構造を実現したも
のである。以下、第13図により作成プロセスを説明す
る。

ポリシリコンゲート116が形成されたのち、トランジ
スタのドレイン側に、ホトレジスト膜103とポリシリコ
ンゲート116をマスクとして、リンがイオン注入され、
低濃度不純物層102が形成される。（第13図（ａ））つ
いで、トランジスタのドレイン側ではポリシリコンゲー
ト116とＸだけの距離の間に形成されたホトレジスト膜9
2およびソース側に図のような位置に形成されたホトレ
ジスト104をマスクとしてAsがイオン注入され、オフセ
ットドレイン拡散層101とソース拡散層23が形成され
る。（第13図（ｂ））以上のようにして、何ら、ドライ
エッチをすることなく、上記構造を実現できる。

本実施例によれば、CCD型固体撮像素子の出力回路の
信号電荷により電圧が変化する浮遊検出ノードにゲート
電極が接続されたMOSトランジスタのドレイン側の電界
を弱めることが出来、上記MOSトランジスタのチャネル
長を短くしても、ソースドレイン間の耐圧不良並びにト
ランジスタの長期信頼度劣化は起こることがなく、出力
回路を低雑音化することが出来る。

なお、本実施例の作成法においては、マスク合わせに
対する余裕を取るため距離Ｘを大きくせざるをえない。
この結果、低濃度不純物層の大きな抵抗が電流経路に生
じるが、本実施例では、オフセット構造をドレイン側だ
けに設けることにより、相互コンダクタンスの劣化等の
悪影響を避けることが出来る。

また、本構造は、従来の作成法において、ドライエッ
チを出力回路部においてのみ行うことによっても実現で
きる。

更に、本実施例では、ｎチャンネルトランジスタの場
合を述べたが、ｐチヤネルの場合も同様である。

さらに、本実施例では、エンハンスメント型の場合を
述べたが、ディプレッション型でも同様である。また、
ディプレッション型の場合には、ポリシリコンゲート11
6下のｎ−層をオフセットドレイン拡散層101と接続する
ように設けることにより、低濃度不純物層102を設けな
くとも良い。

また、本実施例では、ｎ型基板27上のｐウェル26及び
ｐ＋ウェル25上にトランジスタが形成された場合を述べ
たが、本発明は、基板構造によらずに実施できるのはい
うまでもない。

第11の実施例第14図は、信号電荷により電圧が変化する浮遊検出ノ
ードにゲート電極が接続されたMOSトランジスタの少な
くともドレイン側の拡散層のまわりに拡散層と同一極性
でこれより低濃度の不純物層を設けたCCD型固体撮像素
子の出力回路の第16図のＢ−Ｂ′に対応する部分の断面
構造図である。図中23から27、116は第１図と同様であ
り、105はドレイン拡散層24のまわりに設けた拡散層24
と同一極性でより低濃度の２重ドレイン層である。ここ
で例えば24の拡散層の濃度は10²⁰/cm³、深さは0.2〜0.3
μｍ、不純物はAsであり、105の拡散層の濃度は５×10
¹⁷〜５×10¹⁸/cm³、深さは0.3〜0.5μｍ、不純物はＰで
ある。

［発明の効果］本発明により、CCD型固体撮像素子、広くは、電荷移
送素子の出力回路の信号電荷により電圧が変化する浮遊
検出ノードにゲート電極が接続されたMOSトランジスタ
のドレイン側電界を弱め、ソースドレイン間の耐圧不良
並びにトランジスタの長期信頼度劣化を起こすことな
く、上記MOSトランジスタのチャネル長を従来の３ミク
ロン以上から１ミクロン以下に短くでき、出力回路の雑
音を1/3以下にすることが出来る。

また、素子外部を駆動するためのMOSトランジスタの
ドレイン側電界を弱め、ソースドレイン間の耐圧不良並
びにトランジスタの長期信頼度劣化は起こすことなく、
上記MOSトランジスタのチャネル長を従来の３ミクロン
以上から１ミクロン以下に短くでき、出力回路の消費電
力を1/3以下にすることが出来る。

さらに、アナログ集積回路において、回路を構成する
トランジスタのドレインコンダクタンスを小さくするこ
とが出来、高い利得を持つ増幅器を実現出来る。

またこのような回路の半導体装置の低雑音化、低消費
電力化、あるいは高利得化に好適なトランジスタとして
ドレイン電界を緩和したMOSトランジスタを実現でき
る。

【図面の簡単な説明】

第２図、第５図から第11図は本発明の半導体装置の一実
施例の回路構成図、第１図、第４図は本発明のMOSトラ
ンジスタの一実施例の断面構造図であり、第２図のＡ−
Ａ′の部分の断面構造図、第12図、第14図は、本発明の
一実施例の第16図のＢ−Ｂ′に対応する部分の断面構造
図、第３図は第２図の実施例の最適動作範囲を示す図、
第13図（ａ）および第13図（ｂ）は第12図の形成プロセ
スを示す図、第15図は従来例の素子構成を示す図、第16
図は第15図の出力回路の回路構成図、第17図は第16図の
Ｂ−Ｂ′の部分の断面構造図、第18図はCCD出力回路の
ドライバトランジスタのチャネル長に対するソースドレ
イン間耐圧特性を説明する図である。符号の説明１……初段ソースフォロワーバッファトランジスタ、２……初段ソースフォロワードライバトランジスタ、３……初段ソースフォロワー負荷トランジスタ、４……次段ソースフォロワードライバトランジスタ、５……次段ソースフォロワー負荷トランジスタ、６……リセットトランジスタ 21……第２層ポリシリコンゲート電極、 22、28……第１層ポリシリコンゲート電極、 23、24……ｎ＋拡散層、25……ｐ＋ウェル、 26……ｐウェル、27……ｎ型基板、 VD……出力回路電源電圧、VOUT……出力電圧、 61……次段高耐圧化トランジスタ、 71……終段ソースフォロワーバッファトランジスタ、 81……次段ソースフォロワー出力トランジスタ、 91……次段インバータ負荷トランジスタ、 92……次段インバータドライバトランジスタ、 94……終段ソースフォロワー出力トランジスタ、 96……オートバイアストランジスタ、 VS……出力回路グランド電圧、 101……オフセットドレイン拡散層、 102……低濃度不純物層、 104……ホトレジスト膜、 105……２重ドレイン層、115……浮遊拡散層、 151……ホトダイオード、152……垂直CCD、 153……水平CCD、154……出力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者小野秀行東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中治彦東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者徳升一也東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭53−136489（ＪＰ，Ａ) 特開昭46−16320（ＪＰ，Ａ) 特開昭62−23685（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 H01L 27/14 - 27/148 H01L 29/762 - 29/768 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】ソース電極とドレイン電極との間にゲート
電極を有するMOSトランジスタを備えた半導体装置にお
いて、上記ゲート電極を、所定の電圧範囲を持つ信号電圧を入
力する第１のゲート電極とし、該第１のゲート電極と上
記ドレイン電極との間に直流バイアス電圧の印加された
第２のゲート電極を設け、上記直流バイアス電圧と上記
第２のゲート電極下に形成されるトランジスタのしきい
値電圧との差が、上記ドレイン電極に印加される電圧よ
り小さく、かつ、上記所定の電圧範囲を持つ信号電圧と
上記第１のゲート電極下に形成されるトランジスタのし
きい値電圧との差より大きくなるように設定し、上記ソ
ース電極と上記ドレイン電極間に上記第２のゲート電極
がない場合のソース−ドレイン間耐圧を越える電圧を印
加可能にしたMOSトランジスタを備えたことを特徴とす
る半導体装置。
【請求項２】上記第１のゲート電極下と上記第２のゲー
ト電極下に形成されるトランジスタがエンハンスメント
型であることを特徴とする請求項１に記載のMOSトラン
ジスタを備えたことを特徴とする半導体装置。
【請求項３】上記第１のゲート電極下と上記第２のゲー
ト電極下に形成されるトランジスタのしきい値電圧が等
しいことを特徴とする請求項２に記載のMOSトランジス
タを備えたことを特徴とする半導体装置。
【請求項４】同一半導体基板上に電荷移送素子とMOSト
ランジスタとを設け、かつ、信号電荷を順次転送する電
荷移送素子からの信号電荷により電圧が変化する浮遊検
出ノードに上記MOSトランジスタのゲート電極を接続し
て、電荷移送素子の出力回路を構成した半導体装置にお
いて、上記MOSトランジスタは請求項１乃至請求項３の何れか
に記載のMOSトランジスタであることを特徴とする半導
体装置。
【請求項５】同一半導体基板上に電荷移送素子とMOSト
ランジスタとを設け、かつ、信号電荷を順次転送する電
荷移送素子からの信号電荷により電圧が変化する浮遊検
出ノードに上記MOSトランジスタのゲート電極を接続し
て、電荷移送素子の出力回路を構成し、かつ、上記出力
回路に外部駆動用MOSトランジスタを有する半導体装置
において、上記両MOSトランジスタのうち、少なくとも上記外部駆
動用MOSトランジスタは、請求項１乃至請求項３の何れ
かに記載のMOSトランジスタであることを特徴とする半
導体装置。
【請求項６】同一半導体基板上に、請求項１乃至請求項
３の何れかに記載のMOSトランジスタにより構成された
反転回路を設けたことを特徴とする半導体装置。
【請求項７】同一半導体基板上に、電荷移送素子と、ソ
ース電極とドレイン電極との間にゲート電極を有するMO
Sトランジスタと、を設け、かつ、信号電荷を順次転送
する電荷移送素子からの信号電荷により電圧が変化する
浮遊検出ノードに上記MOSトランジスタのゲート電極を
接続して、電荷移送素子の出力回路を構成した半導体装
置において、上記MOSトランジスタは、上記ゲート電極と上記ドレイ
ン電極との間に第２のゲート電極を有し、浮遊検出ノー
ドの信号電荷による電圧変化と同極性の電圧変動の生じ
る上記出力回路内の出力点に上記第２のゲート電極を接
続したことを特徴とする半導体装置。