JP4845247B2

JP4845247B2 - 光電変換装置

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Authority: JP
Inventors: 哲伸光地
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Priority date: 1999-12-27
Filing date: 1999-12-27
Publication date: 2011-12-28
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Description

【０００１】
【発明の属する技術分野】
本発明は光電変換装置に係わり、特に画素がマトリクス状に配列された光電変換装置に関するものである。
【０００２】
【従来の技術】
図７は従来の光電変換装置の一例をあらわす模式説明図である。同図において、光電変換素子（フォトダイオードなど）１は入射光量に応じた電荷を蓄積するものであり、２次元状に配置されている。光電変換素子１の一端は転送スイッチＭＯＳトランジスタ（Metal Oxide Silicon Transistor）１６のソース、ドレインを介してソースフォロワ入力ＭＯＳトランジスタ２のゲートに接続され、ソースフォロワ入力ＭＯＳトランジスタ２のソースは垂直選択スイッチＭＯＳトランジスタ３のドレインに接続され、またドレインは垂直出力線６を経て負荷電流源７へと接続され、垂直選択スイッチＭＯＳトランジスタ３のソースは電源線４を経て電源端子５に接続されており、ソースフォロワ入力ＭＯＳトランジスタ２，垂直選択スイッチＭＯＳトランジスタ３及び負荷電流源７はソースフォロワ回路を構成している。１４はリセットスイッチＭＯＳトランジスタであり、そのドレインはソースフォロワ入力ＭＯＳトランジスタ２のゲートに接続され、ソースは電源線４を経て電源端子５に接続されている。
【０００３】
本光電変換装置は各画素の光電変換素子に蓄積された電荷に応じてソースフォロワ入力ＭＯＳトランジスタ２のゲートに信号電圧が発生し、それをソースフォロワ回路で電流増幅して読み出すものである。
【０００４】
転送スイッチＭＯＳトランジスタ１６のゲートは垂直ゲート線１７で垂直走査回路９に接続される。垂直選択スイッチＭＯＳトランジスタ３のゲートは垂直ゲート線８で垂直走査回路９に接続される。リセットスイッチＭＯＳトランジスタ１４のゲートは垂直ゲート線１５で垂直走査回路９に接続される。また、ソースフォロワ回路の出力信号は、垂直出力線６、水平転送スイッチＭＯＳトランジスタ１０、水平出力線１１、出力アンプ１２を通して外部に出力される。水平転送スイッチＭＯＳトランジスタ１０のゲートは水平走査回路１３にそれぞれ接続している。
【０００５】
本光電変換装置の動作を説明すると、まず転送スイッチＭＯＳトランジスタ１６、リセットスイッチＭＯＳトランジスタ１４を導通させることにより光電変換素子１をリセットする。次に蓄積動作にはいる。蓄積時間終了後、再び転送スイッチＭＯＳトランジスタ１６を導通させ、光電変換素子１に蓄積された信号電荷をソースフォロワ入力ＭＯＳトランジスタ２のゲートに付随する容量に転送する。ソースフォロワ入力ＭＯＳトランジスタ２のゲートには転送された信号電荷の量に応じて信号電圧が発生する。その後、垂直走査回路９および水平走査回路１３によって選択された画素の信号は前述のソースフォロワ回路によって増幅された後、順次出力アンプ１２を通して出力される。
【０００６】
たとえば、一例として電源電圧は５Ｖで各画素内のＭＯＳトランジスタがＮ型ＭＯＳトランジスタ、光電変換素子１がＮ型層に光電荷を蓄積する場合を考えたとき、光電変換素子１のリセット電圧はリセットスイッチＭＯＳトランジスタ１４、転送スイッチＭＯＳトランジスタ１６のゲート電圧以下でなくてはならないので、たとえば３Ｖ程度の電圧が用いられる。リセット終了後、光電変換素子１は蓄積動作に入る。光が入射していないときは、リセットされたままの電圧をほぼ保ち、光が入射しているときはその光によって生じた電荷を蓄積することで電位としては基準電圧であるグラウンド電位へと序々に変化していく。次に蓄積時間終了後、再び転送スイッチＭＯＳトランジスタ１６が導通することで、信号電荷は光電変換素子１から転送される。
【０００７】
転送される信号の電圧はリセット電圧である３Ｖからグラウンド電位の間となる。画素部ソースフォロワの電源電圧も５Ｖ以下となるので、ソースフォロワもこの電圧範囲で線形に動作することができる。
【０００８】
図８は図７の画素部の模式平面図、図９は画素部の一画素分の模式平面図である。図中同一部材には同一番号を付記してある。また、図８の太線部分は素子分離領域の境界を示している。各光電変換素子１間、ＭＯＳトランジスタ間はたとえば選択酸化法によって形成された厚膜酸化膜によって電気的に素子分離されている。２０１は隣接する画素の光電変換素子間の素子分離領域である。２０２はトランジスタと光電変換素子間の素子分離領域、２０３はトランジスタ間の素子分離領域を示している。半導体素子は素子に印加される逆バイアスによって空乏層領域が生じる。素子分離領域はこの空乏層領域が互いに電気的に接触して電荷の移動が生じないだけの幅を設ける。一般には回路内で用いる最高電圧が印加されたときにも十分素子間を電気的に分離できるだけの幅を設ける。各ＭＯＳトランジスタ２，３，１４，１６のゲート（図８、図９中の２，３，１４，１６はゲートの位置を示している。）はポリシリコンやシリサイドなどによって形成されている。ゲート配線１５、１７はゲートと同一材料のポリシリコン配線であり、その一部がゲートとなる。配線４、６は第１層の金属配線層で、電源線及び垂直出力線となる。配線８は上層の第２層の金属配線層で、垂直ゲート線となる。光電変換素子のリセット電源、画素部ソースフォロワの電源線４は金属配線層にて外部から供給される。また、ソースフォロワからの出力信号は金属で形成された配線６を通じて外部に出力される。
【０００９】
【発明が解決しようとする課題】
上記のような光電変換装置において、高解像度化等の要請から画素サイズの縮小が求められている。その一方、信号レベルの低下を抑えるためには受光面積を大きくすることが望ましく、またノイズ電荷の光電変換素子への流入も抑えることが求められる。
【００１０】
本発明の目的は、画素サイズを縮小しても十分な飽和電荷量、受光面積を確保でき、またノイズ電荷の混入のない高品質な信号を得ることができる光電変換装置を提供することにある。
【００１１】
【課題を解決するための手段および作用】
本発明の光電変換装置は、光電変換素子と、増幅トランジスタと、前記増幅トランジスタの入力部に前記光電変換素子の電荷を転送する転送トランジスタと、前記増幅トランジスタの入力部をリセットするリセットトランジスタとを有する画素を複数有し、前記光電変換素子は第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とを含んで構成され、第１の画素の前記第１の半導体領域と前記第１の画素に隣接する第２の画素の前記第１の半導体領域との間に第１の素子分離領域が設けられ、前記第１の画素の前記第１の半導体領域と前記第２の画素の前記増幅トランジスタのソースおよびドレイン領域との間に第２の素子分離領域が設けられている光電変換装置において、前記第１の半導体領域と前記第２の半導体領域との間に印加される第１のバイアス電圧に比べて、前記増幅トランジスタのソースまたはドレインに印加される第２のバイアス電圧の方が大きく、前記第１の素子分離領域の実効的な最小幅が、前記第２の素子分離領域の実効的な最小幅より狭いことを特徴とする。
本発明の一実施例の光電変換装置は、光電変換素子と少なくとも一つのトランジスタとからなる画素を複数有し、互いに隣接する画素の前記光電変換素子間に第一の素子分離領域が設けられ、互いに隣接する画素間又は一画素内の、前記光電変換素子と前記トランジスタとの間に第二の素子分離領域が設けられている光電変換装置において、前記第一の素子分離領域の実効的な幅が、前記第二の素子分離領域の実効的な幅より狭いことを特徴とする。
【００１２】
また本発明の一実施例の光電変換装置は、光電変換素子と少なくとも一つのトランジスタとからなる画素を複数有し、互いに隣接する画素の前記光電変換素子間に第一の素子分離領域が設けられ、互いに隣接する画素間又は一画素内の、前記光電変換素子と前記トランジスタとの間に第二の素子分離領域が設けられ、互いに隣接する画素間又は一画素内の前記トランジスタ間に第三の素子分離領域が設けられている光電変換装置において、前記第一の素子分離領域の実効的な幅が、前記第二及び第三の素子分離領域の実効的な幅より狭いことを特徴とする。
【００１３】
また本発明の一実施例の光電変換装置は、第一導電型の半導体基板又は半導体基板に形成された第一導電型の半導体領域と前記第一導電型とは反対導電型の第二導電型の第一の半導体層とで構成されるフォトダイオードと、前記半導体基板又は前記半導体領域に設けられた前記第二導電型の第二及び第三の半導体層とこれら第二及び第三の半導体層の間に絶縁膜を介して設けられた電極層とを有し、前記第二及び第三の半導体層をそれぞれソース、ドレインとし前記電極層をゲートとする、少なくとも一つのトランジスタと、からなる画素を複数有する光電変換装置において、互いに隣接する画素の前記第一の半導体層間に第一の素子分離領域が設けられ、互いに隣接する画素間又は一画素内の、前記第一の半導体層と前記第二又は第三の半導体層との間に第二の素子分離領域が設けられ、前記第一の素子分離領域の実効的な幅が、前記第二の素子分離領域の実効的な幅より狭いことを特徴とする。
【００１４】
また本発明の一実施例の光電変換装置は、第一導電型の半導体基板又は半導体基板に形成された第一導電型の半導体領域と前記第一導電型とは反対導電型の第二導電型の第一の半導体層とで構成されるフォトダイオードと、前記半導体基板又は前記半導体領域に設けられた前記第二導電型の第二及び第三の半導体層とこれら第二及び第三の半導体層の間に絶縁膜を介して設けられた電極層とを有し、前記第二及び第三の半導体層をそれぞれソース、ドレインとし前記電極層をゲートとする、少なくとも一つのトランジスタと、からなる画素を複数有する光電変換装置において、互いに隣接する画素の前記第一の半導体層間に第一の素子分離領域が設けられ、互いに隣接する画素間又は一画素内の、前記第一の半導体層と前記第二又は第三の半導体層との間に第二の素子分離領域が設けられ、互いに隣接する画素間又は一画素内の、一のトランジスタの前記第二又は第三の半導体層と他のトランジスタの前記第二又は第三の半導体層との間に第三の素子分離領域が設けられ、前記第一の素子分離領域の実効的な幅が、前記第二及び第三の素子分離領域の実効的な幅より狭いことを特徴とする。
【００１５】
なお、素子分離領域の実効的な幅とは、実際に選択酸化膜等の素子分離領域が形成されている領域の他に実質的に素子分離機能を果たす領域の幅をも含む意味である。例えば後述する第５の実施例のように光電変換素子を選択酸化膜から離した部分の距離も含めることを意味する。
【００１６】
以下、本発明について図面を用いて更に説明する。
【００１７】
本発明は光電変換装置の各素子間の素子分離層の幅の関係を、光電変換装置の性質に十分対応したより適切なものに設定するものである。
【００１８】
図８及び図１０に示す各素子間の素子分離層の幅が適正化されていない場合の例を用いて本発明について説明する。
【００１９】
図１０は図８のＡ−Ａ′断面図である。図中図８と同一部材には同一番号を付記してある。３０１は半導体基板上に設けられた第一の導電型の半導体領域である。１はそれと反対導電型の半導体領域であり、半導体領域３０１との間でフォトダイオードを形成している。３０２は選択酸化法で形成された厚膜酸化膜であり素子分離の役割を果たしている。３０３はダイオード接合部に生じる空乏層領域を模式的に図示したものである。この空乏層の幅は接合に印加される逆バイアス電圧の大きさにより変化する。３０４はソースフォロワ入力ＭＯＳトランジスタ２のドレインとなる、半導体領域３０１とは反対導電型の半導体領域である。３０５は垂直選択スイッチＭＯＳトランジスタ３のドレインで図１０では省略されているが電源線４から電源電圧（たとえば５Ｖ）が印加されている。
【００２０】
図８及び図１０に示す光電変換素子間の素子分離領域２０１は電源電圧（５Ｖ）が印加された場合の幅に設定されている。この場合光電変換素子の光電変換領域は素子分離領域２０１の為に大きさの制約を受けることになる。しかし、光電変換素子１には、リセットＭＯＳトランジスタ１４、転送ＭＯＳトランジスタ１６の特性を考慮するとともに画素部のソースフォロワ入力ＭＯＳトランジスタを線形動作領域で動作させるために、電源電圧以下のたとえば３Ｖ程度しか印加されないため、素子分離幅としては電源電圧（５Ｖ）を印加された場合の幅を確保する必要は必ずしもない。
【００２１】
図８及び図１０に示す光電変換素子間の素子分離領域２０２は通常の半導体装置で必要とされる素子分離幅に設定されている。しかしこの場合、光電変換特有の微小電流（ノイズ電荷の混入）により、光電変換出力の品質を悪化させる場合がある。
【００２２】
すなわち、画素部のソースフォロワ入力ＭＯＳトランジスタでは、選択スイッチＭＯＳトランジスタ３が導通して電流が流れ出すと、主にドレイン端でホットキャリアが発生する場合がある。ロジック回路などの通常の半導体回路では問題にならない大きさであるが、光電変換装置の場合そもそも極めて微小な光電流を検出しているため、発生したホットキャリア電荷が拡散またはドリフトによって半導体領域３０１を通って光電変換素子に到達すると、光によって生じた電荷に混入するノイズ電荷となり、信号の品質を低下させてしまうこととなる。
【００２３】
本発明は以上の点を鑑みなされたものであって、光電変換素子１の電位は電源電圧より低いこと（３Ｖ程度）、半導体領域３０４の電位はソースフォロワ入力ＭＯＳトランジスタ２のドレインで出力電圧レベルであることから半導体領域１間の素子分離領域２０１の幅はより小さくて足りること、及びトランジスタから光電変換素子へのノイズ電荷の混入防止のためには半導体領域１と半導体領域３０４間の素子分離領域２０２の幅を十分取る必要があることを考慮し、（半導体領域１間の素子分離領域２０１の幅）＜（半導体領域１と半導体領域３０４間の素子分離領域２０２の幅）としたものである。
【００２４】
さらに、（半導体領域１間の素子分離領域２０１の幅）＜（半導体領域３０４と半導体領域３０５間の素子分離領域２０３の幅）としたものである。これは、空乏層の広がりを考えたときに、半導体領域１は電源電圧より低い（例えば３Ｖ程度）にリセットされるので、素子分離領域２０１の幅は３Ｖ程度に相当する空乏層幅の２倍以上に設定すれば足りるが、素子分離領域２０３は半導体領域３０４の電位（出力電圧レベル、例えば３Ｖ）と半導体領域３０５の電源電圧（５Ｖ）とを考える必要があるため、素子分離領域２０３の幅は、３Ｖに相当する空乏層幅と５Ｖに相当する空乏層幅とを加算した幅以上に設定することが必要となるからである。
【００２５】
【実施例】
以下、本発明の実施例について図面を用いて説明する。
【００２６】
（第１の実施例）
図１は本発明の第１の実施例を示したものである。図中図８と同一部材には同一番号を付記してある。また、図１の太線部分は素子分離領域の境界を示している。４０１は光電変換素子１間の素子分離領域、４０２は光電変換素子とソースフォロワ入力ＭＯＳトランジスタ２のドレインとの間の素子分離領域、４０３はトランジスタ間の素子分離領域で一例としてソースフォロワ入力ＭＯＳトランジスタ２のドレインと垂直選択ＭＯＳトランジスタ３のソースとの素子分離領域を示している。
【００２７】
図２は図１のＢ−Ｂ′断面図であり、図中図１と同一部材は同一番号を付記してある。
【００２８】
素子分離領域４０１の幅＜素子分離領域４０２の幅
素子分離領域４０１の幅＜素子分離領域４０３の幅
となるようにすることで、画素面積を縮小でき、またノイズ電荷の混入のない高品質な信号の得られる光電変換装置を実現できる。
【００２９】
（第２の実施例）
図３は本発明の第２の実施例であり、選択酸化法による素子分離の代わりに素子間に高濃度の反対導電型の半導体層６０４を設けることで素子分離を行ったものである。図中図１と同一部材には同一番号を付記してある。６０１は光電変換素子１間の素子分離領域、６０２は光電変換素子とソースフォロワ入力ＭＯＳトランジスタ２のドレインとの間の素子分離領域、６０３はトランジスタ間の素子分離領域で一例としてソースフォロワ入力ＭＯＳトランジスタ２のドレインと垂直選択ＭＯＳトランジスタ３のソースとの素子分離領域を示している。
【００３０】
本実施例においても第１の実施例と同様の効果が得られる。
【００３１】
また本実施例では前記の各半導体領域を形成後の半導体基板表面が選択酸化法を用いたときと異なり平坦であるため、半導体領域の電極形成や配線層の形成が容易になるという利点を有する。
【００３２】
（第３の実施例）
図４は本発明の第３の実施例であり、選択酸化法による素子分離の代わりに素子間に絶縁膜７０４を介してゲート電極７０５を設けそのゲートに素子間にチャネル領域が形成されないように電圧を印加することで素子分離を行ったものである。図中図１と同一部材には同一番号を付記してある。７０１は光電変換素子１間の素子分離領域、７０２は光電変換素子とソースフォロワ入力ＭＯＳトランジスタ２のドレインとの間の素子分離領域、７０３はトランジスタ間の素子分離領域で一例としてソースフォロワ入力ＭＯＳトランジスタ２のドレインと垂直選択ＭＯＳトランジスタ３のソースとの素子分離領域を示している。
【００３３】
本実施例においても第１の実施例と同様の効果が得られる。
【００３４】
また本実施例では、ゲート電極としてたとえばＷ，Ｔａ，Ｔｉ等の光学的に不透明な材料とのシリサイド材を使用することで、素子間に入射する迷光を遮光し光電変換素子に混入するノイズ電荷をさらに減少できるという効果も有する。
【００３５】
（第４の実施例）
図５は本発明の第４の実施例であり、選択酸化法による素子分離の代わりに素子間に積層酸化膜を形成することで素子分離を行ったものである。図中図１と同一部材には同一番号を付記してある。８０１は光電変換素子１間の素子分離領域、８０２は光電変換素子とソースフォロワ入力ＭＯＳトランジスタ２のドレインとの間の素子分離領域、８０３はトランジスタ間の素子分離領域で一例としてソースフォロワ入力ＭＯＳトランジスタ２のドレインと垂直選択ＭＯＳトランジスタ３のソースとの素子分離領域を示している。
【００３６】
本実施例においても第１の実施例と同様の効果が得られる。
【００３７】
また本実施例では、選択酸化法と異なり半導体基板中に酸化膜層が成長しないため選択酸化法で生じていた半導体基板中に成長した酸化膜と半導体層界面での応力に起因する欠陥層の発生がなく、結果として欠陥層で発生する暗電流を低減でき、ノイズ電荷の少ないより高品質な信号の得られる光電変換装置を実現できる。
【００３８】
（第５の実施例）
図６は本発明の第５の実施例であり、実施例４で指摘した選択酸化法による素子分離の問題点を改良したものである。図中図１と同一部材には同一番号を付記してある。本実施例では光電変換素子１を形成する半導体領域を選択酸化層から離して形成することで、前記の暗電流の混入を防止したものである。このとき実効的な素子分離領域の幅は光電変換素子形成の半導体層間の間隔９０１を空乏層同士が電気的に接触しない幅に定めれば良くその分光電変換素子１の間の選択酸化領域の幅は狭く形成すれば良い。９０２は光電変換素子とソースフォロワ入力ＭＯＳトランジスタのドレインとの間の素子分離領域を示している。
【００３９】
本実施例においても第１の実施例と同様の効果が得られるとともに、暗電流に起因するノイズ電荷の混入を低減できる。
【００４０】
以上説明した本発明の実施例は、フォトダイオード等の光電変換素子、転送スイッチとなるトランジスタ、リセットスイッチとなるトランジスタ、選択スイッチとなるトランジスタ、ソースフォロア入力となるトランジスタから一画素が構成される例であるが、本発明は光電変換素子と少なくとも一つのトランジスタとを備えた画素であれば適用でき、勿論、一つの光電変換素子と一つの転送用のトランジスタとから構成される画素を有する光電変換装置にも適用可能である。
【００４１】
さらに、２つ以上の光電変換素子、各光電変換素子に対応して設けられた転送スイッチとなる２以上のトランジスタ、リセットスイッチとなるトランジスタと選択スイッチとなるトランジスタとソースフォロア入力となるトランジスタとをそれぞれ一つずつ設けた共通回路部、から構成される単位セルを有し、各光電変換素子からの信号を一つのソースフォロア入力となるトランジスタのゲートに順次転送することでアンプを共通化した共通アンプ方式の光電変換装置にも本発明を適用でき、この場合、単位セルは２以上の画素の集まりと考えられる。
【００４２】
【発明の効果】
以上説明したように、本発明の構造をとることにより画素サイズを縮小しても十分な飽和電荷量、受光面積を確保でき、またノイズ電荷の混入のない高品質な信号を得ることができる光電変換装置を実現できる。
【図面の簡単な説明】
【図１】本発明の画素部平面図である。
【図２】本発明の第１の実施例の画素部断面図である。
【図３】本発明の第２の実施例の画素部断面図である。
【図４】本発明の第３の実施例の画素部断面図である。
【図５】本発明の第４の実施例の画素部断面図である。
【図６】本発明の第５の実施例の画素部断面図である。
【図７】光電変換装置の等価回路図である。
【図８】従来例の画素部平面図である。
【図９】画素部の一画素分の模式平面図である。
【図１０】従来例の画素部断面図である。
【符号の説明】
１光電変換素子
２ソースフォロワ入力ＭＯＳトランジスタ
３垂直選択スイッチＭＯＳトランジスタ
４電源線
５電源端子
６垂直出力線
７負荷電流源
８垂直ゲート線
９垂直走査回路
１０水平転送スイッチＭＯＳトランジスタ
１１水平出力線
１２出力アンプ
１３水平走査回路
１４リセットスイッチＭＯＳトランジスタ
１５垂直ゲート線
１６転送スイッチＭＯＳトランジスタ
１７垂直ゲート線
４０１素子分離領域
４０２素子分離領域
４０３素子分離領域

Claims

光電変換素子と、増幅トランジスタと、前記増幅トランジスタの入力部に前記光電変換素子の電荷を転送する転送トランジスタと、前記増幅トランジスタの入力部をリセットするリセットトランジスタとを有する画素を複数有し、前記光電変換素子は第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とを含んで構成され、第１の画素の前記第１の半導体領域と前記第１の画素に隣接する第２の画素の前記第１の半導体領域との間に第１の素子分離領域が設けられ、前記第１の画素の前記第１の半導体領域と前記第２の画素の前記増幅トランジスタのソースおよびドレイン領域との間に第２の素子分離領域が設けられている光電変換装置において、
前記第１の半導体領域と前記第２の半導体領域との間に印加される第１のバイアス電圧に比べて、前記増幅トランジスタのソースまたはドレインに印加される第２のバイアス電圧の方が大きく、
前記第１の素子分離領域の実効的な最小幅が、前記第２の素子分離領域の実効的な最小幅より狭いことを特徴とする光電変換装置。
前記画素は、更に、選択トランジスタを有し、前記増幅トランジスタのソースまたはドレイン領域と前記選択トランジスタのソースまたはドレイン領域との間に、第３の素子分離領域を有し、
前記第１の素子分離領域の実効的な最小幅が、前記第３の素子分離領域の実効的な最小幅に比べて狭いことを特徴とする請求項１に記載の光電変換装置。
前記第１及び第２の素子分離領域が選択酸化法によって形成された酸化膜であることを特徴とする請求項１又は２に記載の光電変換装置。
前記第１及び第２の素子分離領域が第２導電型の半導体領域により構成されていることを特徴とする請求項１又は２に記載の光電変換装置。
前記第１の素子分離領域が、前記第１の画素の前記第１の半導体領域と前記第２の画素の前記第１の半導体領域との間に配された前記第２の半導体領域の上に絶縁膜を介して形成されたゲート電極を有し、前記第１の画素の前記第１の半導体領域と前記第２の画素の前記第１の半導体領域との間にチャネル領域が形成されないように当該ゲート電極に電圧を印加することで素子分離を行う構成であり、
前記第２の素子分離領域が、前記第１の画素の前記第１の半導体領域と前記第２の画素の前記増幅トランジスタのソースおよびドレイン領域との間に配置された前記第２の半導体領域の上に絶縁膜を介して形成されたゲート電極を有し、前記第１の画素の前記第１の半導体領域と前記第２の画素の前記増幅トランジスタのソースおよびドレイン領域との間にチャネル領域が形成されないように当該ゲート電極に電圧を印加することで素子分離を行う構成であることを特徴とする請求項１又は２に記載の光電変換装置。
前記第１及び第２の素子分離領域が酸化膜により形成されていることを特徴とする請求項１又は２に記載の光電変換装置。
前記光電変換素子の前記第１の半導体領域は前記酸化膜から離れて形成されていることを特徴とする請求項６に記載の光電変換装置。