JP2023063943A - 撮像装置 - Google Patents

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Naoyuki Osawa
至通 熊谷
Yoshimichi Kumagai
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Masashi Bando
徹 白方
Toru Shirakata
竣哉 秋山
Shunya Akiyama
高志 阿部
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Abstract

Figure 2023063943000001
【課題】フローティングディフュージョンにおける配線の寄生容量の抑制が可能な撮像装置を提供する。
【解決手段】上記の課題を解決するために、本開示によれば、複数の画素で構成される撮像装置であって、複数の画素内の第１画素は、第１光電変換素子と、第１畜電部と、第１光電変換素子と、第１畜電部との間を導通状態又は非導通状態にする第１転送素子と、を有し、複数の画素内の第１画素に隣接する第２画素は、第１光電変換素子の光電変換により第１畜電部に蓄電された電荷に基づく画像信号を増幅する第２増幅素子を有する、撮像装置が提供される。
【選択図】図３

Description

本開示は、撮像装置に関する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のＭＯＳ型イメージセンサに代表される撮像装置では、撮像素子で蓄積した信号電荷をフローティングディフュージョン（ＦＤ）に読み出し、フローティングディフュージョンからアンプトランジスタに接続することにより、信号電荷を電圧に変換することが知られている。また、フローティングディフュージョンとアンプトランジスタとがショートして信号が読み出せなくなるのを防ぐため、素子分離構造が一般に用いられる。
特開２００８－２０５０２２号公報
ところが、画素内に配置された素子分離領域は、水平方向に拡散層を離すための幅をとる必要がある。このため、フローティングディフュージョンとアンプトランジスタを接続する配線が長くなり、フローティングディフュージョンにおける配線部の寄生容量が大きくなってしまう。
そこで、本開示では、フローティングディフュージョンにおける配線の寄生容量の抑制が可能な撮像装置を提供するものである。
上記の課題を解決するために、本開示によれば、複数の画素で構成される撮像装置であって、
前記複数の画素内の第１画素は、
第１光電変換素子と、
第１畜電部と、
前記第１光電変換素子と、前記第１畜電部との間を導通状態又は非導通状態にする第１転送素子と、を有し、
前記複数の画素内の第１画素に隣接する第２画素は、
前記第１光電変換素子の光電変換により前記第１畜電部に蓄電された電荷に基づく画像信号を増幅する第２増幅素子を有する、撮像装置が提供される。
前記第１画素と、前記第２画素との間に配置される貫通トレンチを更に備え、
前記第１畜電部と、前記第２増幅素子とは、前記第１光電変換素子への撮像光が入射してくる側と反対の裏面側において、前記貫通トレンチを越える第１配線により接続されてもよい。
前記貫通トレンチは、前記裏面側からエッチィングした裏面貫通トレンチであってもよい。
前記貫通トレンチは、前記裏面と反対側の面である表面側からエッチィングした表面貫通トレンチであってもよい。
前記第１画素は、周囲を貫通トレンチで囲まれ、隣接画素と絶縁されてもよい。
前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第１画素と隣接する第３画素は、
第３光電変換素子と、
第３畜電部と、
を有し、
前記第１画素は、前記第３光電変換素子の光電変換により前記第３畜電部に蓄電された電荷に基づく画像信号を増幅する第１増幅素子を更に有してもよい。
前記第１画素は、
前記第１畜電部と、前記第１増幅素子とを絶縁する第１素子分離領域部を更に有し、
前記第１素子分離領域部は、前記第１画素と前記第２画素間に配置される貫通トレンチよりも幅が広くてもよい。
前記第１素子分離領域部は、酸化膜埋め込み構造であってもよい。
前記第１素子分離領域部は、イオン注入によるインプラ分離構造であってもよい。
前記複数の画素は、素子分離領域部として、酸化膜埋め込み構造、及びインプラ分離構造を有してもよい。
前記第１配線と前記第１畜電部との接続部は、コンタクト構造を有してもよい。
前記コンタクト構造は金属構造であってもよい。
前記コンタクト構造はポリシリコン構造であってもよい。
前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第１画素と隣接する第４画素は、
第４光電変換素子と、
第４畜電部と、を有し、
前記第４畜電部は、前記第１畜電部と接続されてもよい。
前記第１畜電部は、フローティングディフュージョン部であってもよい。
前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第２画素と隣接する第５画素は、
前記第１光電変換素子の光電変換により前記第１畜電部に蓄電された電荷に基づく画像信号を増幅する第５増幅素子を有してもよい。
前記第２増幅素子と前記第５増幅素子は、並列接続されてもよい。
前記複数の画素内の前記第１画素、前記第２画素、及び前記第４画素と異なり、且つ前記第２画素と隣接する第５画素は、
前記第４畜電部及び前記第１畜電部と一端が接続されるリセット素子を有してもよい。
前記第１画素は、
前記第１光電変換素子による蓄積電荷を蓄電する第２蓄電部と、
一端が前記第１蓄電部に接続され、他端が前記第２蓄電部と、接続される素子と、
前記素子と一端が接続されるリセット素子と、を更に有してもよい。
撮像装置１の構成例を示すブロック図。 画素の回路構成の一例を示す回路図。 隣接画素のレイアウトの一例を示す図。 図３のＡＡ断面図。 素子分離領域部の材質が図４Ａと異なる場合の図３のＡＡ断面。 比較例を示す図。 第２実施形態に係る画素の回路構成の一例を示す回路図。 第２実施形態に係る画素のレイアウトの一例を示す図。 第２実施形態に係る画素の別のレイアウトの一例を示す図。 第３実施形態に係る画素の回路構成の一例を示す回路図。 第３実施形態に係る画素のレイアウトの一例を示す図。 第４実施形態に係る画素の回路構成の一例を示す回路図。 第４実施形態に係る画素のレイアウトの一例を示す図。 第５実施形態に係る画素の回路構成の一例を示す回路図。 第５実施形態に係る隣接画素のレイアウトの一例を示す図。
以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１実施形態）
図１は、本発明が適用される撮像装置１の構成例を示すブロック図である。図１に示すように、本適用例に係る撮像装置１は、例えばＭＯＳ型イメージセンサである。撮像装置１は光電変換素子を含む画素１１、この画素１１が行列状に２次元配列される画素アレイ部１２０、垂直選択回路１３０、信号処理回路であるカラム回路１４０、水平選択回路１５０、水平信号線１６０、出力回路１７０およびタイミングジェネレータ１８０等を備える。
画素アレイ部１２０には、行列状の画素配列に対して列ごとに垂直信号線１２１が配線される。画素１１の具体的な回路構成については後述する。垂直選択回路１３０は、シフトレジスタなどによって構成され、画素１１の転送トランジスタを駆動する制御信号や、リセットトランジスタを駆動する制御信号などを行単位で順次出力することによって画素アレイ部１２０の各画素１１を行単位で選択駆動する。なお、本実施形態ではトランジスタを素子と称する場合がある。
カラム回路１４０は、画素アレイ部１２０の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路などによって構成される。水平選択回路１５０は、シフトレジスタなどによって構成され、カラム回路１４０を通して出力される各画素１１の信号を順次選択して水平信号線１６０に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５０によって列単位で順次オン／オフ駆動される。
水平選択回路１５０による選択駆動により、カラム回路１４０から列ごとに順次出力される画素１１の信号は、水平信号線１６０を通して出力回路１７０に供給され、この出力回路１７０で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８０は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３０、カラム回路１４０および水平選択回路１５０などの駆動制御を行う。
図２は、画素の回路構成の一例を示す回路図である。図２では、画素アレイ部１２０（図１参照）を構成する画素１１ａを中心に、隣接する画素１１ｂ、１１ｃの一部を示す。図２に示すように、本回路例に係る画素１１ａは、光電変換素子（ＰＤ）１０ａと、転送トランジスタ（ＴＧ）１２ａと、ＦＤ（フローティングディフュージョン）部１４ａと、リセットトランジスタ（ＲＳＴ）１６ａと、増幅トランジスタ１８ａと、を有する。画素１１ｂ、１１ｃも画素１１ａと同等の構成を有する。このため、以下の説明では、画素１１ｂの回路構成にはｂを付し、画素１１ｃの回路構成にはｃを付し、更に画素１１ａの回路構成と同等の回路構成には同一の番号を付し、画素１１ｂ及び画素１１ｃにおける回路構成の説明を省略する場合がある。なお、本実施形態では、リセットトランジスタ（ＲＳＴ）１６ａを有する回路例で説明するが、これに限定されない。
また、図３を用いて後述するように、本実施形態では、画素１１ａ、１１ｂ、１１ｃは、貫通トレンチで囲まれている。図２では、画素１１ａと画素１１ｃとの間に配置される貫通トレンチ（Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ： ＦＴＩ）を２０ａｃで示し、画素１１ａと画素１１ｂとの間に配置される貫通トレンチ（Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ： ＦＴＩ）を２０ａｂで示す。
光電変換素子１０ａは、照射された光量に応じた電荷を生成し、生成した電荷を保持する。光電変換素子１０ａは、例えばフォトダイオードである。転送トランジスタ１２ａ、リセットトランジスタ１６ａ、及び増幅トランジスタ１８ａは、例えばＮチャネルのＭＯＳトランジスタである。
より具体的には、転送トランジスタ１２ａのソースは、光電変換素子１０ａのカソードと接続され、ドレインは、ＦＤ部１４ａと接続される。光電変換素子１０ａのアノードは接地される。また、ＦＤ部１４ａは、隣接する画素１１ｂの増幅トランジスタ１８ｂのゲートに接続される。さらにまた、ＦＤ部１４ａは、リセットトランジスタ１６aの一端が接続され、リセットトランジスタ１６aの他端は電源ＶＤＤに接続される。
また、転送トランジスタ１２ａのゲートには信号線Ｔｒｇａが接続され、制御信号が供給される。制御信号がハイレベルであるときに、転送トランジスタ１２ａは導通状態となり、ロウレベルであるときに非導通状態となる。
さらにまた、リセットトランジスタ１６aのゲートには信号線Ｒｓｔaが接続され、制御信号が供給される。制御信号がハイレベルであるときに、リセットトランジスタ１６aは導通状態となり、ロウレベルであるときに非導通状態となる。
転送トランジスタ１２ａは、光電変換素子１０ａにより生成された電荷をＦＤ部１４ａに転送する。すなわち、この転送トランジスタ１２ａは光電変換素子１０ａとＦＤ部１４ａとの間を導通させることにより電荷の転送を行う。リセットトランジスタ１６aは、導通状態のときに、ＦＤ部１４ａに蓄積された電荷を排出する。
画素１１ｂの増幅トランジスタ１８ｂは、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１ａの選択をする。これにより、リセットトランジスタ１６aによってリセットされた後のＦＤ部１４ａの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１２ａによって信号電荷を転送した後のＦＤ部１４ａの電位を信号レベル（画像信号）として垂直信号線１２１に出力する。なお、増幅トランジスタ１８ｂのドレインとリセットトランジスタ１６aのドレインとを電源ＶＤＤを共通するように接続してもよい。この場合、増幅トランジスタ１８ｂのソースに不図示の選択トランジスタ（SELtrg）を配置することにより、行選択をしてもよい。
このように、画素１１ａのＦＤ部１４ａは、隣接する画素１１ｂの増幅トランジスタ１８ｂに接続される。これにより、画素１１ａの光電変換素子１０ａにおいて光電変換により蓄積された電荷は、画像信号として、隣接する画素１１ｂから垂直信号線１２１に読み出される。
同様に、画素１１ｃの転送トランジスタ１２ｃのソースは、光電変換素子１０ｃのカソードと接続され、ドレインは、ＦＤ部１４ｃと接続される。光電変換素子１０ｃのアノードは接地される。また、ＦＤ部１４ｃは、隣接する画素１１ａの増幅トランジスタ１８ａのゲートに接続される。さらにまた、ＦＤ部１４ｃは、リセットトランジスタ１６ｃの一端が接続され、リセットトランジスタ１６ｃの他端は電源ＶＤＤに接続される。
また、転送トランジスタ１２ｃのゲートには信号線Ｔｒｇｃが接続され、制御信号が供給される。制御信号がハイレベルであるときに、転送トランジスタ１２ｃは導通状態となり、ロウレベルであるときに非導通状態となる。
さらにまた、リセットトランジスタ１６ｃのゲートには信号線Ｒｓｔｃが接続され、制御信号が供給される。制御信号がハイレベルであるときに、リセットトランジスタ１６ｃは導通状態となり、ロウレベルであるときに非導通状態となる。
転送トランジスタ１２ｃは、光電変換素子１０cにより生成された電荷をＦＤ部１４ｃに転送する。すなわち、この転送トランジスタ１２ｃは光電変換素子１０ｃとＦＤ部１４ｃとの間を導通させることにより電荷の転送を行う。リセットトランジスタ１６ａは、導通状態のときに、ＦＤ部１４cに蓄積された電荷を排出する。
画素１１ａの増幅トランジスタ１８ａは、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１ｃの選択をする。これにより、リセットトランジスタ１６ｃによってリセットされた後のＦＤ部１４ｃの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１２cによって信号電荷を転送した後のＦＤ部１４ｃの電位を信号レベル（画像信号）として垂直信号線１２１に出力する。
このように、画素１１ｃのＦＤ部１４ｃは、隣接する画素１１ａの増幅トランジスタ１８ａに接続される。これにより、画素１１ｃの光電変換素子１０ｃにおいて光電変換により蓄積された電荷は、画像信号として、隣接する画素１１ａから垂直信号線１２１に読み出される。
ここで、図３及び図４Ａ、Ｂを用いて本実施形態に画素１１ａと画素１１ｂとの形態例を示す。図３は、本実施の形態に係る隣接画素１１ａ、１１ｂのレイアウトの一例を示す図である。すなわち、図３は、画素アレイ部１２０（図１参照）を受光面と反対側の裏面から見た図である。図３に示すように、画素１１ａは、光電変換素子（ＰＤ）１０ａと、フローティングディフュージョン（ＦＤ）となるＦＤ部１４ａと、転送トランジスタ１２ａ、リセットトランジスタ１６ａ、及び増幅トランジスタ１８ａで構成される。他の画素も同等の構成を有している。このような、画素が画素アレイ部１２０に行列状に複数配列される。なお、リセットトランジスタ１６ａは、転送トランジスタ１２ａ、及び増幅トランジス１８ａを有する回路基板層に積層されており、本実施形態では不図示である。なお、リセットトランジスタ１６ａは、転送トランジスタ１２ａ、及び増幅トランジス１８ａなどと同層に配置してもよい。
画素１１ａは、貫通トレンチ２０ａと、画素１１ｂとの境界部の貫通トレンチ２０ａｂとに囲まれ、隣接画素と絶縁されている。同様に、画素１１ｂは、貫通トレンチを２０ｂと、画素１１ａとの境界部の貫通トレンチ２０ａｂに囲まれ、隣接画素と絶縁されている。
貫通トレンチ２０ａ、２０ｂ、２０ａｂは、裏面貫通トレンチ（ＲＦＴＩ：Ｒｅｖｅｒｓｅ Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）でもよく、或いは表面貫通トレンチ（ＦＦＴＩ：Ｆｒｏｎｔ Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）でもよい。貫通トレンチ２０ａ、２０ｂ、２０ａｂは、例えば酸化膜を含み、画素間を絶縁する。裏面貫通トレンチ（ＲＦＴＩ）は、裏面から貫通トレンチ２０ａ、２０ｂ、２０ａｂの溝をエッチングにより形成する。一方で、表面貫通トレンチ（ＦＦＴＩ）は、裏面の反対面である表面から貫通トレンチ２０ａ、２０ｂ、２０ａｂの溝をエッチングにより形成する。
画素１１ａのＦＤ部１４ａと、画素１１ｂの増幅トランジスタ１８ｂは貫通トレンチ２０ａｂを越える配線Ｆｄｌで接続される。また、画素１１ａの増幅トランジスタ１８ａと、ＦＤ部１４ａとは、素子分離領域部２２ａで分離される。
図４Ａは、図３のＡＡ断面図である。図４に示すように、画素１１ａ、１１ｂ毎に、一つの円形のオンチップレンズ２４０ａ、２４０ｂを配置している。層２６０ａ、２６０ｂには、例えば平坦化層、下地絶縁層、カラーフィルタ層などが構成される。配線Ｆｄｌは、貫通トレンチ２０ａｂの裏面側に配置され、ＦＤ部１４ａと、画素１１ｂの増幅トランジスタ１８ｂとを通トレンチ２０ａｂを越えて接続する。素子分離領域部２２ａ、２２ｂは、例えば絶縁膜、例えばシリコン酸化膜を埋め込んだシャロートレンチ素子分離領域である。
図４Ｂは、素子分離領域部２２ａ、２２ｂの材質が図４Ａと異なる場合の図３のＡＡ断面である。図４Ｂに示すように、素子分離領域部２２ａ、２２ｂ（図３Ａ参照）を、例えばＰ型のイオン注入によるインプラ分離による素子分離領域部２２＿１ａ、２２＿１ｂにより構成してもよい。このように、素子分離領域部２２ａは、酸化膜埋め込み構造でもよく、例えばＰ型のイオン注入によるインプラ分離でもよい。或いは、両者を組み合わせてもよい。素子分離領域部２２ａ（図３Ａ参照）の幅は、同等の絶縁性を保持するためには、貫通トレンチ２０ａｂの幅よりも一般に広く構成する必要がある。
図５は、比較例を示す図である。図５は、図３で示した画素１１ａ内のＦＤ部１４ａと、増幅トランジスタ１８ａとを接続する例を示す。ＦＤ部１４ａと、増幅トランジスタ１８ａとを接続する配線Ｆｄｌ＿２の長さＦｄｌ＿２Ｌは、素子分離領域部２２ａを越えるため、配線Ｆｄｌの長さＦｄｌＬと以下の関係がある。すなわち、Ｆｄｌ＿２Ｌ＞ＦｄｌＬの関係がある。このため、配線Ｆｄｌ＿２の寄生容量は、配線Ｆｄｌの寄生容量よりも大きくなる。
Figure 2023063943000002
 （１）式は、ＣＭＯＳイメージセンサである撮像装置１の変換効率ηを示す。ｑは電子の電荷、Ｇはソースフォロワ回路の利得、ＣＦＤはＦＤ部１４ａの容量である。ＦＤ部１４ａの容量ＣＦＤは、ＦＤ拡散層の接合容量、増幅トランジスタ１８ｂのゲート容量、ＦＤ配線Ｆｄ、Ｆｄｌ＿２の寄生容量の総和となる。変換効率ηはＦＤ容量の逆数に比例するため、ＦＤ容量ＣＦＤの増加は変換効率の低下につながる。また、仮に配線Ｆｄｌ＿２と配線Ｆｄｌとが同じ長さであっても、素子分離領域部２２ａと貫通トレンチ２０ａｂの材質との相違から、ＦＤ配線の寄生容量は、配線Ｆｄｌの寄生容量の方が配線Ｆｄｌ＿２の寄生容量よいも小さくなる。このように、材質の相違からも、配線Ｆｄｌの寄生容量は、配線Ｆｄｌ＿２の寄生容よりもより小さくなり、画素１１ａのＦＤ部１４ａと、隣接する画素１１ｂの増幅トランジスタ１８ｂを接続したほうが、ＣＭＯＳイメージセンサの変換効率ηは高くなる。なお、素子分離領域部２２ａを貫通トレンチで構成すると、オンチップレンズ２４ａを介して光電変換素子（ＰＤ）１０ａに入射する光を阻害することとなり、ＣＭＯＳイメージセンサの受光感度を低下させてしまう。
以上説明したように、画素１１ａのＦＤ部１４ａと隣接画素１１ｂの増幅トランジスタ１８ｂと接続することとした。これにより、画素１１ａのＦＤ部１４ａと隣接画素１１ｂの増幅トランジスタ１８ｂとの配線Ｆｄｌの寄生容量を、画素１１ａ内のＦＤ部１４ａと増幅トランジスタ１８ａとを接続する場合の寄生容量よりも小さくすることが可能となる。このため、撮像装置１の変換効率ηをより高くすることができる。
（第２実施形態）
第２実施形態に係る撮像装置１は、複数の画素におけるＦＤ部により隣接する画素の増幅トランジスタが共有される点で、第１実施形態に係る撮像装置１と相違する。以下では、第１実施形態に係る撮像装置１と相違する点を説明する。
図６は、第２実施形態に係る画素の回路構成の一例を示す回路図である。図６では、画素１１ａを中心に、隣接する画素１１ｂ、１１ｃ、１１ｅ、１１ｆの一部を示す。図７に示すように、本回路例に係る画素１１ａは、光電変換素子（ＰＤ）１０ａと、転送トランジスタ（ＴＧ）１２ａと、ＦＤ（フローティングディフュージョン）部１４ａと、リセットトランジスタ（ＲＳＴ）１６ａと、増幅トランジスタ１８ａと、を有する。以下の説明では、画素１１ａの回路構成と同等の回路構成には同一の番号を付し、画素１１ｂの回路構成にはｂを付し、画素１１ｃの回路構成にはｃを付し、画素１１ｅの回路構成にはｅを付し、画素１１ｆの回路構成にはｆを付し、画素１１ｂ、１１ｃ、１１ｅ、１１ｆにおける回路構成の説明を省略する場合がある。
図６では、画素１１ａと画素１１ｃとの間に配置される貫通トレンチを２０ａｃで示し、画素１１ａと画素１１ｂとの間に配置される貫通トレンチを２０ａｂで示す。同様に、画素１１ａと画素１１ｅとの間に配置される貫通トレンチを２０ａｅで示し、画素１１ａと画素１１ｆとの間に配置される貫通トレンチを２０ａｆで示す。同様に、画素１１ｅと画素１１ｆとの間に配置される貫通トレンチを２０ｅｆで示し、画素１１ｂと画素１１ｃとの間に配置される貫通トレンチを２０ｂｃで示す。貫通トレンチの接合点をＭ０で示す。
図６に示すように、画素１１ａのＦＤ部１４ａと、画素１１ｃのＦＤ部１４ｃと、は、画素１１ｂの増幅トランジスタ１８ｂのゲートに接続される。さらにまた、ＦＤ部１４ａ及びＦＤ部１４ｃは、リセットトランジスタ１６ｂの一端が接続され、リセットトランジスタ１６ｂの他端は電源ＶＤＤに接続される。
転送トランジスタ１２ａは、光電変換素子１０ａにより生成された電荷をＦＤ部１４ａに転送する。同様に転送トランジスタ１２ｃは、光電変換素子１０ｃにより生成された電荷をＦＤ部１４ｃに転送する。すなわち、この転送トランジスタ１２ｃは光電変換素子１０ｃとＦＤ部１４ｃとの間を導通させることにより電荷の転送を行う。リセットトランジスタ１６ｂは、導通状態のときに、ＦＤ部１４ａ、及びＦＤ部１４ｃに蓄積された電荷を排出する。
画素１１ｂの増幅トランジスタ１８ｂは、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１ａ、１１ｃの選択をする。これにより、リセットトランジスタ１６ｂによってリセットされた後のＦＤ部１４ａ、及びＦＤ部１４ｃの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１４ａ、及びＦＤ部１４ｃの電位を信号レベル（画像信号）として垂直信号線１２１に出力する。このように、本実施形態に係るＦＤ部１４ａ、及びＦＤ部１４ｃとは、並列接続される。
これらから分かるように、転送トランジスタ１２ａ及び転送トランジスタ１２ｃの転送を同時に行う場合には、光電変換素子１０ａにより生成された電荷と光電変換素子１０ｃにより生成された電荷とは、ＦＤ部１４ａ、及びＦＤ部１４ｃにより加算され、画像信号として隣接する画素１１ｂから垂直信号線１２１に読み出される。一方で、転送トランジスタ１２ａ及び転送トランジスタ１２ｃの転送をいずれか一方ずつ行うことにより、光電変換素子１０ａにより生成された電荷と、光電変換素子１０ｃにより生成された電荷と、をそれぞれ時系列に、画像信号として隣接する画素１１ｂから垂直信号線１２１に読み出すことが可能となる。
このように、画素１１ａのＦＤ部１４ａ及び画素１１ｃのＦＤ部１４ｃは、隣接する画素１１ｂの増幅トランジスタ１８ｂに接続される。これにより、光電変換素子１０ａにより生成された電荷と光電変換素子１０ｃにより生成された電荷とは、画像信号として、隣接する画素１１ａから垂直信号線１２１に読み出される。また、複数の画素１１ａ、１１ｃで増幅トランジスタ１８ｂを共有するため、増幅トランジスタ１８ｂの数を減らすことが可能となり、撮像装置１を小型化にすることが可能となる。
同様に、転送トランジスタ１２ｅは、光電変換素子１０ｅにより生成された電荷をＦＤ部１４ｅに転送する。同様に転送トランジスタ１２ｆは、光電変換素子１０ｆにより生成された電荷をＦＤ部１４ｆに転送する。リセットトランジスタ１６ａは、導通状態のときに、ＦＤ部１４ｅ、及びＦＤ部１４ｆに蓄積された電荷を排出する。
同様に、画素１１ａの増幅トランジスタ１８ａは、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１ｅ、１１ｆの選択をする。これにより、リセットトランジスタ１６ａによってリセットされた後のＦＤ部１４ｅ、及びＦＤ部１４ｆの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１２e及び12fによって信号電荷を転送した後のＦＤ部１４ｅ、及びＦＤ部１４ｆの電位を信号レベルとして垂直信号線１２１に出力する。
このように、画素１１ｅのＦＤ部１４ｅ及び画素１１ｆのＦＤ部１４ｆは、隣接する画素１１ａの増幅トランジスタ１８ａに接続される。これにより、光電変換素子１０ｅにより生成された電荷と光電変換素子１０ｆにより生成された電荷とは、画像信号として、隣接する画素１１ａから垂直信号線１２１に読み出される。
図７は、第２実施形態に係る画素１１ａ～１１ｄのレイアウトの一例を示す図である。図７は、画素アレイ部１２０（図１参照）を受光面と反対側の裏面から見た図である。図７に示すように、画素１１ａ～１１ｄは４隣接の画素である。画素１１ａは、光電変換素子（ＰＤ）１０ａと、フローティングディフュージョン（ＦＤ）となるＦＤ部１４ａと、３つの画素トランジスタ、すなわち転送トランジスタ１２ａ、リセットトランジスタ１６ａ、及び増幅トランジスタ１８ａで構成される。画素１１ｂも画素１１ａと同等の構成有する。画素１１ｃは、光電変換素子（ＰＤ）１０ａと、フローティングディフュージョン（ＦＤ）となるＦＤ部１４ｃと、転送トランジスタ１２ｃとを有する。すなわち、画素１１ｃは、リセットトランジスタ、及び増幅トランジスタを有さない構成することが可能である。画素１１ｄも画素１１ｃと同等の構成有する。このような、４角形状の領域内で相互に隣接する４隣接の画素が画素アレイ部１２０に行列状に複数配列される。また、画素１１ａのＦＤ部１４ａと、画素１１ｃのＦＤ部１４ｃと、は、増幅トランジスタ１８ｂを共有しており、共有画素１１ａｃを構成する。なお、上述と同様に、リセットトランジスタ１６ａ、１６ｂ（図６参照）は、例えば転送トランジスタ１２ａ、及び増幅トランジス１８ａを有する回路基板層に積層されており、本実施形態では不図示である。また、リセットトランジスタ１６ａ、１６ｂ（図６参照）は、転送トランジスタ１２ａ、及び増幅トランジス１８ａなどと同層に配置してもよい。
画素１１ａ～１１ｄのそれぞれは、貫通トレンチ２０ａ～２０ｄと、画素間の貫通トレンチ２０ａｂ、ａｃ、ｃｄに囲まれ、隣接画素と絶縁されている。また、画素１１ａのＦＤ部１４ａと、画素１１ｂの増幅トランジスタ１８ｂとは貫通トレンチ２０ａｂ、ｃｄを越えて配線Ｆｄｌ＿１で接続される。また、画素１１ａのＦＤ部１４ａと、画素１１ｃのＦＤ部１４ｃとは、電気的に接触するためのコンタクト構造を介して貫通トレンチ２０ａｃを越える配線Ｆｄｌ＿３により接続される。例えば配線Ｆｄｌ＿３は、金属のコンタクト構造を有する配線である。
画素１１ａの増幅トランジスタ１８ａと、ＦＤ部１４ａとは、素子分離領域部２２ａで分離される。同様に、画素１１ｂの増幅トランジスタ１８ｂと、ＦＤ部１４ｂとは、素子分離領域部２２ｂで分離される。画素１１ｃ、ｄも同等の素子分離領域部２２ｃ、ｄを有する。素子分離領域部２２ａ～２２ｄは、例えば絶縁膜、例えばシリコン酸化膜を埋め込んだシャロートレンチ素子分離領域である。素子分離領域部２２ａ～２２ｄは、酸化膜埋め込み構造でもよく、例えばＰ型のイオン注入によるインプラ分離でもよい。或いは、両者を組み合わせてもよい。素子分離領域部２２ａ～２２ｄの幅は、同等の絶縁性を保持するためには、貫通トレンチ２０ａｂ、ｃｄの幅よりも一般に広く構成する必要がある。
上述の比較例（図５参照）と同様に、画素１１ａ内のＦＤ部１４ａと、増幅トランジスタ１８ａとを接続する場合の配線の長さは、配線Ｆｄｌ＿１の長さよりも長くなる。このため、画素１１ａ内のＦＤ部１４ａと、増幅トランジスタ１８ａとを接続する場合の配線の寄生容量は、配線Ｆｄｌ＿１の寄生容量よりも大きくなる。これから分かるように、画素１１ａのＦＤ部１４ａと、隣接する画素１１ｂの増幅トランジスタ１８ｂを接続したほうが、画素１１ａのＦＤ部１４ａと、増幅トランジスタ１８ａを接続する場合よりも、ＣＭＯＳイメージセンサの変換効率ηは高くなる。
図８は、第２実施形態に係る画素１１ａ～１１ｄの別のレイアウトの一例を示す図である。図８は、画素アレイ部１２０（図１参照）を受光面と反対側の裏面から見た図である。図８では、画素１１ａのＦＤ部１４ａと、画素１１ｃのＦＤ部１４ｃと、電気的に接触するためのコンタクト構造を介して配線Ｆｄｌ＿５により接続される。例えば配線Ｆｄｌ＿５は、ポリシリコン（Ｐｏｌｙ Ｓｉ）のコンタクト構造を有する配線である。このように、コンタクト構造は、ポリシリコンのコンタクト構造でもよい。
以上説明したように、本実施形態に係る撮像装置１は、複数の画素１１ａ、１１ｃにおけるＦＤ部１４ａ、１４ｃにより隣接する画素１１ｂの増幅トランジスタ１８ｂを共有することとした。これにより、画素１１ａのＦＤ部１４ａと、隣接する画素１１ｂの増幅トランジスタ１８ｂを接続したほうが、画素１１ａのＦＤ部１４ａと、増幅トランジスタ１８ａを接続する場合よりも、配線の寄生容量を低減することが可能となり、共有画素においても、ＣＭＯＳイメージセンサである撮像装置１の変換効率ηをより高くできる。
（第３実施形態）
第２実施形態に係る撮像装置１は、複数の画素におけるＦＤ部と、これらＦＤ部により共有される隣接する画素の増幅トランジスタと、リセットトランジスタを４つの隣接する画素の隣接点の近傍に配置する点で、第２実施形態に係る撮像装置１と相違する。以下では、第２実施形態に係る撮像装置１と相違する点を説明する。
図９は、第３実施形態に係る画素の回路構成の一例を示す回路図である。図９では、４つの隣接する画素１１ａ、１１ｂ、１１ｃ、１１ｄの一部を示す。また、画素間に配置される貫通トレンチを２０ａｂ、ａｃ、ｂｃ、ｂｄで示し、貫通トレンチの接合点をＮ０、Ｎ２で示す。
図９に示すように、画素１１ａのＦＤ部１４ａと、画素１１ｃのＦＤ部１４ｃと、は、画素１１ｂの増幅トランジスタ１８ｂのゲートに接続される。さらにまた、ＦＤ部１４ａ及びＦＤ部１４ｃには、画素１１ｄのリセットトランジスタ１６ｄの一端が接続され、リセットトランジスタ１６ｄの他端は電源ＶＤＤに接続される。
これにより、増幅トランジスタ１８ｂは、リセットトランジスタ１６ｄによってリセットされた後のＦＤ部１４ａ、及びＦＤ部１４ｃの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１２a及び12cによって信号電荷を転送した後のＦＤ部１４ａ、及びＦＤ部１４ｃの電位を信号レベルとして垂直信号線１２１に出力する。
図１０は、第３実施形態に係る画素１１ａ～１１ｄのレイアウトの一例を示す図である。図１０は、画素アレイ部１２０（図１参照）を受光面と反対側の裏面から見た図である。図１０に示すように、画素１１ｄのリセットトランジスタ１６ｄが、転送トランジスタ（ＴＧ）１２ａ、１２ｃと同層に配置される点で、第２実施形態に係る撮像装置１と相違する。このように、ＦＤ部１４ａ、及びＦＤ部１４ｃと画素１１ｄのリセットトランジスタ１６ｄの一端とを接続することにより、リセットトランジスタ１６ｄ、転送トランジスタ（ＴＧ）１２ａ、１２ｃ、及び増幅トランジスタ１８ｂを、４つの隣接する画素１１ａ、１１ｂ、１１ｃ、１１ｄの隣接点Ｍｉｄの近傍に配置可能となる。これにより、増幅トランジスタ１８ｂとリセットトランジスタ１６ｄとを接続する配線をより短く構成可能となり、第２実施形態に係る撮像装置１の効果に加え、増幅トランジスタ１８ｂとリセットトランジスタ１６ｄとの間の配線の寄生容量をもより低減可能となる。
（第４実施形態）
第４実施形態に係る撮像装置１は、複数の画素における増幅トランジスタを、複数の画素におけるＦＤ部により共有する点で、第２実施形態に係る撮像装置１と相違する。以下では、第２実施形態に係る撮像装置１と相違する点を説明する。
図１１は、第４実施形態に係る画素の回路構成の一例を示す回路図である。図１１では、４つの隣接する画素１１ａ、１１ｂ、１１ｃ、１１ｄの一部を示す。また、画素間に配置される貫通トレンチを２０ａｂ、ａｃ、ｂｃ、ｂｄで示し、貫通トレンチの接合点をＮ０、Ｎ２で示す。
図１１に示すように、画素１１ａのＦＤ部１４ａと、画素１１ｃのＦＤ部１４ｃと、は、画素１１ｂの増幅トランジスタ１８ｂのゲート、及び画素１１ｄの増幅トランジスタ１８ｄのゲートに接続される点で、第２実施形態に係る撮像装置１と相違する。さらにまた、増幅トランジスタ１８ｂと、増幅トランジスタ１８ｄとのドレインは、電気的に接続される。すなわち、増幅トランジスタ１８ｂ及び増幅トランジスタ１８ｄは、並列に接続される。これにより、増幅トランジスタの実効的なW長を増加することができ、ノイズを低減することで画質の向上に寄与する。
これにより、増幅トランジスタ１８ｂ及び増幅トランジスタ１８ｄは、リセットトランジスタ１６ｄによってリセットされた後のＦＤ部１４ａ、及びＦＤ部１４ｃの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１４ａ、及びＦＤ部１４ｃの電位を信号レベルとして垂直信号線１２１に出力する。
図１２は、第４実施形態に係る画素１１ａ～１１ｄのレイアウトの一例を示す図である。図１２は、画素アレイ部１２０（図１参照）を受光面と反対側の裏面から見た図である。図１２に示すように、画素１１ｄの増幅トランジスタ１８ｄが、転送トランジスタ（ＴＧ）１２ａ、１２ｃと同層に配置される点で、第２実施形態に係る撮像装置１と相違する。このように、増幅トランジスタ１８ｂ及び増幅トランジスタ１８ｄを、４つの隣接する画素１１ａ、１１ｂ、１１ｃ、１１ｄの隣接点Ｍｉｄの近傍に配置し、並列に接続する。これにより、第２実施形態に係る撮像装置１の効果に加え、増幅トランジスタ１８ｂの実効的なW長を増加することが可能となる。
（第５実施形態）
第５実施形態の変形例に係る撮像装置１は、画素回路ＡＦＤが更にフローティングディフュージョンＦＤ２を備え、フローティングディフュージョンの容量を切り変えられることで、第１実施形態に係る撮像装置１００と相違する。以下では、第１実施形態に係る撮像装置１００と相違する点を説明する。
図１３は、第５実施形態に係る画素の回路構成の一例を示す回路図である。図１３では、画素１１ａ、１１ｂの一部を示す。また、画素間に配置される貫通トレンチを２０ａｂで示す。
図１３に示すように、画素１１ａは、第２ＦＤ（フローティングディフュージョン）（ＦＤ２）部２６ａと、制御線Ｆｇｌと、トランジスタ（FDG）２8ａとを、更に有している。制御線Ｆｇｌには制御信号が供給され、接続状態又は非接続状態となる。トランジスタ２８ａは、例えばＮ型のＭＯＳトランジスタである。
リセットトランジスタ１６ａ（ＲＳＴ）の一端は、第２ＦＤ部２６ａに接続され、他端は電源電圧ＶＤＤに接続される。また、トランジスタ２８ａの一端はＦＤ部１４ａに接続され、他端は第２ＦＤ部２６ａに接続される。また、トランジスタ２８ａのゲートは制御線Ｆｇｌに接続される。
この構成により、トランジスタ２８ａを導通状態とすることにより、ＦＤ部１４ａと第２ＦＤ部２６ａとが並列接続され、容量を増加可能となる。このため、光電変換素子１０ａの撮像光量に応じて、ＦＤ部１４ａを用いる場合と、ＦＤ部１４ａと第２ＦＤ部２６ａとを用いる場合とを切り変えることが可能となる。
ＦＤ部１４ａと第２ＦＤ部２６ａとを用いる場合には、制御信号に基づいて、トランジスタ２８ａとリセットトランジスタ１６ａを導通状態にする。これにより、ＦＤ部１４ａと第２ＦＤ部２６ａとに蓄積された電荷が排出される。次に、制御信号に基づいて、リセットトランジスタ１６ａを非導通状態にする。これにより、露光期間が終了した後に、制御信号に基づいて転送トランジスタ１２ａが導通状態になることにより、ＦＤ部１４ａと第２ＦＤ部２６ａとは、光電変換素子１０ａから転送トランジスタ１２ａを介して転送された電荷を蓄積する。
上述のように、画素１１ｂの増幅トランジスタ１８ｂは、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１ａの選択をする。これにより、リセットトランジスタ１６ａによってリセットされた後のＦＤ部１４ａ及び第２ＦＤ部２６ａの電位をリセットレベルとして垂直信号線１２１に出力する。さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１４ａ及び第２ＦＤ部２６ａの電位を信号レベルとして垂直信号線１２１に出力する。
ＦＤ部１４ａのみを用いる場合には、制御信号に基づいて、トランジスタ２８ａ（スイッチング素子ＦDＧ）とリセットトランジスタ１６ａ（スイッチング素子ＲＳＴ）を導通状態にする。これにより、ＦＤ部１４ａと第２ＦＤ部２６ａとに蓄積された電荷が排出される。次に、制御信号に基づいて、トランジスタ２８ａを非導通状態にする。これにより、露光期間が終了した後に、制御信号に基づいて、転送トランジスタ１２ａ（スイッチング素子ＴＧ）が導通状態になることにより、ＦＤ部１４ａは、光電変換素子１０ａから転送トランジスタ１２ａを介して転送された電荷を蓄積する。後は、上述と同等の処理が行われる。
図１４は、第５実施形態に係る隣接画素１１ａ、１１ｂのレイアウトの一例を示す図である。図１４は、画素アレイ部１２０（図１参照）を受光面と反対側の裏面から見た図である。図１４に示すように、画素１１ａは、光電変換素子（ＰＤ）１０ａと、フローティングディフュージョン（ＦＤ）となるＦＤ部１４ａと、フローティングディフュージョン（ＦＤ２）となる第２ＦＤ部２６ａと、３つの画素トランジスタ、すなわち転送トランジスタ１２ａ、増幅トランジスタ１８ａ、及びトランジスタ２８ａ、で構成される。他の画素も同等の構成を有している。このような、画素が画素アレイ部１２０に行列状に複数配列される。なお、リセットトランジスタ１６ａは、転送トランジスタ１２ａ、及び増幅トランジス１８ａを有する回路基板層に積層されており、本実施形態では不図示である。また、リセットトランジスタ１６ａ（図１３参照）は、転送トランジスタ１２ａ、及び増幅トランジス１８ａなどと同層に配置してもよい。
画素１１ａは、貫通トレンチ２０ａと、画素１１ｂとの境界部の貫通トレンチ２０ａｂに囲まれ、隣接画素と絶縁されている。同様に、画素１１ａは、貫通トレンチを２０ｂと、画素１１ａとの境界部の貫通トレンチ２０ａｂに囲まれ、隣接画素と絶縁されている。
ＦＤ部１４ａと、画素１１ｂの増幅トランジスタ１８ｂは配線Ｆｄｌで接続される。また、画素１１ａの増幅トランジスタ１８ａと、ＦＤ部１４ａと第２ＦＤ部２６ａとは、素子分離領域部２２ａで分離される。
以上説明したように、本実施形態の変形例に係る撮像装置１００は、画素１１ａが更に第２ＦＤ部２６ａを備えることとした。これにより、第１実施形態に係る撮像装置１の効果に加え、光電変換素子１０ａの撮像光量に応じて、フローティングディフュージョンの容量を切り変えられることが可能となる。
なお、本技術は以下のような構成を取ることができる。
（１）
複数の画素で構成される撮像装置であって、
前記複数の画素内の第１画素は、
第１光電変換素子と、
第１畜電部と、
前記第１光電変換素子と、前記第１畜電部との間を導通状態又は非導通状態にする第１転送素子と、を有し、
前記複数の画素内の第１画素に隣接する第２画素は、
前記第１光電変換素子の光電変換により前記第１畜電部に蓄電された電荷に基づく画像信号を増幅する第２増幅素子を有する撮像装置。
（２）
前記第１画素と、前記第２画素との間に配置される貫通トレンチを更に備え、
前記第１畜電部と、前記第２増幅素子とは、前記第１光電変換素子への撮像光が入射してくる側と反対の裏面側において、前記貫通トレンチを越える第１配線により接続される、（１）に記載の撮像装置。
（３）
前記貫通トレンチは、前記裏面側からエッチィングした裏面貫通トレンチである、（２）に記載の撮像装置。
（４）
前記貫通トレンチは、前記裏面と反対側の面である表面側からエッチィングした表面貫通トレンチである、（２）に記載の撮像装置。
（５）
前記第１画素は、周囲を貫通トレンチで囲まれ、隣接画素と絶縁される、（１）に記載の撮像装置。
（６）
前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第１画素と隣接する第３画素は、
第３光電変換素子と、
第３畜電部と、
を有し、
前記第１画素は、前記第３光電変換素子の光電変換により前記第３畜電部に蓄電された電荷に基づく画像信号を増幅する第１増幅素子を更に有する、（５）に記載の撮像装置。
（７）
前記第１画素は、
前記第１畜電部と、前記第１増幅素子とを絶縁する第１素子分離領域部を更に有し、
前記第１素子分離領域部は、前記第１画素と前記第２画素間に配置される貫通トレンチよりも幅が広い、（６）に記載の撮像装置。
（８）
前記１素子分離領域部は、酸化膜埋め込み構造である、（７）に記載の撮像装置。
（９）
前記１素子分離領域部は、イオン注入によるインプラ分離構造である、（７）に記載の撮像装置。
（１０）
前記複数の画素は、素子分離領域部として、酸化膜埋め込み構造、及びイオン注入によるインプラ分離構造を有する、（１）に記載の撮像装置。
（１１）
前記第１配線と前記第１畜電部との接続部は、コンタクト構造を有する、（２）に記載の撮像装置。
（１２）
前記コンタクト構造は金属構造である、（１１）に記載の撮像装置。
（１３）
前記コンタクト構造はポリシリコン構造である、（１１）に記載の撮像装置。
（１４）
前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第１画素と隣接する第４画素は、
第４光電変換素子と、
第４畜電部と、を有し、
前記第４畜電部は、前記第１畜電部と接続される、（１）に記載の撮像装置。
（１５）
前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第２画素と隣接する第５画素は、
前記第１光電変換素子の光電変換により前記第１畜電部に蓄電された電荷に基づく画像信号を増幅する第５増幅素子を有する、（１）に記載の撮像装置。
（１６）
前記第２増幅素子と前記第５増幅素子は、並列接続される、（１５）に記載の撮像装置。
（１７）
前記複数の画素内の前記第１画素、前記第２画素、及び前記第４画素と異なり、且つ前記第２画素と隣接する第５画素は、
前記第４畜電部及び前記第１畜電部と一端が接続されるリセット素子を有する、（１４）に記載の撮像装置。
（１８）
前記第１画素は、
前記第１光電変換素子による蓄積電荷を蓄電する第２蓄電部と、
一端が前記第１蓄電部に接続され、他端が前記第２蓄電部と、接続される素子と、
前記素子と一端が接続されるリセット素子と、を更に有する、（１）に記載の撮像装置。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１：撮像装置、１０ａ、１０ｂ、１０ｃ、１０ｅ、１０ｆ：光電変換素子、１１ａ～１１ｄ：画素、１１ａｃ：共有画素、１２ａ、１２ｂ、１２ｃ、１２ｅ、１２ｆ：転送トランジスタ、１４ａ、１４ｂ、１４ｃ、１４ｅ、１４ｆ：ＦＤ部、１６ａ、１６ｂ、１６ｄ、16ｆ：リセットトランジスタ、１８ａ、１８ｂ、１８ｃ、１８ｄ：増幅トランジスタ、２０ａ、２０ａｂ、２０ａｃ、２０ａｅ、２０ａｆ、２０ｂ、２０ｂｃ、２０ｂｄ、２０ｃ、２０ｄ、２０ｅｆ：貫通トレンチ、２２ａ、２２ｂ、２２ｃ、２２ｄ：素子分離領域部、２８ａ：トランジスタ、２６ａ、２６ｂ：第２ＦＤ部。

Claims (18)

  1. 複数の画素で構成される撮像装置であって、
    前記複数の画素内の第１画素は、
    第１光電変換素子と、
    第１畜電部と、
    前記第１光電変換素子と、前記第１畜電部との間を導通状態又は非導通状態にする第１転送素子と、を有し、
    前記複数の画素内の第１画素に隣接する第２画素は、
    前記第１光電変換素子の光電変換により前記第１畜電部に蓄電された電荷に基づく画像信号を増幅する第２増幅素子を有する、撮像装置。
  2. 前記第１画素と、前記第２画素との間に配置される貫通トレンチを更に備え、
    前記第１畜電部と、前記第２増幅素子とは、前記第１光電変換素子への撮像光が入射してくる側と反対の裏面側において、前記貫通トレンチを越える第１配線により接続される、請求項１に記載の撮像装置。
  3. 前記貫通トレンチは、前記裏面側からエッチィングした裏面貫通トレンチである、請求項２に記載の撮像装置。
  4. 前記貫通トレンチは、前記裏面と反対側の面である表面側からエッチィングした表面貫通トレンチである、請求項２に記載の撮像装置。
  5. 前記第１画素は、周囲を貫通トレンチで囲まれ、隣接画素と絶縁される、請求項１に記載の撮像装置。
  6. 前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第１画素と隣接する第３画素は、
    第３光電変換素子と、
    第３畜電部と、
    を有し、
    前記第１画素は、前記第３光電変換素子の光電変換により前記第３畜電部に蓄電された電荷に基づく画像信号を増幅する第１増幅素子を更に有する、請求項５に記載の撮像装置。
  7. 前記第１画素は、
    前記第１畜電部と、前記第１増幅素子とを絶縁する第１素子分離領域部を更に有し、
    前記第１素子分離領域部は、前記第１画素と前記第２画素間に配置される貫通トレンチよりも幅が広い、請求項６に記載の撮像装置。
  8. 前記第１素子分離領域部は、酸化膜埋め込み構造である、請求項７に記載の撮像装置。
  9. 前記第１素子分離領域部は、イオン注入によるインプラ分離構造である、請求項７に記載の撮像装置。
  10. 前記複数の画素は、素子分離領域部として、酸化膜埋め込み構造、及びインプラ分離構造を有する、請求項１に記載の撮像装置。
  11. 前記第１配線と前記第１畜電部との接続部は、コンタクト構造を有する、請求項２に記載の撮像装置。
  12. 前記コンタクト構造は金属構造である、請求項１１に記載の撮像装置。
  13. 前記コンタクト構造はポリシリコン構造である、請求項１１に記載の撮像装置。
  14. 前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第１画素と隣接する第４画素は、
    第４光電変換素子と、
    第４畜電部と、を有し、
    前記第４畜電部は、前記第１畜電部と接続される、請求項１に記載の撮像装置。
  15. 前記複数の画素内の前記第１画素及び前記第２画素と異なり、且つ前記第２画素と隣接する第５画素は、
    前記第１光電変換素子の光電変換により前記第１畜電部に蓄電された電荷に基づく画像信号を増幅する第５増幅素子を有する、請求項１に記載の撮像装置。
  16. 前記第２増幅素子と前記第５増幅素子は、並列接続される、請求項１５に記載の撮像装置。
  17. 前記複数の画素内の前記第１画素、前記第２画素、及び前記第４画素と異なり、且つ前記第２画素と隣接する第５画素は、
    前記第４畜電部及び前記第１畜電部と一端が接続されるリセット素子を有する、請求項１４に記載の撮像装置。
  18. 前記第１画素は、
    前記第１光電変換素子による蓄積電荷を蓄電する第２蓄電部と、
    一端が前記第１蓄電部に接続され、他端が前記第２蓄電部と、接続される素子と、
    前記素子と一端が接続されるリセット素子と、を更に有する、請求項１に記載の撮像装置。
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