JP2004221585A - リセットノイズ抑制及びプログラム可能ビニング能力を備えたａｐｓ画素 - Google Patents

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Abstract

【課題】アクティブ画素センサアレイにおけるリセットノイズを抑制する回路及び方法。
【解決手段】Ｐ-エピタキシャルシリコン層１６に形成される複数のＮ-ウェル１２、あるいはＮ-エピタキシャルシリコン層１６に形成される複数のＰ-ウェル１２を有する回路。各ウェルが逆極性のシリコンで囲まれるようにして各ウェルに画素１０が形成され、且つ画素のアレイが形成される。隣接Ｎ-ウェルまたはＰ-ウェルを選択的に結合する、すなわちビニングする手段が設けられる。撮像サイクルのリセット期間において、選択したグループの隣接画素をビニングして、画素をリセットすることで注入された電荷を隣接画素間で平均化し、これによりこの電荷注入が各画素に及ぼす影響を低減して発生ノイズを低減する。
【選択図】 図１

Description

本発明は、画素リセット時のノイズを抑制する回路及び方法に関し、特に、リセット中にプログラム可能ビニングにより隣接画素に対して選択的にビンする技術に関する。
光学撮像装置において、画素間のスイッチングにより発生するノイズは考慮すべき極めて重要な項目である。このノイズの制御は光学撮像装置において非常に重要な検討項目である。
Lauxterman等の米国特許第6,452,153B1号には少なくとも２つのセンサとセンサ間ビニングを備えた光電センサが記載される。
Colbeth等の米国特許第6,424,750B1号にはＸ線撮像装置が記載される。その特徴の１つとして、ピクセルビニングは検出器アレイによ収集された画素情報を結合するために使用される。
Colbeth等の米国特許第5,970,115号には照射撮像装置、特に複数の検出及び表示モードで動作可能なＸ線照射撮像装置が記載される。
Strommerの米国特許第5,848,123号には、撮像センサシステムにより、被写体から反射した放射、あるいは被写体を透過した放射を検出することによって被写体を撮影する方法及び装置が記載される。この撮像センサシステムは撮像素子を結合（組み合わす）、すなわちビニング（binning）することに基づいた制御方式で動作するように構成される。
Sauerの米国特許第5134488号及び米国特許第5134489号にはＸ−Ｙでアドレス指定可能な固体撮像装置が記載される。
米国特許第6,452,153B1号、Lauxterman等 米国特許第6,424,750B1号、Colbeth等 米国特許第5,970,115号、Colbeth等 米国特許第5,848,123号、Strommer
電気ノイズは電子回路における基本的な限界であり、ノイズの制御は光学撮像システムにおいて非常に重要である。画素アレイを読み出すことで発生するスイッチングノイズは画像に望ましくないノイズを発生させ、光学撮像システムの感度を基本的に制限する。
本発明の主な目的は画素及びリセットのノイズ抑制を有する撮像回路を提供することである。
本発明の他の主な目的は撮像回路におけるリセットノイズを抑制するリセットノイズ抑制方法を提供することである。
前記目的を達成するために、Ｐ-エピタキシャルシリコン層内に形成される複数のＮ-ウェルを備えた撮像回路が提供される。各Ｎ-ウェルがＰ-型シリコンで囲まれるようにして各Ｎ-ウェルに画素が形成され、かくして画素のアレイが形成される。隣接Ｎ-ウェルを選択的に結合する、すなわちビニング（binning）する手段が設けられる。撮像サイクルのリセット期間において、選択したグループの隣接画素をビニングして、画素をリセットすることで注入された電荷を隣接画素間で平均化し、これによりこの電荷注入が各画素に及ぼす影響を低減して発生ノイズを低減する。
画素（ピクセル）をビニングする一手段として、選択したＮ-ウェル間にあるＰ-領域の上に導電性のトレースを形成し、この導電性トレースにより選択Ｎ-ウェルを隣接する選択Ｎ-ウェルに接続する。これにより、選択された隣接Ｎ-ウェルを電気的に接続する、すなわちビニングする。別のピクセルビニング方法として、選択された隣接Ｎ-ウェル間にＮ+チャンネル領域を形成し、その後、このＮ+チャンネル領域の上にゲート誘電体層及びゲート電極を形成する。これによりＮチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタが形成され、このようなＮＭＯＳトランジスタをオンあるいはオフにすることにより選択された隣接Ｎ-ウェル間を適宜、接続し、あるいは切り離すことができる。
また、前記目的を達成するために、Ｎ-エピタキシャルシリコン層内に形成される複数のＰ-ウェルを備えた撮像回路が提供される。各Ｐ-ウェルがＮ-型シリコンで囲まれるようにして各Ｐ-ウェルに画素が形成され、かくして画素のアレイが形成される。隣接Ｐ-ウェルを選択的に結合（combine）する、すなわちビニングする手段が設けられる。撮像サイクルのリセット期間において、選択したグループの隣接画素をビニングして、画素をリセットすることにより注入された電荷を隣接画素間で平均化し、これによりこの電荷注入が各画素に及ぼす影響を低減して発生ノイズを低減する。
画素（ピクセル）をビニングする一手段として、選択したＰ-ウェル間にあるＮ-領域の上に導電性のトレースを形成し、この導電性トレースにより選択Ｐ-ウェルを隣接する選択Ｐ-ウェルに接続する。これにより、選択された隣接Ｐ-ウェルを電気的に接続する、すなわちビニングする。別のピクセルビニング方法として、選択された隣接Ｐ-ウェル間にＰ+チャンネル領域を形成し、その後、このＰ+チャンネル領域の上にゲート誘電体層及びゲート電極を形成する。これによりＰチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタが形成され、このようなＰＭＯＳトランジスタをオンあるいはオフにすることにより選択された隣接Ｐ-ウェル間を適宜、接続し、あるいは切り離すことができる。
図１〜図７及び図８Ａを参照して本発明の回路及び方法の好ましい実施形態について詳細に説明する。図１にアクティブ画素センサ（ＡＰＳ）アレイの一部、４画素１２を持つアレイを示す。各画素１０はＰ-エピタキシャルシリコン層１６に形成されたＮ-ウェル１２で構成される。これらのＮ-ウェルとＰ-基板間の接合が複数のフォトダイオードを構成する。各Ｎ-ウェル１２にリセットトランジスタ１４が形成され、電荷集積期間が完了し、画素に蓄積した電荷の読み出しが完了した後に画素をリセットする。例えば、リセットトランジスタ１４は各Ｎ-ウェル１２に形成されるＰチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタである。Ｎ-ウェルにはＰ-エピタキシャルシリコン層に対して逆バイアスがかかる。動作サイクルの初めの部分において、画素に入射した信号により逆バイアスＰＮ接合に蓄積された電荷は減衰する。この信号は通常、光の放射であるが、他の信号でもこの電荷減衰は引き起こされる。画素の電荷を読み出した後で、ＰＭＯＳトランジスタをオンにすると負電荷がＮ-ウェルに注入され、画素の電荷が初期値に回復する。
図２及び図３はリセットトランジスタの詳細を示したものである。図２は上面図で、図３は図２の線３−３’に沿った断面図である。２つのＰ領域１８がＮ-ウェルに形成されてソース及びドレイン領域になる。図２に示すようにＮ-ウェルのうち２つのＰ領域間にある部分の上にゲート酸化物２２が形成される。電気接点２１がそのゲート電極２０に形成され、電気接点１９が一方のＰ領域１８に設けられてソース接続部になる。他方のＰ領域１８はドレインを形成し、Ｎ-ウェルに接触してＮ-ウェル及びＰ-基板が形成するフォトダイオードに対する接続部になる。
図１には選択された隣接画素間に接続された複数の相互接続部２２が示される。これらの相互接続部は選択したＮ-ウェル１２間にハード接続部を形成する導電性トレースか、あるいは異なる時点で異なる組合せのＮ-ウェル１２を選択するようにプログラムされ得るスイッチであってよい。図４及び図５に示すケースにおいて、相互接続部はＮチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタにより形成されたスイッチである。図４はＮＭＯＳビニングトランジスタにより接続される２つの隣接Ｎ-ウェル１２の上面図を示し、図５は図４の線５−５’に沿った断面図を示したものである。各Ｎ-ウェル１２にはＰＭＯＳリセットトランジスタ１４が形成される。ＮＭＯＳビニングトランジスタは、図５に示すように２つの隣接Ｎ-ウェル間にＮ+チャンネル領域２３を形成することにより形成される。図５に示すように、Ｎ+チャンネル領域２３上にはゲート電極２８を形成し、ゲート電極２８とＮ+チャンネル領域２３間にゲート誘電体層２２を形成する。ゲート電極２８とゲート誘電体層２２の上に第２のゲート誘電体層２６を形成して導電性電極２４が画素アレイを横切ってゲート電極２８に接触するようにする。
図１において、選択したＮ-ウェル１２間の相互接続部は永久ビニング接続部を形成する導電性トレースであってよい。図６は図１の線６−６’に沿った２つの隣接Ｎ-ウェルの断面図であり、永久ビニング接続を示したものである。図６に示すように、誘電体層５２がＮ-ウェル１２とＮ-ウェル間のＰ-エピタキシャルシリコン１６の上に形成される。この誘電体層５２上に導電性電極５０が形成される。次に電気接点５４を導電性電極５０と両Ｎ-ウェルの各端部間に誘電体層５２を貫通して形成する。
図７は行と列に並べたＮ-ウェル１２ないし画素のアレイの一部であって、各Ｎ-ウェル毎にＰＭＯＳリセットトランジスタ１４を設けたアレイの一部の上面図を示したものである。図７には４行のＮ-ウェル１２、すなわち１００、１０１、１０２、１０３、及び４列のＮ-ウェル１２、すなわち２００、２０１、２０２、２０３が示される。図７に示すアレイの一部は４行×４列の画素により形成されるが、Ｎ-ウェル１２の行数は４以上でも以下でもよく、またＮ-ウェル１２の列の数も４以上でも４以下でもよい。図７に示すアレイにおいて、ビニング接続部は上述したＮＭＯＳトランジスタである。Ｎ-ウェル１２の選択列間、すなわち列２００と２０１間、及び列２０２と２０３間に形成される垂直電極３０は、一方の選択列におけるＮ-ウェル１２を隣りの選択列におけるＮ-ウェル１２に接続するＮＭＯＳビニングトランジスタのゲート電極２２に対する電気接続部を形成する。この例において、列間接続は列２００内の各Ｎ-ウェル１２と列２０１内にある隣接Ｎ-ウェル１２間、及び列２０２内の各Ｎ-ウェル１２と列２０３内にある隣接Ｎ-ウェル１２間で行われる。
同様に、Ｎ-ウェル１２の選択行間に設けられる水平電極３２は、一方の選択行におけるＮ-ウェル１２を隣りの選択行内のＮ-ウェル１２に接続するＮＭＯＳビニングトランジスタのゲート電極２２に対する電気接続部を形成する。この例において、行間接続は行１００における各Ｎ-ウェル１２と行１０１にある隣接Ｎ-ウェル１２間、及び行１０２における各Ｎ-ウェル１２と行１０３内にある隣接Ｎ-ウェル１２間で行われる。この例に示した接続構成により、４つのＮ-ウェルから成るサブアレイが構成され、どのＮＭＯＳビニングトランジスタがオンになったか、そしてＮＭＯＳビニングトランジスタがオフしたときに互いに絶縁されるかによって２つあるいは４つのグループにビニングされる。ビニング用トランジスタがオンになる時に異なるアレイや異なる電気接続により異なるサブアレイがビニングされる。所望ならば、Ｎ-ウェルのアレイ全体をビニングしてもよい。
図８Ａは２行×２列に並べた４つのフォトダイオード３８Ａから成るアレイの回路図である。フォトダイオード３８ＡはＮ-ウェルとＰ-エピタキシャルシリコン層間のＰＮ接合に対応しており、画素を形成する。リセットＰＭＯＳトランジスタ１４Ａは図示のように各フォトダイオード３８Ａに接続される。隣接列における隣接フォトダイオード３８Ａ間にあるＮＭＯＳビニングトランジスタ３４Ａ、及び隣接行における隣接フォトダイオード３８Ａ間にあるＮＭＯＳビニングトランジスタ３６Ａが図８Ａに示される。また、図８Ａには各フォトダイオード３８Ａ用出力増幅器４０Ａが示される。撮像装置の動作において、フォトダイオード３８Ａに電荷が蓄積される積分期間中、入射信号により電荷が画素に蓄積される。読み出しサイクルに続いて、リセットトランジスタ１４Ａをオンにしてフォトダイオード３８Ａをリセットする。ビニングトランジスタ３４Ａ、３６Ａをオンにし、リセットトランジスタ１４Ａがオフの間、オン状態を保持する。ビニングトランジスタがオンになるので、リセットトランジスタ１４Ａがオフのときに注入された電荷はビニングされたフォトダイオード間で平均化されて、リセットにより生じた画素間のノイズは最小化される。普通のアクティブ画素センサアレイの場合、ビニングを行わないので、リセットトランジスタで個々のフォトダイオードをリセットする際にこのリセットより画素間で大きなノイズが発生する。
次に、図１〜図７及び図８Ｂを参照して本発明の回路及び方法の好ましい別の実施形態を説明する。図１にアクティブ画素センサ（ＡＰＳ）アレイの一部として４画素１２を持つアレイを示す。各画素１０はＮ-エピタキシャルシリコン層１６に形成したＰ-ウェル１２で構成される。これらのＰ-ウェルとＮ-基板間の接合が複数のフォトダイオードを形成する。各Ｐ-ウェル１２にリセットトランジスタ１４が形成され、電荷積分期間が完了し、画素に蓄積した電荷が読み出されたら、このリセットトランジスタ１４により画素をリセットする。例えば、リセットトランジスタ１４は各Ｐ-ウェル１２に形成されるＮチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタである。Ｐ-ウェルにはＮ-エピタキシャルシリコン層に対して逆バイアスがかかる。動作サイクルの初めの部分において、画素に入射した信号により逆バイアスＰＮ接合に蓄積された電荷は減衰する。この信号は通常、光の放射であるが、他の信号でもこの電荷減衰は引き起こされる。画素の電荷を読み出した後で、ＮＭＯＳトランジスタをオンにすると正電荷がＰ-ウェルに注入され、画素の電荷が初期値に回復する。
図２及び図３はリセットトランジスタの詳細を示したものである。図２は上面図で、図３は図２の線３−３’に沿った断面図である。２つのＮ領域１８がＰ-ウェルに形成されてソース及びドレイン領域を形成する。図２に示すようにＰ-ウェルのうち２つのＮ領域間にある部分の上にゲート酸化物２２が形成される。電気接点２１がそのゲート電極２０に形成され、電気接点１９が一方のＮ領域１８に設けられてソース接続部になる。他方のＮ領域１８はドレインを形成し、Ｐ-ウェルに接触してＰ-ウェル及びＮ-基板が形成するフォトダイオードに対する接続部になる。
図１には選択された隣接画素間の複数の相互接続部２２が示される。これらの相互接続部は選択したＰ-ウェル１２間にハード接続部を形成する導電性トレースか、あるいは異なる時点で異なる組合せのＰ-ウェル１２を選択するためにプログラムされ得るスイッチであってよい。図４及び図５に示すケースでは相互接続部としてＰチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタにより形成されたスイッチである。図４はＰＭＯＳビニングトランジスタにより接続される２つの隣接Ｐ-ウェル１２の上面図を示し、図５は図４の線５−５’に沿った断面図を示したものである。各Ｐ-ウェル１２にはＮＭＯＳリセットトランジスタ１４が設けられる。ＰＭＯＳビニングトランジスタは、図５に示すように２つの隣接Ｐ-ウェル間にＰ+チャンネル領域２３を形成することで構成される。図５に示すように、Ｐ+チャンネル領域２３上にはゲート電極２８を形成し、ゲート電極２８とＰ+チャンネル領域２３間にゲート誘電体層２２を形成する。ゲート電極２８とゲート誘電体層２２の上に第２のゲート誘電体層２６を形成し、導電性電極２４が画素アレイを横切ってルートされゲート電極２８に接触する。
図１において、選択したＰ-ウェル１２間の相互接続部は永久ビニング接続部を構成する導電性トレースであってよい。図６は図１の線６−６’に沿った２つの隣接Ｐ-ウェルの断面図であり、永久ビニング接続を示したものである。図６に示すように、誘電体層５２がＰ-ウェル１２とＰ-ウェル間のＮ-エピタキシャルシリコン１６の上に形成される。この誘電体層５２上に導電性電極５０が形成される。次に電気接点５４を導電性電極５０と両Ｐ-ウェルの各端部間に誘電体層５２を貫通して形成する。
図７は行と列に並べたＰ-ウェル１２ないし画素のアレイの一部であって、各Ｐ-ウェル毎にＮＭＯＳリセットトランジスタ１４を設けたアレイの一部の上面図を示したものである。図７には４行のＰ-ウェル１２、すなわち１００、１０１、１０２、１０３、及び４列のＰ-ウェル１２、すなわち２００、２０１、２０２、２０３が示される。図７に示すアレイの一部は４行×４列の画素であるが、Ｐ-ウェル１２の行数は４以上でも以下でもよく、またＰ-ウェル１２の列の数も４以上でも４以下でもよい。図７に示すアレイにおいて、ビニング接続部は上述したＰＭＯＳトランジスタである。Ｐ-ウェル１２の選択列間、すなわち列２００と２０１間、及び列２０２と２０３間に形成される垂直電極３０は、一方の選択列内のＰ-ウェル１２を隣りの選択列内のＰ-ウェル１２に接続するＰＭＯＳビニングトランジスタのゲート電極２２に対する電気接続部を形成する。この例において、列間接続は列２００における各Ｐ-ウェル１２と列２０１にある隣接Ｐ-ウェル１２間、及び列２０２における各Ｐ-ウェル１２と列２０３にある隣接Ｐ-ウェル１２間で行われる。
同様に、Ｐ-ウェル１２の選択行間に設けられる水平電極３２は、一方の選択行におけるＰ-ウェル１２を隣りの選択行におけるＰ-ウェル１２に接続するＰＭＯＳビニングトランジスタのゲート電極２２に対する電気接続部を形成する。この例において、行間接続は行１００内の各Ｐ-ウェル１２と行１０１内にある隣接Ｐ-ウェル１２間、及び行１０２における各Ｐ-ウェル１２と行１０３内にある隣接Ｐ-ウェル１２間で行われる。この例に示した接続構成により、４つのＰ-ウェルから成るサブアレイが形成され、どのＰＭＯＳビニングトランジスタがオンになったか、そしてＰＭＯＳビニングトランジスタがオフしたときに互いに絶縁されるかによって２つあるいは４つのＰ-ウェルがグループにビニングされる。ビニングトランジスタがオンになる時に異なるアレイおよび異なる電気接続により異なるサブアレイがビニングされる。所望であれば、Ｐ-ウェルのアレイ全体をビニングしてもよい。
図８Ｂは２行×２列に並べた４つのフォトダイオード３８Ｂから成るアレイの回路図である。フォトダイオード３８ＢはＰ-ウェルとＮ-エピタキシャルシリコン層間のＰＮ接合に対応しており、画素を構成する。リセットＮＭＯＳトランジスタ１４Ｂは図示のように各フォトダイオード３８Ｂに接続される。隣接列における隣接フォトダイオード３８Ｂ間にあるＰＭＯＳビニングトランジスタ３４Ｂ、及び隣接行における隣接フォトダイオード３８Ｂ間にあるＰＭＯＳビニングトランジスタ３６Ｂが図８Ｂに示される。また、図８Ｂには各フォトダイオード３８Ｂ用出力増幅器４０Ｂが示される。撮像装置の動作において、フォトダイオード３８Ｂに電荷が蓄積される積分期間中、例えば光の放射のような入射信号により電荷が画素に蓄積される。読み出しサイクルに続いて、リセットトランジスタ１４Ｂをオンにしてフォトダイオード３８Ｂをリセットする。ビニングトランジスタ３４Ｂ、３６Ｂをオンにし、リセットトランジスタ１４Ｂがオフの間、オン状態を保持する。ビニングトランジスタがオンになるので、リセットトランジスタ１４Ｂがオフのときに注入された電荷はビニングされたフォトダイオード間で平均化されて、リセットにより生じた画素間のノイズは最小化される。普通のアクティブ画素センサアレイの場合、ビニングを行わないので、リセットトランジスタで個々のフォトダイオードをリセットする際にこのリセットより画素間で大きなノイズが発生する。
図９は本発明の方法を記載したブロック図である。最初のブロック９０に示すように、撮像装置はフォトダイオードが電荷を蓄積する積分期間において画素に電荷を蓄積する。次に、第２のブロック９１に示すように、読み出し期間において、画素に蓄積された電荷をレジスタのような適当な記憶場所に読み出す。第３と第４のブロック９２、９３に示すように、読み出し期間の完了後、リセットトランジスタをオンにし、フォトダイオードに初期電荷が回復するリセット期間を開始する。次の３つのブロック９４、９５、９６に示すように、リセット期間の完了後、リセットトランジスタはオンのままにしてビニングトランジスタをオンにする。次に、ビニングトランジスタがオンの状態で、リセットトランジスタをオフにする。リセットトランジスタがオフするときにビニングトランジスタをオン状態にしておくことが本発明のノイズ抑制の要点である。次に、リセットトランジスタのオフ動作が完了した後、ビニング用トランジスタをオフにすると、再び動作サイクルが開始可能となり次の積分期間が開始する。
以上、Ｐ-型基板内のＮ-ウェル、あるいはＮ-型基板内のＰ-ウェルにより光電素子が形成されるセンサアレイの文脈においてビニングゲートを示してきたが、ビニングゲートは普通のＣＭＯＳ画素構造を持つアレイにより実現することができる。
以上、本発明を好ましい実施形態について特に図示し、説明してきたが、当業者には明らかなように、本発明の趣旨及び範囲を逸脱することなく形態及び詳細について様々な変更が可能である。
Ｎ-ウェルまたはＰ-ウェル内に形成される画素アレイの上面図であり、各Ｎ-ウェルまたはＰ-ウェルにおけるリセットトランジスタ及び隣接Ｎ-ウェルまたはＰ-ウェル間のビニング接続部を示す。 図１の画素アレイにおける１画素の上面図であり、リセットトランジスタを詳細に示す。 図２の線３−３’に沿った画素の断面図を示す。 Ｎ-ウェルまたはＰ-ウェル内に形成され、ビニング接続用ＮＭＯＳまたはＰＭＯＳトランジスタ及びトランジスタをオンまたはオフにするための電気導体を備える２つの隣接画素の上面図を示す。 図４の線５−５’に沿った画素の断面図を示す。 図１の線６−６’に沿った断面図であり、ビニング接続用導電性トレースを有し、Ｎ-ウェルまたはＰ-ウェル内に形成される２つの隣接画素を示す。 Ｎ-ウェルまたはＰ-ウェル内に形成され、選択された隣接Ｎ-ウェルまたはＰ-ウェル間にビニング接続部を備える画素アレイの上面図を示す。 ビニング接続部がＮＭＯＳトランジスタである図６の４画素の回路図を示す。 ビニング接続部がＰＭＯＳトランジスタである図６の４画素の回路図を示す。 本発明の方法を説明するブロック図を示す。

Claims (32)

  1. Ｐ-型エピタキシャルシリコン基板と、
    各Ｎ-ウェル画素セルが前記Ｐ-型エピタキシャルシリコン基板に囲まれている、前記Ｐ-型エピタキシャルシリコン基板に形成される複数のＮ-ウェル画素セルと、
    隣接Ｎ-ウェル画素セルを選択的にビニングするために用いられる、選択された隣接Ｎ-ウェル画素セル間のビニング接続部と、
    を備える撮像回路。
  2. 前記ビニング接続部は前記選択された隣接Ｎ-ウェル画素セル間にＮ+シリコンを有することを特徴とする、請求項１記載の撮像回路。
  3. 前記選択された隣接Ｎ-ウェル画素セル間のＮ+シリコンは、当該選択された隣接画素セル間にＮＭＯＳトランジスタを形成するために使用され、これにより選択的なビニングスイッチを形成することを特徴とする、請求項２記載の撮像回路。
  4. 前記ビニング接続部は前記選択された隣接Ｎ-ウェル画素セル間に導電性トレースを有することを特徴とする、請求項１記載の撮像回路。
  5. 各前記Ｎ-ウェル画素セルは第１のＰ領域と第２のＰ領域を形成することを特徴とする、請求項１記載の撮像回路。
  6. 前記第１のＰ領域と第２のＰ領域により各前記Ｎ-ウェル画素セルにＰＭＯＳトランジスタが形成され、当該ＰＭＯＳトランジスタにより前記Ｎ-ウェル画素セルをリセットすることを特徴とする、請求項５記載の撮像回路。
  7. 各前記Ｎ-ウェル画素セルと前記Ｐ-型エピタキシャルシリコン基板間の接合によりフォトダイオードが形成されることを特徴とする、請求項１記載の撮像回路。
  8. 前記フォトダイオードは光エネルギにより発生された電荷を蓄積することを特徴とする、請求項７記載の撮像回路。
  9. Ｐ-型エピタキシャルシリコン基板を設ける段階と、
    各Ｎ-ウェル画素セルが前記Ｐ-型エピタキシャルシリコン基板に囲まれている、前記Ｐ-型エピタキシャルシリコン基板に複数のＮ-ウェル画素セルを設ける段階と、
    隣接Ｎ-ウェル画素セルを選択的にビニングするために用いられるビニング接続部を選択された隣接Ｎ-ウェル画素セル間に形成する段階と、
    前記Ｎ-ウェル画素セルがリセットされている間、隣接Ｎ-ウェル画素セルを選択的にビニングする段階と、
    を含む画素リセットノイズ抑制方法。
  10. 前記ビニング接続部は前記選択された隣接Ｎ-ウェル画素セル間にＮ+シリコンを有することを特徴とする、請求項９記載の画素リセットノイズ抑制方法。
  11. 前記選択された隣接Ｎ-ウェル画素セル間のＮ+シリコンにより当該選択された隣接画素セル間にＮＭＯＳトランジスタが形成され、これにより選択的なビニングスイッチが形成されることを特徴とする、請求項９記載の画素リセットノイズ抑制方法。
  12. 前記ビニング接続部は前記選択された隣接Ｎ-ウェル画素セル間に導電性トレースを有することを特徴とする、請求項９記載の画素リセットノイズ抑制方法。
  13. 各前記Ｎ-ウェル画素セルは第１のＰ領域と第２のＰ領域を形成してなることを特徴とする、請求項９記載の画素リセットノイズ抑制方法。
  14. 前記第１のＰ領域と第２のＰ領域によりＰＭＯＳトランジスタが形成され、当該ＰＭＯＳトランジスタにより前記Ｎ-ウェル画素セルをリセットすることを特徴とする、請求項１３記載の画素リセットノイズ抑制方法。
  15. 各前記Ｎ-ウェル画素セルと前記Ｐ-型エピタキシャルシリコン基板間の接合をフォトダイオードとして使用することを特徴とする、請求項９記載の画素リセットノイズ抑制方法。
  16. 前記フォトダイオードは光エネルギにより発生された電荷を蓄積することを特徴とする、請求項１５記載の画素リセットノイズ抑制方法。
  17. Ｎ-型エピタキシャルシリコン基板と、
    各Ｐ-ウェル画素セルが前記Ｎ-型エピタキシャルシリコン基板に囲まれて、前記Ｎ-型エピタキシャルシリコン基板に形成される複数のＰ-ウェル画素セルと、
    隣接Ｐ-ウェル画素セルを選択的にビニングするために用いられる、選択された隣接Ｐ-ウェル画素セル間のビニング接続部と、
    を備える撮像回路。
  18. 前記ビニング接続部は前記選択された隣接Ｐ-ウェル画素セル間にＰ+シリコンを有することを特徴とする、請求項１７記載の撮像回路。
  19. 前記選択された隣接Ｐ-ウェル画素セル間のＰ+シリコンにより当該選択された隣接画素セル間にＰＭＯＳトランジスタが形成され、これにより選択的なビニングスイッチが形成されることを特徴とする、請求項１８記載の撮像回路。
  20. 前記ビニング接続部は前記選択された隣接Ｐ-ウェル画素セル間に導電性トレースを有することを特徴とする、請求項１７記載の撮像回路。
  21. 各前記Ｐ-ウェル画素セルは第１のＮ領域と第２のＮ領域を形成していることを特徴とする、請求項１７記載の撮像回路。
  22. 前記第１のＮ領域と第２のＮ領域により各前記Ｐ-ウェル画素セルにＮＭＯＳトランジスタが形成され、当該ＮＭＯＳトランジスタにより前記Ｐ-ウェル画素セルをリセットすることを特徴とする、請求項２１記載の撮像回路。
  23. 各前記Ｐ-ウェル画素セルと前記Ｎ-型エピタキシャルシリコン基板間の接合によりフォトダイオードが形成されることを特徴とする、請求項１７記載の撮像回路。
  24. 前記フォトダイオードは光エネルギにより発生した電荷を蓄積することを特徴とする、請求項２３記載の撮像回路。
  25. Ｎ-型エピタキシャルシリコン基板を設ける段階と、
    各Ｐ-ウェル画素セルが前記Ｎ-型エピタキシャルシリコン基板に囲まれて、前記Ｎ-型エピタキシャルシリコン基板に複数のＰ-ウェル画素セルを設ける段階と、
    隣接Ｐ-ウェル画素セルを選択的にビニングするために用いられるビニング接続部を選択された隣接Ｐ-ウェル画素セル間に形成する段階と、
    前記Ｐ-ウェル画素セルがリセットされている間、隣接Ｐ-ウェル画素セルを選択的にビニングする段階と、
    を含む画素リセットノイズ抑制方法。
  26. 前記ビニング接続部は前記選択された隣接Ｐ-ウェル画素セル間にＰ+シリコンを有することを特徴とする、請求項２５記載の画素リセットノイズ抑制方法。
  27. 前記選択された隣接Ｐ-ウェル画素セル間のＰ+シリコンにより当該選択された隣接画素セル間にＰＭＯＳトランジスタが形成され、これにより選択的なビニングスイッチが形成されることを特徴とする、請求項２５記載の画素リセットノイズ抑制方法。
  28. 前記ビニング接続部は前記選択された隣接Ｐ-ウェル画素セル間に導電性トレースを有することを特徴とする、請求項２５記載の画素リセットノイズ抑制方法。
  29. 各前記Ｐ-ウェル画素セルには第１のＮ領域と第２のＮ領域が形成されることを特徴とする、請求項２５記載の画素リセットノイズ抑制方法。
  30. 前記第１のＮ領域と第２のＮ領域によりＮＭＯＳトランジスタが形成され、当該ＮＭＯＳトランジスタにより前記Ｎ-ウェル画素セルをリセットすることを特徴とする、請求項２９記載の画素リセットノイズ抑制方法。
  31. 各前記Ｐ-ウェル画素セルと前記Ｎ-型エピタキシャルシリコン基板間の接合をフォトダイオードとして使用することを特徴とする、請求項２５記載の画素リセットノイズ抑制方法。
  32. 前記フォトダイオードは光エネルギーにより発生された電荷を蓄積することを特徴とする、請求項３１記載の画素リセットノイズ抑制方法。
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