JP3729814B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、増幅型ＭＯＳトランジスタが設けられた固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】
増幅型ＭＯＳトランジスタが設けられた固体撮像装置が近年注目されている。この固体撮像装置は、各画素ごとに、フォトダイオードによって検出された信号をＭＯＳトランジスタによって増幅するものであり、高感度という特徴を有している。
【０００３】
図１０は、従来の固体撮像装置９０の構成を示す回路図である。固体撮像装置９０は、半導体基板７にマトリックス状に配置された複数の画素セル９６を備えている。各画素セル９６は、入射光を信号電荷に変換して蓄積するフォトダイオード３をそれぞれ有している。各画素セル９６には、フォトダイオード３に蓄積された信号電荷を読み出すための転送トランジスタ４がそれぞれ設けられている。
【０００４】
各画素セル９６は、増幅トランジスタ１４を有している。増幅トランジスタ１４は、転送トランジスタ４によって読み出された信号電荷を増幅する。各画素セル９６には、リセットトランジスタ１５が設けられている。リセットトランジスタ１５は、転送トランジスタ４によって読み出された信号電荷をリセットする。
【０００５】
固体撮像装置９０は、垂直駆動回路１２を備えている。垂直駆動回路１２には、複数のリセットトランジスタ制御線１１１が接続されている。各リセットトランジスタ制御線１１１は、水平方向に沿って配置された各画素セル９６に設けられたリセットトランジスタ１５と接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されている。垂直駆動回路１２には、複数の垂直選択トランジスタ制御線１２１がさらに接続されている。各垂直選択トランジスタ制御線１２１は、水平方向に沿って配置された各画素セル９６に設けられた垂直選択トランジスタと接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されており、信号を読み出す行を決定する。
【０００６】
垂直選択トランジスタのソースは、垂直信号線６１に接続されている。各垂直信号線６１の一端には、負荷トランジスタ群１７が接続されている。各垂直信号線６１の他端は、行信号蓄積部１８に接続されている。行信号蓄積部１８は、１行分の信号を取り込むためのスイッチトランジスタを含んでいる。行信号蓄積部１８には、水平駆動回路１３が接続されている。
【０００７】
図１１は、従来の固体撮像装置９０の動作を説明するためのタイミングチャートである。
【０００８】
垂直選択トランジスタ制御線１２１をハイレベルにするための行選択パルス１０１−１が印加されると、選択された行における垂直選択トランジスタがオンし、選択された行における増幅トランジスタ１４と負荷トランジスタ群１７とによってソースフォロワ回路が構成される。
【０００９】
そして、行選択パルス１０１−１がハイレベルの間に、リセットトランジスタ制御線１１１をハイレベルにするためのリセットパルス１０２−１を印加することによって、増幅トランジスタ１４のゲートが接続されている浮遊拡散層の電位をリセットする。次に、行選択パルス１０１−１がハイレベルの間に、転送トランジスタ制御線をハイレベルにするために転送パルス１０３−１を印加することによって、フォトダイオード３に蓄積された信号電荷を浮遊拡散層へ転送する。
【００１０】
この時、浮遊拡散層に接続された増幅トランジスタ１４のゲート電圧は、浮遊拡散層の電位と等しくなり、このゲート電圧と実質的に等しい電圧が垂直信号線６１に現れる。そして、フォトダイオード３に蓄積された信号電荷に基づく信号を行信号蓄積部１８へ転送する。
【００１１】
次に、水平駆動回路１３は、列選択パルス１０６−１−１、１０６−１−２、・・・を順次発生し、行信号蓄積部１８へ転送された信号を１行分の出力信号１０７−１として取り出す。
【００１２】
図１２は従来の固体撮像装置９０の画素セル９６に設けられたフォトダイオード３と転送トランジスタ４との構成を説明するための平面図であり、図１３は図１２に示される面ＰＰに沿った断面図である。
【００１３】
フォトダイオード３と転送トランジスタ４との間には、フォトダイオード３と転送トランジスタ４とを分離するように、半導体基板７を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって素子分離部９２が形成されている。
【００１４】
転送トランジスタ４は、半導体基板７の上に形成されたゲート電極５３と、ゲート電極５３の両側の半導体基板７の表面に形成されたソースドレイン領域５とを有している。
【００１５】
フォトダイオード３と、このフォトダイオード３が含まれる画素セル９６に隣接する画素セル９６に含まれるフォトダイオード３とを分離するように、素子分離部９２Ａが形成されている。
【００１６】
図１４は素子分離部９２の構成を説明するための断面図であり、図１５は図１４に示される面ＸＹに沿った欠陥密度を示すグラフであり、図１６は素子分離部９２とフォトダイオード３との構成を説明するための模式断面図である。
【００１７】
フォトダイオード３は、ｐ＋層８とｎ層９とｐ層１０とが半導体基板７の表面側からこの順番に形成された埋め込み型のフォトダイオードである。
【００１８】
ＭＯＳ型のセンサの性能が悪い理由の一つは、ｐ＋層８とｎ層９とｐ層１０とがｐｎ接合しているフォトダイオード３へ素子分離部９２から逆方向リーク電流８９が流れることである。半導体基板７に発生する結晶欠陥およびストレスが原因となってこの逆方向リーク電流が増加する。
【００１９】
ＭＯＳトランジスタの構造において最も結晶欠陥やストレスを発生しているものは素子分離部９２および９２Ａであることが判明していた。
【００２０】
このような結晶欠陥として従来よく知られているのが、素子分離部９２の近傍における半導体基板７の表面の角に発生する結晶欠陥５２である。次に最近問題になっているのが、素子分離部９２の下側に発生する結晶欠陥５３である。
【００２１】
このような結晶欠陥５２および結晶欠陥５３の大きさは、約０．５マイクロメートル（μｍ）程度以上あり、大きなものである。これらの欠陥は、ＭＯＳトランジスタの性能を劣化させるので熱工程によるアニール等によって抑圧されているけれども、いまだに大きな問題の一つであることに変わりない。
【００２２】
図１５に示すように、素子分離部９２と半導体基板７との間の界面を図１４に示す断面ＸＹに沿って詳しく解析すると、結晶欠陥５２および結晶欠陥５３に起因する小さい欠陥が分布していることが判明した。この欠陥は非常に小さいものなので、従来のＭＯＳトランジスタでは全く問題にならない。
【００２３】
図１５を詳しく見ると、素子分離部９２と半導体基板７との間の界面に接する場所に存在する従来からよく知られた界面欠陥層９４と、ＳＴＩのストレスに起因するものと考えられるＳＴＩストレス欠陥層９５とが観測される。ＳＴＩストレス欠陥層９５は、前述したＳＴＩストレスによりＳＴＩの端に局所的に発生する結晶欠陥５２および結晶欠陥５３とは異なり、素子分離部９２と半導体基板７との間の界面近くに分布している。
【００２４】
結晶欠陥５２および結晶欠陥５３は、ＳＴＩの端に必ず発生するものでなく、半導体チップの中にいくつか分布して発生するもので、その発生した場所の周辺の半導体基板ではストレスが開放されるため、ＳＴＩストレス欠陥層９５が小さくなるという現象もある。これらの因果関係は明確に解析されているものではなく、明確に観測できないケースもある。しかしその大小を問わず、ＳＴＩストレス欠陥層９５は０．０１μ程度の深さまで、分布の裾をいれると０．０２マイクロメートル（μｍ）まで発生している。
【００２５】
【特許文献１】
特開２００１−３４５４３９号公報
【００２６】
【発明が解決しようとする課題】
このようなＳＴＩ素子分離部２および２Ａが設けられたＭＯＳ型固定撮像装置では、結晶欠陥５２および結晶欠陥５３は、再生画面上において数個から数千個の白い出力の大きい点欠陥に見える。その数はＳＴＩの形成方法や撮像装置の規模による。
【００２７】
ＳＴＩストレス欠陥層９５は、逆リーク電流８９を生じさせるので、再生画面上において小さな不均一なムラに観測される。
【００２８】
従来、前者の結晶欠陥５２および結晶欠陥５３による局所的な点欠陥が問題であったけれども、最近のデジタル技術の進歩によって、数の少ない結晶欠陥５２および結晶欠陥５３による白傷は補正することができるようになったので、大きな問題ではなくなってきた。
【００２９】
しかしながら、ＳＴＩストレス欠陥層９５による小さな不均一なムラを補正しようとすると、画面全体にわたって発生するムラを補正するために大容量のメモリが必要になる。このため、補正するためのシステムのコストが大きくかかるという問題がある。
【００３０】
本発明の目的は、再生画面上のムラの小さい高性能な固体撮像装置およびその製造方法を提供することにある。
【００３１】
【課題を解決するための手段】
本発明に係る固体撮像装置は、半導体基板にマトリックス状に配置された複数の画素セルと、各画素セルを駆動するために設けられた駆動手段とを具備しており、各画素セルは、入射光を信号電荷に変換して蓄積し、前記半導体基板の表面の側から順番に形成されたｐ＋層、ｎ層およびｐ層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された前記信号電荷を読み出すための転送トランジスタを含む１個以上のＭＯＳトランジスタと、前記フォトダイオードと前記転送トランジスタとを分離するように前記半導体基板を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって形成された素子分離部とを含んでおり、前記半導体基板には、前記転送トランジスタにおけるソースドレイン領域の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパが前記素子分離部の側壁と底面とを囲むように形成されるとともに、前記フォトダイオードの前記ｎ層と前記ＳＴＩリークストッパとが離間して形成されていることを特徴とする。
【００３３】
【発明の実施の形態】
本実施の形態に係る固体撮像装置においては、ＭＯＳトランジスタにおけるソースドレイン領域の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパが素子分離部の側壁と底面とを囲むように半導体基板に形成されている。このため、素子分離部からフォトダイオードへリーク電流が流れることがＳＴＩリークストッパによって阻止される。その結果、再生画面におけるムラが小さい高性能な固体撮像装置を得ることができる。
【００３４】
この実施の形態では、前記素子分離部は、前記フォトダイオードと、前記フォトダイオードが含まれる前記画素セルに隣接する画素セルに含まれるフォトダイオードとを分離するように形成されていることが好ましい。
【００３６】
前記ＳＴＩリークストッパの厚みは、０．０１マイクロメートル（μｍ）以上になっていることが好ましい。
【００３７】
前記ＳＴＩリークストッパの厚みは、０．０２マイクロメートル（μｍ）以上になっていることが好ましい。
【００３８】
前記駆動手段は、前記複数の画素セルを行方向に沿って駆動する垂直駆動回路と、前記複数の画素セルを列方向に沿って駆動する水平駆動回路とを含んでいる。
【００３９】
前記ＳＴＩリークストッパは、前記フォトダイオードの前記ｐ＋層とつながるように形成されていることが好ましい。
【００４０】
前記駆動手段を構成するＭＯＳトランジスタは、ＮＭＯＳトランジスタであることが好ましい。
【００４１】
前記素子分離部の前記底面における前記ＳＴＩリークストッパの厚みは、前記素子分離部の前記側壁における前記ＳＴＩリークストッパの厚みよりも厚いことが好ましい。
【００４２】
前記ＳＴＩリークストッパに導入されている前記不純物のピーク濃度は、１×Ｅ１７ｃｍ-3以上であることが好ましい。
【００４３】
前記ＳＴＩリークストッパに導入されている前記不純物のピーク濃度は、５×Ｅ１８ｃｍ-3以上であることが好ましい。
【００４５】
以下、図面を参照して本発明の実施の形態を説明する。
【００４６】
図１は、本実施の形態に係る固体撮像装置１００の構成を示す回路図である。
【００４７】
固体撮像装置１００は、半導体基板７にマトリックス状に配置された複数の画素セル６を備えている。各画素セル６は、入射光を信号電荷に変換して蓄積するフォトダイオード３をそれぞれ有している。各画素セル６には、フォトダイオード３に蓄積された信号電荷を読み出すための転送トランジスタ４がそれぞれ設けられている。
【００４８】
各画素セル６は、増幅トランジスタ１４を有している。増幅トランジスタ１４は、転送トランジスタ４によって読み出された信号電荷を増幅する。各画素セル６には、リセットトランジスタ１５が設けられている。リセットトランジスタ１５は、転送トランジスタ４によって読み出された信号電荷をリセットする。
【００４９】
固体撮像装置１００は、垂直駆動回路１２を備えている。垂直駆動回路１２には、複数のリセットトランジスタ制御線１１１が接続されている。各リセットトランジスタ制御線１１１は、水平方向に沿って配置された各画素セル６に設けられたリセットトランジスタ１５と接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されている。垂直駆動回路１２には、複数の垂直選択トランジスタ制御線１２１がさらに接続されている。各垂直選択トランジスタ制御線１２１は、水平方向に沿って配置された各画素セル９６に設けられた垂直選択トランジスタと接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されており、信号を読み出す行を決定する。
【００５０】
垂直選択トランジスタのソースは、垂直信号線６１に接続されている。各垂直信号線６１の一端には、負荷トランジスタ群１７が接続されている。各垂直信号線６１の他端は、行信号蓄積部１８に接続されている。行信号蓄積部１８は、１行分の信号を取り込むためのスイッチトランジスタを含んでいる。行信号蓄積部１８には、水平駆動回路１３が接続されている。
【００５１】
図２は本実施の形態に係る固体撮像装置１００の画素セル６に設けられたフォトダイオード３と転送トランジスタ４との構成を説明するための平面図であり、図３は図２に示す面ＡＡに沿った断面図である。
【００５２】
フォトダイオード３と転送トランジスタ４との間には、フォトダイオード３と転送トランジスタ４とを分離するように半導体基板７を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって素子分離部２が形成されている。
【００５３】
転送トランジスタ４は、半導体基板７の上に形成されたゲート電極５３と、ゲート電極５３の両側の半導体基板７の表面に形成されたソースドレイン領域５とを有している。
【００５４】
フォトダイオード３と、このフォトダイオード３が含まれる画素セル９６に隣接する画素セル９６に含まれるフォトダイオード３とを分離するように素子分離部２Ａが形成されている。
【００５５】
図４は本実施の形態に係る固体撮像装置１００の画素セル６に設けられた素子分離部２とＳＴＩリークストッパー１との構成を説明するための断面図であり、図５は図４に示される面ＸＹに沿った欠陥密度を示すグラフであり、図６は素子分離部２とＳＴＩリークストッパー１とフォトダイオード３との構成を説明するための模式断面図である。
【００５６】
半導体基板７には、図２および図３を参照して前述した転送トランジスタ４におけるソースドレイン領域５の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパ１が、素子分離部２の側壁と底面とを囲むように形成されている。ＳＴＩリークストッパ１の厚みは、０．０１マイクロメートル（μｍ）以上になっている。ＳＴＩリークストッパ１の厚みが０．０１マイクロメートル（μｍ）以上になっていると、図５に示すように、ＳＴＩストレス欠陥層９５のほとんどを覆うことができる。
【００５７】
ＳＴＩリークストッパ１の厚みは、０．０２マイクロメートル（μｍ）以上になっていることがより好ましい。図５の破線５６に示すようにＳＴＩストレス欠陥層９５を完全に覆うことができるからである。
【００５８】
フォトダイオード３は、ｐ＋層８とｎ層９とｐ層１０とが半導体基板７の表面側からこの順番に形成された埋め込み型のフォトダイオードである。ＳＴＩリークストッパ１は、フォトダイオード３のｐ＋層８とつながるように形成されていることが好ましい。ＳＴＩリークストッパ１がフォトダイオード３のｐ＋層８と物理的に離れていると、その部分からｐｎ接合逆方向リーク電流が発生するおそれがあるからである。また、ＳＴＩリークストッパ１がフォトダイオード３のｐ＋層８と電気的に結合していないと、埋め込みフォトダイオードのｐ＋層８が電気的に浮遊してしまうため、電圧を電気的に固定することができない。すなわち、何ボルト印加されているかわからないため、電気的設計ができなくなる。また、フォトダイオード３の容量が小さくなることが予想され飽和が小さくなるという問題が発生する。
【００５９】
このように、ＳＴＩストレス欠陥層９５をＳＴＩリークストッパ１によって覆うことにより、図６に示すように素子分離部２の周辺から発生するｐｎ接合逆方向リーク電流を抑圧することができる。このため、高性能なＭＯＳ型固体撮像装置を実現することができる。
【００６０】
近年ＣＭＯＳロジックが半導体の主流になったため、ＭＯＳ型固体撮像装置はＣＭＯＳロジックによって構成される事が多い。このＣＭＯＳロジックは製造工程が長くかつ微細化によって工程が決められており、センサのために工程を変更することが非常に難しい。特に微細化されたＣＭＯＳロジックの工程では、ｐ型チャネルのトランジスタの動作が難しい。その理由は、ｐ型不純物であるボロンは質量が軽く、動きやすいため、半導体内部で小さく作るのが難しいからである。
【００６１】
そのため、特に微細化したトランジスタを用いてセンサ特有の製造工程を作るには、ＮＭＯＳのみで構成することが有利である。ＮＭＯＳのみの回路を使うと一般に消費電力がＣＭＯＳに比べて大きくなるので、ＮＭＯＳダイナミックロジック回路を使用する。このＮＭＯＳダイナミックロジック回路は、ＭＯＳの容量によって電圧を持ち上げるブートと言う動作を行うが、このＭＯＳ容量の部分もリーク電流が大きくなると動作しなくなる。すなわち本発明のリーク電流を低減する目的とまさに合致する。特に近年デジタルスチルカメラに応用される固体撮像素子は、長時間露光という非常にゆっくり動作させる動作モードを有している。そのためＮＭＯＳダイナミックロジックにおいても、リーク電流が小さい素子分離部を形成することが必須となる。
【００６２】
ダイナミックロジック回路によって構成されたシフトレジスタ回路の例を図７に示す。動作はここでは省略するが、ＭＯＳ容量２１のリーク電流が大きいとゆっくりした動作ができなくなる。ＭＯＳ容量２１の素子分離に本発明の素子分離を用いることは非常に有効である。
【００６３】
すなわち、固体撮像装置を微細化するとき、素子分離等の高性能化を目指す低リーク技術を確立する際に、微細トランジスタを作りにくいｐ−ｃｈを排除して、Ｎ−ｃｈＭＯＳのみで構成し、ＣＭＯＳ並みの低消費電力のためのダイナミックロジック回路を設計するにも、やはりリーク電流の低減は必須となる。微細トランジスタ、ｎチャネルのみのＭＯＳ、低リーク素子分離、ダイナミックロジックは高性能な固体撮像装置を実現するための最短コースにある。
【００６４】
本発明は、素子分離部がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）になり、リーク電流が増大する０．２５μ以下のデザインルールにおいて採用することが有効である。
【００６５】
図８は、本実施の形態に係る固体撮像装置１００の画素セル６における光が入っていないときの出力と頻度との関係を示すグラフである。
【００６６】
横軸は、光が入っていないときの出力を示しており、縦軸は横軸の出力の頻度を表している。曲線２０１−１、曲線２０１−２はＳＴＩリークストッパ１が形成されていない場合の出力分布頻度を示している。曲線２０１−１は、再生画面上ムラ（不均一）になっているもので図５に示すＳＴＩストレス欠陥層９５によるものと考えられる。曲線２０１−２は図５に示すＳＴＩの大きな欠陥５２，５３によるものである。
【００６７】
ＳＴＩリークストッパ１が形成されていると、曲線２０２−１に示すように、リーク電流が曲線２０１−１よりも低減されるものと考えられる。曲線２０１−１とほぼ同じ位置に曲線２０２−２が見られるが、曲線２０１−１が残ったものが見られるのか、ＳＴＩリークストッパ１による新しい結果によるものかは不明である。ＳＴＩリークストッパ１を導入したものでも曲線２０１−２に示すように大きな出力の欠陥は残っている。これはＳＴＩリークストッパ１の本来の目的からしても抑えることができないので当然である。この図８に示すデータは、ＳＴＩリークストッパ１のピークの不純物濃度が１×Ｅ１７ｃｍ-3のもので、この不純物濃度を５×Ｅ１８ｃｍ-3まで増加すると、曲線２０２−２が消滅する。ＳＴＩリークストッパ１の濃度が１×Ｅ１７ｃｍ-3のもので曲線２０２−２が残留していても曲線２０１−２と同様に数が少ないのでデジタルスチルカメラのシステムによって補正することができるため大きな問題はない。ＳＴＩリークストッパ１の不純物濃度として１×Ｅ１７ｃｍ-3程度を用いるか、５×Ｅ１８ｃｍ-3以上を用いるかはユーザの仕様による。
【００６８】
図９は、本実施の形態に係る固体撮像装置１００の製造方法において、ＳＴＩリークストッパ１を形成するためにイオンを注入する工程を説明するための模式断面図である。
【００６９】
まず、フォトダイオード３と転送トランジスタ４とを分離するために半導体基板７を掘り込んで溝を形成する。そして、形成した溝の側壁と底面とを囲むようにＳＴＩリークストッパ１を形成するために、図９に示すように、半導体基板７の表面に対して斜め方向に沿って溝にイオンを注入する。
【００７０】
次に、ＳＴＩによって形成された素子分離部２を溝に形成する。その後、フォトダイオード３を半導体基板７に形成する。そして、素子分離部２によってフォトダイオード３と分離されるように転送トランジスタ４を半導体基板７に形成する。
【００７１】
溝に注入されるイオン種は半導体基板７と同一導電型である。このようなイオン注入を行えば、溝の側壁のみではなく溝の底面にも同時にＳＴＩリークストッパ１は導入されることは当然である。イオン注入の角度からすると、ＳＴＩの底面にはいるＳＴＩリークストッパのほうが一般に深い。
【００７２】
【発明の効果】
以上のように本発明によれば、再生画面上のムラの小さい高性能な固体撮像装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る固体撮像装置の構成を示す回路図
【図２】本実施の形態に係る固体撮像装置の画素セルに設けられたフォトダイオードと転送トランジスタとの構成を説明するための平面図
【図３】図２に示す面ＡＡに沿った断面図
【図４】本実施の形態に係る固体撮像装置の画素セルに設けられた素子分離部とＳＴＩリークストッパーの構成を説明するための断面図
【図５】図４に示される面ＸＹに沿った欠陥密度を示すグラフ
【図６】本実施の形態に係る固体撮像装置の画素セルに設けられた素子分離部とＳＴＩリークストッパーとフォトダイオードとの構成を説明するための模式図
【図７】本実施の形態に係る固体撮像装置に設けられたＮＭＯＳトランジスタによって構成されるＮＭＯＳダイナミックロジック回路を示す回路図
【図８】本実施の形態に係る固体撮像装置の画素セルにおける光が入っていないときの出力と頻度との関係を示すグラフ
【図９】本実施の形態に係る固体撮像装置の製造方法において、ＳＴＩリークストッパを形成するためにイオンを注入する工程を説明するための模式断面図
【図１０】従来の固体撮像装置の構成を示す回路図
【図１１】従来の固体撮像装置の動作を説明するためのタイミングチャート
【図１２】従来の固体撮像装置の画素セルに設けられたフォトダイオードと転送トランジスタとの構成を説明するための平面図
【図１３】図１２に示される面ＰＰに沿った断面図
【図１４】従来の固体撮像装置の画素セルに設けられた素子分離部の構成を説明するための断面図
【図１５】図１４に示される面ＸＹに沿った欠陥密度を示すグラフ
【図１６】従来の固体撮像装置の画素セルに設けられた素子分離部とフォトダイオードとの構成を説明するための模式図
【符号の説明】
１ ＳＴＩリークストッパー
２ 素子分離部
３ フォトダイオード
４ 転送トランジスタ
５ ソースドレイン領域
６ 画素セル
７ 半導体基板
８ ｐ＋層
９ ｎ層
１０ ｐ層
１２ 垂直駆動回路
１３ 水平駆動回路
１４ 増幅トランジスタ
１５ リセットトランジスタ
１６ 垂直選択トランジスタ
１７ 負荷トランジスタ群
１８ 行信号蓄積部
【発明の属する技術分野】
本発明は、増幅型ＭＯＳトランジスタが設けられた固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】
増幅型ＭＯＳトランジスタが設けられた固体撮像装置が近年注目されている。この固体撮像装置は、各画素ごとに、フォトダイオードによって検出された信号をＭＯＳトランジスタによって増幅するものであり、高感度という特徴を有している。
【０００３】
図１０は、従来の固体撮像装置９０の構成を示す回路図である。固体撮像装置９０は、半導体基板７にマトリックス状に配置された複数の画素セル９６を備えている。各画素セル９６は、入射光を信号電荷に変換して蓄積するフォトダイオード３をそれぞれ有している。各画素セル９６には、フォトダイオード３に蓄積された信号電荷を読み出すための転送トランジスタ４がそれぞれ設けられている。
【０００４】
各画素セル９６は、増幅トランジスタ１４を有している。増幅トランジスタ１４は、転送トランジスタ４によって読み出された信号電荷を増幅する。各画素セル９６には、リセットトランジスタ１５が設けられている。リセットトランジスタ１５は、転送トランジスタ４によって読み出された信号電荷をリセットする。
【０００５】
固体撮像装置９０は、垂直駆動回路１２を備えている。垂直駆動回路１２には、複数のリセットトランジスタ制御線１１１が接続されている。各リセットトランジスタ制御線１１１は、水平方向に沿って配置された各画素セル９６に設けられたリセットトランジスタ１５と接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されている。垂直駆動回路１２には、複数の垂直選択トランジスタ制御線１２１がさらに接続されている。各垂直選択トランジスタ制御線１２１は、水平方向に沿って配置された各画素セル９６に設けられた垂直選択トランジスタと接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されており、信号を読み出す行を決定する。
【０００６】
垂直選択トランジスタのソースは、垂直信号線６１に接続されている。各垂直信号線６１の一端には、負荷トランジスタ群１７が接続されている。各垂直信号線６１の他端は、行信号蓄積部１８に接続されている。行信号蓄積部１８は、１行分の信号を取り込むためのスイッチトランジスタを含んでいる。行信号蓄積部１８には、水平駆動回路１３が接続されている。
【０００７】
図１１は、従来の固体撮像装置９０の動作を説明するためのタイミングチャートである。
【０００８】
垂直選択トランジスタ制御線１２１をハイレベルにするための行選択パルス１０１−１が印加されると、選択された行における垂直選択トランジスタがオンし、選択された行における増幅トランジスタ１４と負荷トランジスタ群１７とによってソースフォロワ回路が構成される。
【０００９】
そして、行選択パルス１０１−１がハイレベルの間に、リセットトランジスタ制御線１１１をハイレベルにするためのリセットパルス１０２−１を印加することによって、増幅トランジスタ１４のゲートが接続されている浮遊拡散層の電位をリセットする。次に、行選択パルス１０１−１がハイレベルの間に、転送トランジスタ制御線をハイレベルにするために転送パルス１０３−１を印加することによって、フォトダイオード３に蓄積された信号電荷を浮遊拡散層へ転送する。
【００１０】
この時、浮遊拡散層に接続された増幅トランジスタ１４のゲート電圧は、浮遊拡散層の電位と等しくなり、このゲート電圧と実質的に等しい電圧が垂直信号線６１に現れる。そして、フォトダイオード３に蓄積された信号電荷に基づく信号を行信号蓄積部１８へ転送する。
【００１１】
次に、水平駆動回路１３は、列選択パルス１０６−１−１、１０６−１−２、・・・を順次発生し、行信号蓄積部１８へ転送された信号を１行分の出力信号１０７−１として取り出す。
【００１２】
図１２は従来の固体撮像装置９０の画素セル９６に設けられたフォトダイオード３と転送トランジスタ４との構成を説明するための平面図であり、図１３は図１２に示される面ＰＰに沿った断面図である。
【００１３】
フォトダイオード３と転送トランジスタ４との間には、フォトダイオード３と転送トランジスタ４とを分離するように、半導体基板７を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって素子分離部９２が形成されている。
【００１４】
転送トランジスタ４は、半導体基板７の上に形成されたゲート電極５３と、ゲート電極５３の両側の半導体基板７の表面に形成されたソースドレイン領域５とを有している。
【００１５】
フォトダイオード３と、このフォトダイオード３が含まれる画素セル９６に隣接する画素セル９６に含まれるフォトダイオード３とを分離するように、素子分離部９２Ａが形成されている。
【００１６】
図１４は素子分離部９２の構成を説明するための断面図であり、図１５は図１４に示される面ＸＹに沿った欠陥密度を示すグラフであり、図１６は素子分離部９２とフォトダイオード３との構成を説明するための模式断面図である。
【００１７】
フォトダイオード３は、ｐ＋層８とｎ層９とｐ層１０とが半導体基板７の表面側からこの順番に形成された埋め込み型のフォトダイオードである。
【００１８】
ＭＯＳ型のセンサの性能が悪い理由の一つは、ｐ＋層８とｎ層９とｐ層１０とがｐｎ接合しているフォトダイオード３へ素子分離部９２から逆方向リーク電流８９が流れることである。半導体基板７に発生する結晶欠陥およびストレスが原因となってこの逆方向リーク電流が増加する。
【００１９】
ＭＯＳトランジスタの構造において最も結晶欠陥やストレスを発生しているものは素子分離部９２および９２Ａであることが判明していた。
【００２０】
このような結晶欠陥として従来よく知られているのが、素子分離部９２の近傍における半導体基板７の表面の角に発生する結晶欠陥５２である。次に最近問題になっているのが、素子分離部９２の下側に発生する結晶欠陥５３である。
【００２１】
このような結晶欠陥５２および結晶欠陥５３の大きさは、約０．５マイクロメートル（μｍ）程度以上あり、大きなものである。これらの欠陥は、ＭＯＳトランジスタの性能を劣化させるので熱工程によるアニール等によって抑圧されているけれども、いまだに大きな問題の一つであることに変わりない。
【００２２】
図１５に示すように、素子分離部９２と半導体基板７との間の界面を図１４に示す断面ＸＹに沿って詳しく解析すると、結晶欠陥５２および結晶欠陥５３に起因する小さい欠陥が分布していることが判明した。この欠陥は非常に小さいものなので、従来のＭＯＳトランジスタでは全く問題にならない。
【００２３】
図１５を詳しく見ると、素子分離部９２と半導体基板７との間の界面に接する場所に存在する従来からよく知られた界面欠陥層９４と、ＳＴＩのストレスに起因するものと考えられるＳＴＩストレス欠陥層９５とが観測される。ＳＴＩストレス欠陥層９５は、前述したＳＴＩストレスによりＳＴＩの端に局所的に発生する結晶欠陥５２および結晶欠陥５３とは異なり、素子分離部９２と半導体基板７との間の界面近くに分布している。
【００２４】
結晶欠陥５２および結晶欠陥５３は、ＳＴＩの端に必ず発生するものでなく、半導体チップの中にいくつか分布して発生するもので、その発生した場所の周辺の半導体基板ではストレスが開放されるため、ＳＴＩストレス欠陥層９５が小さくなるという現象もある。これらの因果関係は明確に解析されているものではなく、明確に観測できないケースもある。しかしその大小を問わず、ＳＴＩストレス欠陥層９５は０．０１μ程度の深さまで、分布の裾をいれると０．０２マイクロメートル（μｍ）まで発生している。
【００２５】
【特許文献１】
特開２００１−３４５４３９号公報
【００２６】
【発明が解決しようとする課題】
このようなＳＴＩ素子分離部２および２Ａが設けられたＭＯＳ型固定撮像装置では、結晶欠陥５２および結晶欠陥５３は、再生画面上において数個から数千個の白い出力の大きい点欠陥に見える。その数はＳＴＩの形成方法や撮像装置の規模による。
【００２７】
ＳＴＩストレス欠陥層９５は、逆リーク電流８９を生じさせるので、再生画面上において小さな不均一なムラに観測される。
【００２８】
従来、前者の結晶欠陥５２および結晶欠陥５３による局所的な点欠陥が問題であったけれども、最近のデジタル技術の進歩によって、数の少ない結晶欠陥５２および結晶欠陥５３による白傷は補正することができるようになったので、大きな問題ではなくなってきた。
【００２９】
しかしながら、ＳＴＩストレス欠陥層９５による小さな不均一なムラを補正しようとすると、画面全体にわたって発生するムラを補正するために大容量のメモリが必要になる。このため、補正するためのシステムのコストが大きくかかるという問題がある。
【００３０】
本発明の目的は、再生画面上のムラの小さい高性能な固体撮像装置およびその製造方法を提供することにある。
【００３１】
【課題を解決するための手段】
本発明に係る固体撮像装置は、半導体基板にマトリックス状に配置された複数の画素セルと、各画素セルを駆動するために設けられた駆動手段とを具備しており、各画素セルは、入射光を信号電荷に変換して蓄積し、前記半導体基板の表面の側から順番に形成されたｐ＋層、ｎ層およびｐ層を有する埋め込み型のフォトダイオードと、前記フォトダイオードに蓄積された前記信号電荷を読み出すための転送トランジスタを含む１個以上のＭＯＳトランジスタと、前記フォトダイオードと前記転送トランジスタとを分離するように前記半導体基板を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって形成された素子分離部とを含んでおり、前記半導体基板には、前記転送トランジスタにおけるソースドレイン領域の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパが前記素子分離部の側壁と底面とを囲むように形成されるとともに、前記フォトダイオードの前記ｎ層と前記ＳＴＩリークストッパとが離間して形成されていることを特徴とする。
【００３３】
【発明の実施の形態】
本実施の形態に係る固体撮像装置においては、ＭＯＳトランジスタにおけるソースドレイン領域の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパが素子分離部の側壁と底面とを囲むように半導体基板に形成されている。このため、素子分離部からフォトダイオードへリーク電流が流れることがＳＴＩリークストッパによって阻止される。その結果、再生画面におけるムラが小さい高性能な固体撮像装置を得ることができる。
【００３４】
この実施の形態では、前記素子分離部は、前記フォトダイオードと、前記フォトダイオードが含まれる前記画素セルに隣接する画素セルに含まれるフォトダイオードとを分離するように形成されていることが好ましい。
【００３６】
前記ＳＴＩリークストッパの厚みは、０．０１マイクロメートル（μｍ）以上になっていることが好ましい。
【００３７】
前記ＳＴＩリークストッパの厚みは、０．０２マイクロメートル（μｍ）以上になっていることが好ましい。
【００３８】
前記駆動手段は、前記複数の画素セルを行方向に沿って駆動する垂直駆動回路と、前記複数の画素セルを列方向に沿って駆動する水平駆動回路とを含んでいる。
【００３９】
前記ＳＴＩリークストッパは、前記フォトダイオードの前記ｐ＋層とつながるように形成されていることが好ましい。
【００４０】
前記駆動手段を構成するＭＯＳトランジスタは、ＮＭＯＳトランジスタであることが好ましい。
【００４１】
前記素子分離部の前記底面における前記ＳＴＩリークストッパの厚みは、前記素子分離部の前記側壁における前記ＳＴＩリークストッパの厚みよりも厚いことが好ましい。
【００４２】
前記ＳＴＩリークストッパに導入されている前記不純物のピーク濃度は、１×Ｅ１７ｃｍ-3以上であることが好ましい。
【００４３】
前記ＳＴＩリークストッパに導入されている前記不純物のピーク濃度は、５×Ｅ１８ｃｍ-3以上であることが好ましい。
【００４５】
以下、図面を参照して本発明の実施の形態を説明する。
【００４６】
図１は、本実施の形態に係る固体撮像装置１００の構成を示す回路図である。
【００４７】
固体撮像装置１００は、半導体基板７にマトリックス状に配置された複数の画素セル６を備えている。各画素セル６は、入射光を信号電荷に変換して蓄積するフォトダイオード３をそれぞれ有している。各画素セル６には、フォトダイオード３に蓄積された信号電荷を読み出すための転送トランジスタ４がそれぞれ設けられている。
【００４８】
各画素セル６は、増幅トランジスタ１４を有している。増幅トランジスタ１４は、転送トランジスタ４によって読み出された信号電荷を増幅する。各画素セル６には、リセットトランジスタ１５が設けられている。リセットトランジスタ１５は、転送トランジスタ４によって読み出された信号電荷をリセットする。
【００４９】
固体撮像装置１００は、垂直駆動回路１２を備えている。垂直駆動回路１２には、複数のリセットトランジスタ制御線１１１が接続されている。各リセットトランジスタ制御線１１１は、水平方向に沿って配置された各画素セル６に設けられたリセットトランジスタ１５と接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されている。垂直駆動回路１２には、複数の垂直選択トランジスタ制御線１２１がさらに接続されている。各垂直選択トランジスタ制御線１２１は、水平方向に沿って配置された各画素セル９６に設けられた垂直選択トランジスタと接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されており、信号を読み出す行を決定する。
【００５０】
垂直選択トランジスタのソースは、垂直信号線６１に接続されている。各垂直信号線６１の一端には、負荷トランジスタ群１７が接続されている。各垂直信号線６１の他端は、行信号蓄積部１８に接続されている。行信号蓄積部１８は、１行分の信号を取り込むためのスイッチトランジスタを含んでいる。行信号蓄積部１８には、水平駆動回路１３が接続されている。
【００５１】
図２は本実施の形態に係る固体撮像装置１００の画素セル６に設けられたフォトダイオード３と転送トランジスタ４との構成を説明するための平面図であり、図３は図２に示す面ＡＡに沿った断面図である。
【００５２】
フォトダイオード３と転送トランジスタ４との間には、フォトダイオード３と転送トランジスタ４とを分離するように半導体基板７を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって素子分離部２が形成されている。
【００５３】
転送トランジスタ４は、半導体基板７の上に形成されたゲート電極５３と、ゲート電極５３の両側の半導体基板７の表面に形成されたソースドレイン領域５とを有している。
【００５４】
フォトダイオード３と、このフォトダイオード３が含まれる画素セル９６に隣接する画素セル９６に含まれるフォトダイオード３とを分離するように素子分離部２Ａが形成されている。
【００５５】
図４は本実施の形態に係る固体撮像装置１００の画素セル６に設けられた素子分離部２とＳＴＩリークストッパー１との構成を説明するための断面図であり、図５は図４に示される面ＸＹに沿った欠陥密度を示すグラフであり、図６は素子分離部２とＳＴＩリークストッパー１とフォトダイオード３との構成を説明するための模式断面図である。
【００５６】
半導体基板７には、図２および図３を参照して前述した転送トランジスタ４におけるソースドレイン領域５の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパ１が、素子分離部２の側壁と底面とを囲むように形成されている。ＳＴＩリークストッパ１の厚みは、０．０１マイクロメートル（μｍ）以上になっている。ＳＴＩリークストッパ１の厚みが０．０１マイクロメートル（μｍ）以上になっていると、図５に示すように、ＳＴＩストレス欠陥層９５のほとんどを覆うことができる。
【００５７】
ＳＴＩリークストッパ１の厚みは、０．０２マイクロメートル（μｍ）以上になっていることがより好ましい。図５の破線５６に示すようにＳＴＩストレス欠陥層９５を完全に覆うことができるからである。
【００５８】
フォトダイオード３は、ｐ＋層８とｎ層９とｐ層１０とが半導体基板７の表面側からこの順番に形成された埋め込み型のフォトダイオードである。ＳＴＩリークストッパ１は、フォトダイオード３のｐ＋層８とつながるように形成されていることが好ましい。ＳＴＩリークストッパ１がフォトダイオード３のｐ＋層８と物理的に離れていると、その部分からｐｎ接合逆方向リーク電流が発生するおそれがあるからである。また、ＳＴＩリークストッパ１がフォトダイオード３のｐ＋層８と電気的に結合していないと、埋め込みフォトダイオードのｐ＋層８が電気的に浮遊してしまうため、電圧を電気的に固定することができない。すなわち、何ボルト印加されているかわからないため、電気的設計ができなくなる。また、フォトダイオード３の容量が小さくなることが予想され飽和が小さくなるという問題が発生する。
【００５９】
このように、ＳＴＩストレス欠陥層９５をＳＴＩリークストッパ１によって覆うことにより、図６に示すように素子分離部２の周辺から発生するｐｎ接合逆方向リーク電流を抑圧することができる。このため、高性能なＭＯＳ型固体撮像装置を実現することができる。
【００６０】
近年ＣＭＯＳロジックが半導体の主流になったため、ＭＯＳ型固体撮像装置はＣＭＯＳロジックによって構成される事が多い。このＣＭＯＳロジックは製造工程が長くかつ微細化によって工程が決められており、センサのために工程を変更することが非常に難しい。特に微細化されたＣＭＯＳロジックの工程では、ｐ型チャネルのトランジスタの動作が難しい。その理由は、ｐ型不純物であるボロンは質量が軽く、動きやすいため、半導体内部で小さく作るのが難しいからである。
【００６１】
そのため、特に微細化したトランジスタを用いてセンサ特有の製造工程を作るには、ＮＭＯＳのみで構成することが有利である。ＮＭＯＳのみの回路を使うと一般に消費電力がＣＭＯＳに比べて大きくなるので、ＮＭＯＳダイナミックロジック回路を使用する。このＮＭＯＳダイナミックロジック回路は、ＭＯＳの容量によって電圧を持ち上げるブートと言う動作を行うが、このＭＯＳ容量の部分もリーク電流が大きくなると動作しなくなる。すなわち本発明のリーク電流を低減する目的とまさに合致する。特に近年デジタルスチルカメラに応用される固体撮像素子は、長時間露光という非常にゆっくり動作させる動作モードを有している。そのためＮＭＯＳダイナミックロジックにおいても、リーク電流が小さい素子分離部を形成することが必須となる。
【００６２】
ダイナミックロジック回路によって構成されたシフトレジスタ回路の例を図７に示す。動作はここでは省略するが、ＭＯＳ容量２１のリーク電流が大きいとゆっくりした動作ができなくなる。ＭＯＳ容量２１の素子分離に本発明の素子分離を用いることは非常に有効である。
【００６３】
すなわち、固体撮像装置を微細化するとき、素子分離等の高性能化を目指す低リーク技術を確立する際に、微細トランジスタを作りにくいｐ−ｃｈを排除して、Ｎ−ｃｈＭＯＳのみで構成し、ＣＭＯＳ並みの低消費電力のためのダイナミックロジック回路を設計するにも、やはりリーク電流の低減は必須となる。微細トランジスタ、ｎチャネルのみのＭＯＳ、低リーク素子分離、ダイナミックロジックは高性能な固体撮像装置を実現するための最短コースにある。
【００６４】
本発明は、素子分離部がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）になり、リーク電流が増大する０．２５μ以下のデザインルールにおいて採用することが有効である。
【００６５】
図８は、本実施の形態に係る固体撮像装置１００の画素セル６における光が入っていないときの出力と頻度との関係を示すグラフである。
【００６６】
横軸は、光が入っていないときの出力を示しており、縦軸は横軸の出力の頻度を表している。曲線２０１−１、曲線２０１−２はＳＴＩリークストッパ１が形成されていない場合の出力分布頻度を示している。曲線２０１−１は、再生画面上ムラ（不均一）になっているもので図５に示すＳＴＩストレス欠陥層９５によるものと考えられる。曲線２０１−２は図５に示すＳＴＩの大きな欠陥５２，５３によるものである。
【００６７】
ＳＴＩリークストッパ１が形成されていると、曲線２０２−１に示すように、リーク電流が曲線２０１−１よりも低減されるものと考えられる。曲線２０１−１とほぼ同じ位置に曲線２０２−２が見られるが、曲線２０１−１が残ったものが見られるのか、ＳＴＩリークストッパ１による新しい結果によるものかは不明である。ＳＴＩリークストッパ１を導入したものでも曲線２０１−２に示すように大きな出力の欠陥は残っている。これはＳＴＩリークストッパ１の本来の目的からしても抑えることができないので当然である。この図８に示すデータは、ＳＴＩリークストッパ１のピークの不純物濃度が１×Ｅ１７ｃｍ-3のもので、この不純物濃度を５×Ｅ１８ｃｍ-3まで増加すると、曲線２０２−２が消滅する。ＳＴＩリークストッパ１の濃度が１×Ｅ１７ｃｍ-3のもので曲線２０２−２が残留していても曲線２０１−２と同様に数が少ないのでデジタルスチルカメラのシステムによって補正することができるため大きな問題はない。ＳＴＩリークストッパ１の不純物濃度として１×Ｅ１７ｃｍ-3程度を用いるか、５×Ｅ１８ｃｍ-3以上を用いるかはユーザの仕様による。
【００６８】
図９は、本実施の形態に係る固体撮像装置１００の製造方法において、ＳＴＩリークストッパ１を形成するためにイオンを注入する工程を説明するための模式断面図である。
【００６９】
まず、フォトダイオード３と転送トランジスタ４とを分離するために半導体基板７を掘り込んで溝を形成する。そして、形成した溝の側壁と底面とを囲むようにＳＴＩリークストッパ１を形成するために、図９に示すように、半導体基板７の表面に対して斜め方向に沿って溝にイオンを注入する。
【００７０】
次に、ＳＴＩによって形成された素子分離部２を溝に形成する。その後、フォトダイオード３を半導体基板７に形成する。そして、素子分離部２によってフォトダイオード３と分離されるように転送トランジスタ４を半導体基板７に形成する。
【００７１】
溝に注入されるイオン種は半導体基板７と同一導電型である。このようなイオン注入を行えば、溝の側壁のみではなく溝の底面にも同時にＳＴＩリークストッパ１は導入されることは当然である。イオン注入の角度からすると、ＳＴＩの底面にはいるＳＴＩリークストッパのほうが一般に深い。
【００７２】
【発明の効果】
以上のように本発明によれば、再生画面上のムラの小さい高性能な固体撮像装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る固体撮像装置の構成を示す回路図
【図２】本実施の形態に係る固体撮像装置の画素セルに設けられたフォトダイオードと転送トランジスタとの構成を説明するための平面図
【図３】図２に示す面ＡＡに沿った断面図
【図４】本実施の形態に係る固体撮像装置の画素セルに設けられた素子分離部とＳＴＩリークストッパーの構成を説明するための断面図
【図５】図４に示される面ＸＹに沿った欠陥密度を示すグラフ
【図６】本実施の形態に係る固体撮像装置の画素セルに設けられた素子分離部とＳＴＩリークストッパーとフォトダイオードとの構成を説明するための模式図
【図７】本実施の形態に係る固体撮像装置に設けられたＮＭＯＳトランジスタによって構成されるＮＭＯＳダイナミックロジック回路を示す回路図
【図８】本実施の形態に係る固体撮像装置の画素セルにおける光が入っていないときの出力と頻度との関係を示すグラフ
【図９】本実施の形態に係る固体撮像装置の製造方法において、ＳＴＩリークストッパを形成するためにイオンを注入する工程を説明するための模式断面図
【図１０】従来の固体撮像装置の構成を示す回路図
【図１１】従来の固体撮像装置の動作を説明するためのタイミングチャート
【図１２】従来の固体撮像装置の画素セルに設けられたフォトダイオードと転送トランジスタとの構成を説明するための平面図
【図１３】図１２に示される面ＰＰに沿った断面図
【図１４】従来の固体撮像装置の画素セルに設けられた素子分離部の構成を説明するための断面図
【図１５】図１４に示される面ＸＹに沿った欠陥密度を示すグラフ
【図１６】従来の固体撮像装置の画素セルに設けられた素子分離部とフォトダイオードとの構成を説明するための模式図
【符号の説明】
１ ＳＴＩリークストッパー
２ 素子分離部
３ フォトダイオード
４ 転送トランジスタ
５ ソースドレイン領域
６ 画素セル
７ 半導体基板
８ ｐ＋層
９ ｎ層
１０ ｐ層
１２ 垂直駆動回路
１３ 水平駆動回路
１４ 増幅トランジスタ
１５ リセットトランジスタ
１６ 垂直選択トランジスタ
１７ 負荷トランジスタ群
１８ 行信号蓄積部
Claims (12)
- 半導体基板にマトリックス状に配置された複数の画素セルと、
各画素セルを駆動するために設けられた駆動手段とを具備しており、
各画素セルは、入射光を信号電荷に変換して蓄積し、前記半導体基板の表面の側から順番に形成されたｐ＋層、ｎ層およびｐ層を有する埋め込み型のフォトダイオードと、
前記フォトダイオードに蓄積された前記信号電荷を読み出すための転送トランジスタを含む１個以上のＭＯＳトランジスタと、
前記フォトダイオードと前記転送トランジスタとを分離するように前記半導体基板を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって形成された素子分離部とを含んでおり、
前記半導体基板には、前記転送トランジスタにおけるソースドレイン領域の導電型と反対の導電型の不純物が導入されているＳＴＩリークストッパが前記素子分離部の側壁と底面とを囲むように形成されるとともに、前記フォトダイオードの前記ｎ層と前記ＳＴＩリークストッパとが離間して形成されていることを特徴とする固体撮像装置。 - 前記素子分離部は、前記フォトダイオードと、前記フォトダイオードが含まれる前記画素セルに隣接する画素セルに含まれるフォトダイオードとを分離するように形成されている、請求項１記載の固体撮像装置。
- 前記ＳＴＩリークストッパの厚みは、０．０１マイクロメートル（μｍ）以上になっている、請求項１記載の固体撮像装置。
- 前記ＳＴＩリークストッパの厚みは、０．０２マイクロメートル（μｍ）以上になっている、請求項１記載の固体撮像装置。
- 前記駆動手段は、前記複数の画素セルを行方向に沿って駆動する垂直駆動回路と、
前記複数の画素セルを列方向に沿って駆動する水平駆動回路とを含んでいる、請求項１記載の固体撮像装置。 - 前記ＳＴＩリークストッパは、前記フォトダイオードの前記ｐ＋層とつながるように形成されている、請求項１記載の固体撮像装置。
- 前記駆動手段を構成するＭＯＳトランジスタは、ＮＭＯＳトランジスタである、請求項１記載の固体撮像装置。
- 前記駆動手段を構成するＮＭＯＳトランジスタは、ＮＭＯＳダイナミックロジック回路を構成している、請求項７記載の固体撮像装置。
- 前記複数の画素セルを微細に形成するための微細化デザインルールは、０．２５マイクロメートル（μｍ）以下になっている、請求項１記載の固体撮像装置。
- 前記素子分離部の前記底面における前記ＳＴＩリークストッパの厚みは、前記素子分離部の前記側壁における前記ＳＴＩリークストッパの厚みよりも厚い、請求項１記載の固体撮像装置。
- 前記ＳＴＩリークストッパに導入されている前記不純物のピーク濃度は、１×Ｅ１７ｃｍ-3以上である、請求項１記載の固体撮像装置。
- 前記ＳＴＩリークストッパに導入されている前記不純物のピーク濃度は、５×Ｅ１８ｃｍ-3以上である、請求項１記載の固体撮像装置。
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