JP2827993B2

JP2827993B2 - 固体撮像素子

Info

Publication number: JP2827993B2
Application number: JP7335481A
Authority: JP
Inventors: 正治浜崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-12-22
Filing date: 1995-12-22
Publication date: 1998-11-25
Anticipated expiration: 2013-11-25
Also published as: JPH08236741A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体層の表面に
ソース領域及びドレイン領域が形成されて、各画素毎に
光信号電荷が増幅される内部増幅型の固体撮像素子に関
する。

【０００２】

【従来の技術】固体撮像素子の高解像度化の要求に従っ
て、画素毎に光信号電荷を増幅する内部増幅型固体撮像
素子の研究・開発が進められてきている。

【０００３】この内部増幅型固体撮像素子の主なものと
しては、静電誘導トランジスタ（ＳＩＴ），増幅型Ｍ１
Ｓイメージャ（ＡＭＩ），電荷変調デバイス（ＣＭＤ）
等の各種撮像デバイス構造が知られている（例えば、Ａ
ＭＩに関しては、「テレビジョン学会誌」，１０７５頁
〜１０８２頁，Ｖｏｌ４１，Ｎｏ．１１，１９８７
年、ＣＭＤに関しては、同誌，１０４７頁〜１０５３
頁，同号を参照。）。

【０００４】また、横型静電誘導トランジスタに関して
は、特開昭６１−１３６３８８号公報に記載される先行
技術がある。

【０００５】

【発明が解決しようとする課題】ところが、上述のよう
な各種デバイスには、それぞれ次のような欠点がある。

【０００６】まず、ＳＩＴ型においては、素子特性が構
造に敏感であり、特性が変動し易いものとなる。また、
ＡＭＩ型では単位セルにトランジスタが３つ必要とな
り、感度やトランジスタの利得を大きくするのが困難で
ある。

【０００７】また、ＣＭＤ型では、ｎ- エピタキシャル
層の厚みは８μｍにも達し、深いものとなっている。こ
のため、ショートチャンネル効果を受けやすく、同時に
電流容量も小さくなる。また、ＣＭＤ型ではホールがゲ
ートに非常に近い深さに蓄積されるため、そのミラー電
荷（エレクトロン）がゲートに集められることになる。
従って、フォトホールのコンダクタンスへの寄与が小さ
くなり、電流増幅率が低下する。さらに、ＣＭＤ型の光
感度分布に関しては、受光領域として働くのはゲート電
極及びその近傍に限られ、十分な感度が得られない。ま
た、固体撮像素子においては、その微細化，高集積化が
求められているが、ＣＭＤ型ではフォトホールを捕獲す
る深さにチャンネルを形成する必要があり、比例縮小も
容易でない。

【０００８】そこで、本発明は上述の技術的な課題に鑑
み、ショートチャンネル効果の抑制や電流容量の増大が
可能で、また、非破壊な読み出しにも有利な固体撮像素
子の提供を目的とする。

【０００９】

【課題を解決するための手段】本発明に係る固体撮像装
置は、上述したような目的を達成するため、半導体基板
上に形成された第２導電型のソース領域及びドレイン領
域と、これらソース領域及びドレイン領域の間に設けら
れたゲート領域と、該ゲート領域上に絶縁層を介して設
けられたゲート電極と、上記半導体基板上に形成され上
記ゲート領域を構成する第１導電型のウェル領域とを備
え、上記ゲート電極下に光電変換により生じた信号電荷
を蓄積するとともに、該蓄積された信号電荷の量に応じ
て上記ウェル領域内の上記ゲート領域の表面に表面チャ
ンネルが形成されるようになされた素子よりなる画素を
マトリクス状に配列したものである。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００１１】まず、図１から図３を参照しながら、その
基本的な構成について説明すると、図１に示すように、
この実施の形態の固体撮像素子は、その画素が第１導電
型であるｐ型のシリコン基板１上に半導体層としてのｎ
型のウェル領域２が形成される。このｎ型のウェル領域
２の表面には、同じ導電型のｎ⁺ 型のソース領域４とｎ
⁺ 型のドレイン領域５が形成され、それらソース領域４
とドレイン領域５の間には、上部に絶縁膜６を介してゲ
ート電極７が配されたゲート領域が設けられる。そし
て、基板表面でソース領域４を取り囲むように第１導電
型の島領域であるｐ型のウェル領域３が形成され、この
ｐ型のウェル領域３は上記ドレイン領域５まで延在され
る。また、ソース領域４には、絶縁膜６を開口してアル
ミ配線層８が基板表面に形成される。ここで、各領域の
深さは、その濃度分布の中心の深さで、ｎ型のウェル領
域２は例えば２．５μｍ程度であり、ｐ型のウェル領域
３は例えば１．０μｍ程度であり、また、ソース領域
４，ドレイン領域５は例えば０．５μｍ程度である。ま
た、シリコン基板１の濃度は、３×１０¹⁴ｃｍ^-3程度で
ある。

【００１２】次に、そのポテンシャル分布については、
図２及び図３に示すようになる。

【００１３】図２は、図１のII−II線断面に沿ったポテ
ンシャル分布であり、実線Ｐ₀₁はゲート電圧が低レベル
の時のポテンシャルを示す。この時、実線Ｐ₀₁はｎ型の
ウェル領域２の深さで極小点ｓ₀ を有し、その深さより
浅い領域では、ポテンシャルの傾斜に沿ってフォトホー
ルが蓄積される。図２中、破線Ｐ₀₂はゲート電圧が高レ
ベルの時のポテンシャルを示し、ゲート電圧が高レベル
の時に光信号電荷の蓄積が有る場合には、一点鎖線Ｐ₀₃
のようなポテンシャル分布となる。ゲート電圧が高レベ
ルの時は、ｐ型のウェル領域３の深さにポテンシャルの
極大点ｓ₁ が形成され、この極大点に蓄積されるフォト
ホールの電荷量Ｑｈに応じて表面にチャンネルが形成さ
れる。すなわち、ホールの電荷量Ｑｈに応じてバックゲ
ート（ボディエフェクト）の効果が加わり、表面チャン
ネル内の電子数を変調する。この表面の電荷量Ｑｅによ
って、ソース・ドレイン電流が変化し、結局、信号電荷
に応じた読み出しが可能となる。

【００１４】図３は、図１のIII−III線に沿った断面の
ポテンシャル分布であり、曲線Ｐ₀₄にはｐ型のウェル領
域３とｎ型のウェル領域２及びｐ型のシリコン基板１に
よって極小値ｓ₂ が設けられる。その結果、この極小値
ｓ₂ よりも浅い領域では、フォトホールが蓄積されるこ
とになり、この蓄積されるフォトホールは、さらにより
電位の低いゲートの下部側へと集められることになる。
従って、この固体撮像素子では、ゲート電極７の形成さ
れていないドレイン領域５やソース領域４の下部の領域
でも、光感度を有していることになり、その感度が向上
することになる。

【００１５】このような素子においては、分光感度を有
する領域は、ｎ型のウェル領域２の極値ｓ₀ ，ｓ₂ の深
さまでであり、その感度が向上することになる。また、
その深さは、ｐ型のウェル領域３，ｎ型のウェル領域
２，シリコン基板１の深さ，濃度等によってフォトホー
ルが蓄積される深さ（ｓ₁ ）とは独立に設定でき、その
比例縮小を容易に行うことができ、また、チャンネルの
形成される深さを浅くすることによって、ショートチャ
ンネル効果の抑制や電流容量の増大が可能となる。ま
た、ゲート及びその近傍以外の部分でも光感度を有する
ことになり、その開口率が大幅に向上する。また、非破
壊な読み出しに有利となる。

【００１６】次に、この固体撮像素子の平面レイアウト
の一例について、図４を参照しながら説明する。この固
体撮像素子では、特にｐ型のウェル領域に蓄積される信
号電荷をリセットする必要があるため、リセット手段を
加えた構成を有している。

【００１７】図４に示すように、その平面レイアウト
は、図中一点鎖線で示され正方形状に形成されたｐ型の
ウェル領域３を有し、そのｐ型のウェル領域３の周囲か
ら内側の部分にゲート電極７が引き回されている。この
ゲート電極７の形状は、ウェル領域３の形状に従って、
同じく略正方形状のソース領域４を囲んで形成され、そ
の１つの辺７ａでは、図中横方向へ走査回路に接続する
ために延在されている。この略正方形状に引き回された
ゲート電極７の内側のソース領域４からは、コンタクト
ホール９を介して、垂直信号線となるアルミ配線層８が
接続される。

【００１８】ところで、この固体撮像素子では、そのｐ
型のウェル領域３にフォトホールが蓄積されて、表面チ
ャンネルの電子数が変調される。従って、信号のリセッ
トを行う場合には、ｐ型のウェル領域３にリセット電圧
を与える必要がある。そこで、この固体撮像素子におい
ては、ｐ型のウェル領域３に接続するようなリセット手
段１０が形成される。このリセット手段１０は、オーバ
ーフローを制御するようにも機能し、このリセット手段
１０に接続するリセットゲート電極１１の電位によって
リセットとオーバーフローが制御される。

【００１９】このリセット手段１０は、具体的には、図
５のａや図５のｂに示すような構成にすることができ
る。なお、図５のａ，ｂは図４のｖ−ｖ線断面に相当す
る。

【００２０】図５のａは、リセット手段１０の一例であ
って、ｐ型のシリコン基板１へ不要電荷を掃き出す例で
ある。すなわち、上記リセットゲート電極１１の両端側
の基板表面にリセットトランジスタのソース・ドレイン
領域１２ａ，１２ｂが形成され、その一方のソース・ド
レイン領域１２ａはｐ型のウェル領域３に接続する。ま
た、その他方のソース・ドレイン領域１２ｂはｎ型のウ
ェル領域２，２の間に領域１３を介してｐ型のシリコン
基板１に接続する。そして、リセットゲート電極１１の
電位を低くすることで、ソース・ドレイン領域１２ａ，
１２ｂ間にチャンネルが形成され、さらに電荷は領域１
３を介してｐ型のシリコン基板１に掃き出されることに
なる。

【００２１】このような構造とすることで、受光時には
オーバーフローコントロールが可能である。また、リセ
ット時には、ｐ型のウェル領域３に蓄積される画素の電
荷をリセットすることもできる。

【００２２】図５のｂは、上記リセット手段１０の他の
例であって、電極１５に不要電荷が掃き出される例であ
る。その構成は、上記リセットゲート電極１１の両端側
の基板表面にリセットトランジスタのソース・ドレイン
領域１４ａ，１４ｂが形成され、その一方のソース・ド
レイン領域１４ａはｐ型のウェル領域３に接続する。ま
た、その他方のソース・ドレイン領域１４ｂ上には、コ
ンタクトホールが形成されて電極１５が接続する。

【００２３】図６は、この図５のｂのリセット手段のポ
テンシャルの機能を示す図であって、破線ΦＯＦＣＧが
リセットゲート電極１１によるポテンシャル障壁を示
し、レベルΦ_z がフォトホールの蓄積がない状態のレベ
ルであり、レベルΦ_f がフォトホールが充満した時のレ
ベルである。ΦＯＦＣＧのレベルの制御によって、不要
電荷（ホール）がオーバーフロードレインとして機能す
るソース・ドレイン領域１４ｂや電極１５に掃き出され
る。また、リセット時には、リセットゲート電極１１の
レベルが変化してΦＯＦＣＧの電位が変わり、ｐ型のウ
ェル領域３のレベルは、レベルΦ_z まで戻されることに
なる。

【００２４】次に、図７を参照しながら、この固体撮像
素子の回路構成の一例について簡単に説明する。

【００２５】その回路構成は、各画素が増幅用のトラン
ジスタ２２を有し、容量２４と直列に配されたフォトダ
イオード２１がそのチャンネル側に配置され、そのフォ
トダイオード２１からの電荷によって増幅用トランジス
タ２２の電流が変調される。リセットトランジスタ２３
は、フォトダイオード２１の一端（ｐ型のウェル領域
３）に接続し、信号電荷のリセットを行う。このような
各画素は、マトリクス状に配列され、第１垂直走査回路
３２からの垂直ゲート線ＶＧ_n ，ＶＧ_n+1 ，・・・によ
って、増幅用トランジスタ２２からの信号が垂直信号線
Ｈ_m ，Ｈ_m+1 ，・・・に現れる。リセット動作は、第２
垂直走査回路３３からの垂直リセット線ＶＲ_n ，ＶＲ
_n+1 ，・・・によって行われ、リセットトランジスタ２
３のゲート電圧が変化して、リセット動作が行われる。
このリセット線によりオーバーフローを受光時に制御す
ることも可能である。各垂直信号線Ｈ_m ，Ｈ_m+1 ，・・
・に現れた信号は、水平走査回路３１によって選択され
る水平スイッチ３４のオン・オフによって、順次、水平
信号線ＶＬに読み出され、この水平信号線ＶＬを終端す
るように設けられている増幅器３５を介して出力される
ことになる。

【００２６】ここで、この固体撮像素子について、ＣＭ
Ｄ型の固体撮像素子と比較しながら、図８〜図１１を参
照してより詳しく説明する。

【００２７】図８は、この固体撮像素子（以下ＦＷＡ
（Floating Well Amplifier)型と称する。）のモデルで
あり、ｐ型のシリコン基板１００上にｎ型のウェル領域
１０１が形成され、このｎ型のウェル領域１０１に囲ま
れて島領域としてのｐ型のウェル領域１０２が形成され
る。基板表面にはｐ型のウェル領域１０２に囲まれてソ
ース領域１０３が形成され、そのｐ型のウェル領域１０
２が延在された基板表面にドレイン領域１０４が形成さ
れる。これらソース領域１０３とドレイン領域１０４の
間の基板表面上にはゲート電極１０５が形成される。

【００２８】図１０は、図８に示したＦＷＡ型のモデル
のゲート下部のポテンシャル分布を示し、曲線Ｐ₁ がゲ
ート電極のレベルが低レベルとされた蓄積時の曲線であ
り、曲線Ｐ₂ がゲート電極のレベルが高レベルとされた
読み出し時の曲線である。曲線Ｐ₁ に示すように、ゲー
ト電極のレベルが低レベルならば、ｎ型のウェル領域１
０１による極小点ｕ₁ よりも浅い領域では、フォトホー
ルがｐ型のウェル領域１０２内に蓄積される。また、ゲ
ート電極のレベルが高レベルならば、ホールが極大値ｕ
₂ のところに集められることになり、その蓄積されたホ
ールの電荷量に応じて、バックゲート（ボディエフェク
ト）の効果が加わり、表面電荷を変調させて、読み出し
が行われることになる。

【００２９】図９は、比較すべき従来例としてのＣＭＤ
型の固体撮像素子のモデルであり、ｐ型のシリコン基板
１１０上に８〜１０μｍ程度の厚いｎ型のエピタキシャ
ル層１１１が形成される。厚いｎ型のエピタキシャル層
１１１の表面には、それぞれｎ⁺ 型の不純物領域からな
るソース領域１１２，ドレイン領域１１３が形成され、
離間したソース・ドレイン領域の間上にはゲート電極１
１４が形成される。

【００３０】図１１は、図９の素子のゲート下部のポテ
ンシャル分布であって、曲線Ｐ₃ がゲート電圧が低レベ
ルの時（蓄積時）、曲線Ｐ₄ がゲート電圧が高レベルの
時である。この素子では、ｎ型のエピタキシャル層１１
１が厚く形成され、バルクモードのチャンネルも深くな
ることから、飽和電流量や光感度特性等が劣化する。

【００３１】ここで、図１０と図１１の各ポテンシャル
分布に対応した各部にパラメーターを与えて、考察して
みると、まず、この本発明に係るＦＷＡ型の固体撮像素
子では、ゲート電極から電子のチャンネルが形成される
基板表面までの距離をｗ_1,その表面チャンネルからホー
ルの蓄積される深さまでの距離をｗ₂ ，シリコン中の空
乏層の距離をｗ_S とし、それに対応した容量をそれぞれ
Ｃ₁ ，Ｃ₂ ，Ｃ_s とすると共に、ゲート電圧をＶｇ，エ
レクトロン電荷をＱ₁ としてその電位をΦ₁ ，同じくホ
ール電荷をＱ₂ としてその電位をΦ₂ とする。

【００３２】すると、電荷量＝容量×電位差であること
から、その変化する分を考えると、 δＱ₁＝Ｃ₁（δＶg−δΦ₁）＋Ｃ₂（δΦ₂−δΦ₁）＝Ｃ₁δＶg−（Ｃ₁＋Ｃ₂）δΦ₁＋Ｃ₂δΦ₂ ・・・第１式 δＱ₂＝Ｃ₂（δΦ₁−δΦ₂）−Ｃ_SδΦ₂ ＝Ｃ₂δΦ₁−（Ｃ₂＋Ｃ_S)δΦ₂ ・・・第２式の連立方程式が得られ、式，より、δΦ₂ を消去す
ると、 δＱ₁＝Ｃ₁δＶg−（Ｃ₁＋Ｃ₂Ｃ_S／Ｃ₂＋Ｃ_S)δΦ₁ −Ｃ₂／（Ｃ₂＋Ｃ_S）δＱ₂ ・・・第３式が得られる。

【００３３】この第３式より、素子特性として重要なチ
ャンネルキャパシタンス（−δＱ₁／δΦ₁ ），チャー
ジセンシティビィティ（−δＱ₁ ／δＱ₂ ），ゲートセ
ンシティビィティ（δΦ₁ ／δＶｇ）についてそれぞれ
計算すると、 −δＱ₁／δΦ₁＝（Ｃ₁＋Ｃ₂Ｃ_S／Ｃ₂+Ｃ_S）ｗ₁ ^-1＋（ｗ₂ ＋ｗ_s）^-1 ・・・第４式 −δＱ₁／δＱ₂＝Ｃ₂／（Ｃ₂＋Ｃ_S）ｗ_s／（ｗ₂＋ｗ_s）・・・第５式 δΦ₁/δＶｇ＝Ｃ₁／（Ｃ₁＋Ｃ₂Ｃ_S／Ｃ₂＋Ｃ_S）（ｗ₂＋ｗ_S）／（ｗ₁＋ｗ₂＋ｗ_S）・・・第６式（∵Ｃ₁＝ε_si／ｗ₁，Ｃ₂＝ε_si／ｗ₂，Ｃ_S＝ε_si／ｗ_S ）となる。

【００３４】一方、図９，図１１のＣＭＤ素子に対して
同様のパラメーターを与え、ゲート電極からホールの蓄
積される基板表面までの距離をｗ₀₁，その表面チャンネ
ルから電子のチャンネルの深さまでの距離をｗ₀₂，シリ
コン中の空乏層の距離をｗ_SSとし、それに対応した容量
をそれぞれＣ₀₁，Ｃ₀₂，Ｃ_SSとすると共に、ゲート電圧
をＶｇ，ホール電荷をＱ₀₁としてその電位をΦ₀₁，同じ
くエレクトロン電荷をＱ₀₂としてその電位をΦ₀₂とす
る。すると、同様の連立方程式が得られ、 δＱ₀₁＝Ｃ₀₁（δＶg−δΦ₀₁）＋Ｃ₀₂（δΦ₀₂−δΦ₀₁）＝Ｃ₀₁δＶg−（Ｃ₀₁＋Ｃ₀₂）δΦ₀₁＋Ｃ₀₂δΦ₀₂ ・・・第７式 δＱ₀₂＝Ｃ₀₂（δΦ₀₁−δΦ₀₂）−Ｃ_SSδΦ₀₂ ＝Ｃ₀₂δΦ₀₁−（Ｃ₀₂＋Ｃ_SS）δΦ₀₂ ・・・第８式これら，式より、 δＱ₀₂＝−（Ｃ₀₁Ｃ₀₂／（Ｃ₀₁＋Ｃ₀₂）＋Ｃ_ss）δΦ₀₂ ＋Ｃ₀₂ ²δＶg／（Ｃ₀₁＋Ｃ₀₂） −Ｃ₀₂δΦ₀₁／（Ｃ₀₁＋Ｃ₀₂）・・・第９式この第９式より、同様に素子特性として重要な：チャン
ネルキャパシタンス；−δＱ₀₂／δΦ₀₂，チャージセン
シティビィティ；−δＱ₀₂／δＱ₀₁，ゲートセンシティ
ビィティ；δΦ₀₂／δＶｇについてそれぞれ計算する
と、 −δＱ₀₂／δΦ₀₂＝（Ｃ₀₁Ｃ₀₂／（Ｃ₀₁＋Ｃ₀₂）＋Ｃ_ss）（ｗ₀₁＋ｗ₀₂）^-1＋ｗ_SS ^-1 ・・・第１０式 −δＱ₀₂／δＱ₀₁＝Ｃ₀₂／（Ｃ₀₁＋Ｃ₀₂）ｗ₀₁／（ｗ₀₁＋ｗ_SS）・・・第１１式 δΦ₀₂／δＶｇ＝Ｃ₀₂ ²／（（Ｃ₀₁+Ｃ₀₂）Ｃ_ss＋Ｃ₀₁Ｃ₀₂）（ｗ₀₁＋ｗ_SS）／ｗ₀₂（ｗ₀₁＋ｗ₀₂＋ｗ_SS）・・・第１２式（∵Ｃ₀₁＝ε_si／ｗ₀₁，Ｃ₀₂＝ε_si／ｗ₀₂，Ｃ_SS＝ε_si／ｗ_SS）となる。

【００３５】ここで、各素子を構成するパラメーターと
して、第４式〜第６式にｗ₁ ＝0.１μｍ，ｗ₂ ＝１μ
ｍ，ｗ_s ＝５μｍの各数値を代入し、第１０式〜第１２
式にｗ₀₁＝0.１μｍ，ｗ₀₂＝２μｍ，ｗ_SS＝１０μｍの
各数値を代入して、チャンネルキャパシタンス（Ｃc
h），チャージセンシティビィティ（δQch/δQphoto）
及びゲートセンシティビィティ（δΦch／δVg）に各値
について比較してみる。尚、ｗ₁ ，ｗ₀₁の値は誘電率の
補正をした数値であり、本発明の固体撮像素子にかかる
ｗ₂ ，ｗ_s については、多少最適値より外れた数値を代
入している。その結果について表１に示す。

【００３６】

【表１】

【００３７】このような比較によって、本発明に係るＦ
ＷＡ型の固体撮像素子では、ＣＭＤ型よりも飽和電流量
（Ｃch）や光感度（δＱch／δＱphoto ）の点で１６〜
１７倍程度の特性向上が得られることになり、ゲートの
選択性（δΦch／δVg）も向上することが判る。また、
ＦＷＡ型のパラメーターを最適化することによってさら
に特性が向上する。

【００３８】また、図８に示したように、この固体撮像
素子では、ソース領域１０３やドレイン領域１０４の下
部にもｐ型のウェル領域１０２が拡がることになり、こ
のウェル領域１０２に光信号電荷が蓄積されるため、ソ
ース領域１０３やドレイン領域１０４の領域に光が入射
した場合でも、光感度が得られることになり、上述の特
性向上と合わせてさらに素子の感度が高くなる。

【００３９】以上のように、この実施の形態における固
体撮像素子では、第２導電型の半導体層の表面に形成さ
れた第２導電型のソース領域が第１導電型の島領域に囲
まれ、その島領域が同じく表面に形成された第２導電型
のドレイン領域まで延在される。ここで、第１導電型を
ｐ型，第２導電型をｎ型とすると、そのポテンシャル分
布は、ｐ型の島領域で極値を有するようになり、そのｐ
型の島領域にフォトホールが蓄積されることになる。そ
して、分光感度を有する領域は、ｎ型の半導体層のポテ
ンシャルの極小値の深さまでとなり、感度が向上するこ
とになる。このフォトホールを捕獲できる深さは、島領
域，半導体層，半導体基板の深さ，濃度等によってフォ
トホールが蓄積される深さとは独立に設定でき、上記Ｃ
ＭＤ型に比較してその深さを浅くすることで、ショート
チャンネル効果の抑制や電流容量の増大が可能となる。
また、このように光感度を有する深さと、フォトホール
が蓄積される深さを独立して設定できるため、その比例
縮小が容易に行なえる。また、ゲート及びその近傍以外
の部分でもｐ型の島領域等が分光感度を有することにな
り、その開口率が大幅に向上する。また、ｐ型の島領域
の深さによって、表面に近い位置にフォトホールを蓄積
させ、そのミラー電荷を表面側に十分集めることも容易
であり、非破壊な読み出しに有利となる。

【００４０】

【発明の効果】上述したように、本発明に係る固体撮像
装置は、半導体基板上に形成された第２導電型のソース
領域及びドレイン領域と、これらソース領域及びドレイ
ン領域の間に設けられたゲート領域と、該ゲート領域上
に絶縁層を介して設けられたゲート電極と、上記半導体
基板上に形成され上記ゲート領域を構成する第１導電型
のウェル領域とを備え、上記ゲート電極下に光電変換に
より生じた信号電荷を蓄積するとともに、該蓄積された
信号電荷の量に応じて上記ウェル領域内の上記ゲート領
域の表面に表面チャンネルが形成されるようになされた
素子よりなる画素をマトリクス状に配列したものである
ので、ショートチャンネル効果の抑制や電流容量の増大
が可能となり、さらに、非破壊な読み出しにも有利とな
る。

【図面の簡単な説明】

【図１】本発明の固体撮像素子の一例の要部断面図であ
る。

【図２】図１のII−II線断面に沿ったポテンシャル分布
図である。

【図３】図１のIII−III線断面に沿ったポテンシャル分
布図である。

【図４】上記固体撮像素子の平面レイアウトの一例を示
す平面図である。

【図５】上記固体撮像素子のリセット手段の各例を示す
断面図である。

【図６】リセット手段におけるポテンシャルを説明する
ための説明図である。

【図７】上記固体撮像素子にかかる回路構成例を示す回
路図である。

【図８】上記固体撮像素子のモデルの構造を示す断面図
である。

【図９】従来の固体撮像素子のモデルの構造を示す断面
図である。

【図１０】図８に示した固体撮像素子のゲート直下のポ
テンシャル分布図である。

【図１１】図９に示した固体撮像素子のゲート直下のポ
テンシャル分布図である。

【符号の説明】

１ｐ型のシリコン基板２ｎ型のウェル領域３ｐ型のウェル領域４ソース領域５ドレイン領域６絶縁膜７ゲート電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成された第２導電型の
ソース領域及びドレイン領域と、これらソース領域及び
ドレイン領域の間に設けられたゲート領域と、該ゲート
領域上に絶縁層を介して設けられたゲート電極と、上記
半導体基板上に形成され上記ゲート領域を構成する第１
導電型のウェル領域とを備え、上記ゲート電極下に光電変換により生じた信号電荷を蓄
積するとともに、該蓄積された信号電荷の量に応じて上
記ウェル領域内の上記ゲート領域の表面に表面チャンネ
ルが形成されるようになされた素子よりなる画素をマト
リクス状に配列したことを特徴とする固体撮像素子。