JPH08236741A - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH08236741A JPH08236741A JP7335481A JP33548195A JPH08236741A JP H08236741 A JPH08236741 A JP H08236741A JP 7335481 A JP7335481 A JP 7335481A JP 33548195 A JP33548195 A JP 33548195A JP H08236741 A JPH08236741 A JP H08236741A
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- JP
- Japan
- Prior art keywords
- region
- gate
- type
- gate electrode
- solid
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Abstract
(57)【要約】
【課題】 ショートチャンネル効果の抑制や電流容量
の増大を可能とし、またまた、非破壊な読み出しにも有
利な固体撮像素子を提供する。 【解決手段】 半導体基板1上に形成されたソース領域
4及びドレイン領域5と、これらソース領域4及びドレ
イン領域5の間に設けられたゲート領域と、該ゲート領
域上に絶縁層6を介して設けられたゲート電極7からな
り、上記ゲート電極下に光電変換により生じた信号電荷
を蓄積するとともに、上記ゲート領域の表面に上記ゲー
ト電極下に蓄積された上記信号電荷の量に応じた表面チ
ャンネルが形成される。
の増大を可能とし、またまた、非破壊な読み出しにも有
利な固体撮像素子を提供する。 【解決手段】 半導体基板1上に形成されたソース領域
4及びドレイン領域5と、これらソース領域4及びドレ
イン領域5の間に設けられたゲート領域と、該ゲート領
域上に絶縁層6を介して設けられたゲート電極7からな
り、上記ゲート電極下に光電変換により生じた信号電荷
を蓄積するとともに、上記ゲート領域の表面に上記ゲー
ト電極下に蓄積された上記信号電荷の量に応じた表面チ
ャンネルが形成される。
Description
【0001】
【発明の属する技術分野】本発明は、半導体層の表面に
ソース領域及びドレイン領域が形成されて、各画素毎に
光信号電荷が増幅される内部増幅型の固体撮像素子に関
する。
ソース領域及びドレイン領域が形成されて、各画素毎に
光信号電荷が増幅される内部増幅型の固体撮像素子に関
する。
【0002】
【従来の技術】固体撮像素子の高解像度化の要求に従っ
て、画素毎に光信号電荷を増幅する内部増幅型固体撮像
素子の研究・開発が進められてきている。
て、画素毎に光信号電荷を増幅する内部増幅型固体撮像
素子の研究・開発が進められてきている。
【0003】この内部増幅型固体撮像素子の主なものと
しては、静電誘導トランジスタ(SIT),増幅型M1
Sイメージャ(AMI),電荷変調デバイス(CMD)
等の各種撮像デバイス構造が知られている(例えば、A
MIに関しては、「テレビジョン学会誌」,1075頁
〜1082頁,Vol 41,No.11,1987
年、CMDに関しては、同誌,1047頁〜1053
頁,同号を参照。)。
しては、静電誘導トランジスタ(SIT),増幅型M1
Sイメージャ(AMI),電荷変調デバイス(CMD)
等の各種撮像デバイス構造が知られている(例えば、A
MIに関しては、「テレビジョン学会誌」,1075頁
〜1082頁,Vol 41,No.11,1987
年、CMDに関しては、同誌,1047頁〜1053
頁,同号を参照。)。
【0004】また、横型静電誘導トランジスタに関して
は、特開昭61−136388号公報に記載される先行
技術がある。
は、特開昭61−136388号公報に記載される先行
技術がある。
【0005】
【発明が解決しようとする課題】ところが、上述のよう
な各種デバイスには、それぞれ次のような欠点がある。
な各種デバイスには、それぞれ次のような欠点がある。
【0006】まず、SIT型においては、素子特性が構
造に敏感であり、特性が変動し易いものとなる。また、
AMI型では単位セルにトランジスタが3つ必要とな
り、感度やトランジスタの利得を大きくするのが困難で
ある。
造に敏感であり、特性が変動し易いものとなる。また、
AMI型では単位セルにトランジスタが3つ必要とな
り、感度やトランジスタの利得を大きくするのが困難で
ある。
【0007】また、CMD型では、n- エピタキシャル
層の厚みは8μmにも達し、深いものとなっている。こ
のため、ショートチャンネル効果を受けやすく、同時に
電流容量も小さくなる。また、CMD型ではホールがゲ
ートに非常に近い深さに蓄積されるため、そのミラー電
荷(エレクトロン)がゲートに集められることになる。
従って、フォトホールのコンダクタンスへの寄与が小さ
くなり、電流増幅率が低下する。さらに、CMD型の光
感度分布に関しては、受光領域として働くのはゲート電
極及びその近傍に限られ、十分な感度が得られない。ま
た、固体撮像素子においては、その微細化,高集積化が
求められているが、CMD型ではフォトホールを捕獲す
る深さにチャンネルを形成する必要があり、比例縮小も
容易でない。
層の厚みは8μmにも達し、深いものとなっている。こ
のため、ショートチャンネル効果を受けやすく、同時に
電流容量も小さくなる。また、CMD型ではホールがゲ
ートに非常に近い深さに蓄積されるため、そのミラー電
荷(エレクトロン)がゲートに集められることになる。
従って、フォトホールのコンダクタンスへの寄与が小さ
くなり、電流増幅率が低下する。さらに、CMD型の光
感度分布に関しては、受光領域として働くのはゲート電
極及びその近傍に限られ、十分な感度が得られない。ま
た、固体撮像素子においては、その微細化,高集積化が
求められているが、CMD型ではフォトホールを捕獲す
る深さにチャンネルを形成する必要があり、比例縮小も
容易でない。
【0008】そこで、本発明は上述の技術的な課題に鑑
み、ショートチャンネル効果の抑制や電流容量の増大が
可能で、また、非破壊な読み出しにも有利な固体撮像素
子の提供を目的とする。
み、ショートチャンネル効果の抑制や電流容量の増大が
可能で、また、非破壊な読み出しにも有利な固体撮像素
子の提供を目的とする。
【0009】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の固体撮像素子は、半導体基板上に形成され
たソース領域及びドレイン領域と、これらソース領域及
びドレイン領域の間に設けられたゲート領域と、該ゲー
ト領域上に絶縁層を介して設けられたゲート電極からな
り、上記ゲート電極下に光電変換により生じた信号電荷
を蓄積するとともに、上記ゲート領域の表面に上記ゲー
ト電極下に蓄積された上記信号電荷の量に応じた表面チ
ャンネルが形成されるようになされた素子よりなる画素
をマトリクス状に配列したことを特徴とする。
め、本発明の固体撮像素子は、半導体基板上に形成され
たソース領域及びドレイン領域と、これらソース領域及
びドレイン領域の間に設けられたゲート領域と、該ゲー
ト領域上に絶縁層を介して設けられたゲート電極からな
り、上記ゲート電極下に光電変換により生じた信号電荷
を蓄積するとともに、上記ゲート領域の表面に上記ゲー
ト電極下に蓄積された上記信号電荷の量に応じた表面チ
ャンネルが形成されるようになされた素子よりなる画素
をマトリクス状に配列したことを特徴とする。
【0010】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【0011】まず、図1から図3を参照しながら、その
基本的な構成について説明すると、図1に示すように、
この実施の形態の固体撮像素子は、その画素が第1導電
型であるp型のシリコン基板1上に半導体層としてのn
型のウェル領域2が形成される。このn型のウェル領域
2の表面には、同じ導電型のn+ 型のソース領域4とn
+ 型のドレイン領域5が形成され、それらソース領域4
とドレイン領域5の間には、上部に絶縁膜6を介してゲ
ート電極7が配されたゲート領域が設けられる。そし
て、基板表面でソース領域4を取り囲むように第1導電
型の島領域であるp型のウェル領域3が形成され、この
p型のウェル領域3は上記ドレイン領域5まで延在され
る。また、ソース領域4には、絶縁膜6を開口してアル
ミ配線層8が基板表面に形成される。ここで、各領域の
深さは、その濃度分布の中心の深さで、n型のウェル領
域2は例えば2.5μm程度であり、p型のウェル領域
3は例えば1.0μm程度であり、また、ソース領域
4,ドレイン領域5は例えば0.5μm程度である。ま
た、シリコン基板1の濃度は、3×1014cm-3程度で
ある。
基本的な構成について説明すると、図1に示すように、
この実施の形態の固体撮像素子は、その画素が第1導電
型であるp型のシリコン基板1上に半導体層としてのn
型のウェル領域2が形成される。このn型のウェル領域
2の表面には、同じ導電型のn+ 型のソース領域4とn
+ 型のドレイン領域5が形成され、それらソース領域4
とドレイン領域5の間には、上部に絶縁膜6を介してゲ
ート電極7が配されたゲート領域が設けられる。そし
て、基板表面でソース領域4を取り囲むように第1導電
型の島領域であるp型のウェル領域3が形成され、この
p型のウェル領域3は上記ドレイン領域5まで延在され
る。また、ソース領域4には、絶縁膜6を開口してアル
ミ配線層8が基板表面に形成される。ここで、各領域の
深さは、その濃度分布の中心の深さで、n型のウェル領
域2は例えば2.5μm程度であり、p型のウェル領域
3は例えば1.0μm程度であり、また、ソース領域
4,ドレイン領域5は例えば0.5μm程度である。ま
た、シリコン基板1の濃度は、3×1014cm-3程度で
ある。
【0012】次に、そのポテンシャル分布については、
図2及び図3に示すようになる。
図2及び図3に示すようになる。
【0013】図2は、図1のII−II線断面に沿ったポテ
ンシャル分布であり、実線P01はゲート電圧が低レベル
の時のポテンシャルを示す。この時、実線P01はn型の
ウェル領域2の深さで極小点s0 を有し、その深さより
浅い領域では、ポテンシャルの傾斜に沿ってフォトホー
ルが蓄積される。図2中、破線P02はゲート電圧が高レ
ベルの時のポテンシャルを示し、ゲート電圧が高レベル
の時に光信号電荷の蓄積が有る場合には、一点鎖線P03
のようなポテンシャル分布となる。ゲート電圧が高レベ
ルの時は、p型のウェル領域3の深さにポテンシャルの
極大点s1 が形成され、この極大点に蓄積されるフォト
ホールの電荷量Qhに応じて表面にチャンネルが形成さ
れる。すなわち、ホールの電荷量Qhに応じてバックゲ
ート(ボディエフェクト)の効果が加わり、表面チャン
ネル内の電子数を変調する。この表面の電荷量Qeによ
って、ソース・ドレイン電流が変化し、結局、信号電荷
に応じた読み出しが可能となる。
ンシャル分布であり、実線P01はゲート電圧が低レベル
の時のポテンシャルを示す。この時、実線P01はn型の
ウェル領域2の深さで極小点s0 を有し、その深さより
浅い領域では、ポテンシャルの傾斜に沿ってフォトホー
ルが蓄積される。図2中、破線P02はゲート電圧が高レ
ベルの時のポテンシャルを示し、ゲート電圧が高レベル
の時に光信号電荷の蓄積が有る場合には、一点鎖線P03
のようなポテンシャル分布となる。ゲート電圧が高レベ
ルの時は、p型のウェル領域3の深さにポテンシャルの
極大点s1 が形成され、この極大点に蓄積されるフォト
ホールの電荷量Qhに応じて表面にチャンネルが形成さ
れる。すなわち、ホールの電荷量Qhに応じてバックゲ
ート(ボディエフェクト)の効果が加わり、表面チャン
ネル内の電子数を変調する。この表面の電荷量Qeによ
って、ソース・ドレイン電流が変化し、結局、信号電荷
に応じた読み出しが可能となる。
【0014】図3は、図1のIII−III線に沿った断面の
ポテンシャル分布であり、曲線P04にはp型のウェル領
域3とn型のウェル領域2及びp型のシリコン基板1に
よって極小値s2 が設けられる。その結果、この極小値
s2 よりも浅い領域では、フォトホールが蓄積されるこ
とになり、この蓄積されるフォトホールは、さらにより
電位の低いゲートの下部側へと集められることになる。
従って、この固体撮像素子では、ゲート電極7の形成さ
れていないドレイン領域5やソース領域4の下部の領域
でも、光感度を有していることになり、その感度が向上
することになる。
ポテンシャル分布であり、曲線P04にはp型のウェル領
域3とn型のウェル領域2及びp型のシリコン基板1に
よって極小値s2 が設けられる。その結果、この極小値
s2 よりも浅い領域では、フォトホールが蓄積されるこ
とになり、この蓄積されるフォトホールは、さらにより
電位の低いゲートの下部側へと集められることになる。
従って、この固体撮像素子では、ゲート電極7の形成さ
れていないドレイン領域5やソース領域4の下部の領域
でも、光感度を有していることになり、その感度が向上
することになる。
【0015】このような素子においては、分光感度を有
する領域は、n型のウェル領域2の極値s0 ,s2 の深
さまでであり、その感度が向上することになる。また、
その深さは、p型のウェル領域3,n型のウェル領域
2,シリコン基板1の深さ,濃度等によってフォトホー
ルが蓄積される深さ(s1 )とは独立に設定でき、その
比例縮小を容易に行うことができ、また、チャンネルの
形成される深さを浅くすることによって、ショートチャ
ンネル効果の抑制や電流容量の増大が可能となる。ま
た、ゲート及びその近傍以外の部分でも光感度を有する
ことになり、その開口率が大幅に向上する。また、非破
壊な読み出しに有利となる。
する領域は、n型のウェル領域2の極値s0 ,s2 の深
さまでであり、その感度が向上することになる。また、
その深さは、p型のウェル領域3,n型のウェル領域
2,シリコン基板1の深さ,濃度等によってフォトホー
ルが蓄積される深さ(s1 )とは独立に設定でき、その
比例縮小を容易に行うことができ、また、チャンネルの
形成される深さを浅くすることによって、ショートチャ
ンネル効果の抑制や電流容量の増大が可能となる。ま
た、ゲート及びその近傍以外の部分でも光感度を有する
ことになり、その開口率が大幅に向上する。また、非破
壊な読み出しに有利となる。
【0016】次に、この固体撮像素子の平面レイアウト
の一例について、図4を参照しながら説明する。この固
体撮像素子では、特にp型のウェル領域に蓄積される信
号電荷をリセットする必要があるため、リセット手段を
加えた構成を有している。
の一例について、図4を参照しながら説明する。この固
体撮像素子では、特にp型のウェル領域に蓄積される信
号電荷をリセットする必要があるため、リセット手段を
加えた構成を有している。
【0017】図4に示すように、その平面レイアウト
は、図中一点鎖線で示され正方形状に形成されたp型の
ウェル領域3を有し、そのp型のウェル領域3の周囲か
ら内側の部分にゲート電極7が引き回されている。この
ゲート電極7の形状は、ウェル領域3の形状に従って、
同じく略正方形状のソース領域4を囲んで形成され、そ
の1つの辺7aでは、図中横方向へ走査回路に接続する
ために延在されている。この略正方形状に引き回された
ゲート電極7の内側のソース領域4からは、コンタクト
ホール9を介して、垂直信号線となるアルミ配線層8が
接続される。
は、図中一点鎖線で示され正方形状に形成されたp型の
ウェル領域3を有し、そのp型のウェル領域3の周囲か
ら内側の部分にゲート電極7が引き回されている。この
ゲート電極7の形状は、ウェル領域3の形状に従って、
同じく略正方形状のソース領域4を囲んで形成され、そ
の1つの辺7aでは、図中横方向へ走査回路に接続する
ために延在されている。この略正方形状に引き回された
ゲート電極7の内側のソース領域4からは、コンタクト
ホール9を介して、垂直信号線となるアルミ配線層8が
接続される。
【0018】ところで、この固体撮像素子では、そのp
型のウェル領域3にフォトホールが蓄積されて、表面チ
ャンネルの電子数が変調される。従って、信号のリセッ
トを行う場合には、p型のウェル領域3にリセット電圧
を与える必要がある。そこで、この固体撮像素子におい
ては、p型のウェル領域3に接続するようなリセット手
段10が形成される。このリセット手段10は、オーバ
ーフローを制御するようにも機能し、このリセット手段
10に接続するリセットゲート電極11の電位によって
リセットとオーバーフローが制御される。
型のウェル領域3にフォトホールが蓄積されて、表面チ
ャンネルの電子数が変調される。従って、信号のリセッ
トを行う場合には、p型のウェル領域3にリセット電圧
を与える必要がある。そこで、この固体撮像素子におい
ては、p型のウェル領域3に接続するようなリセット手
段10が形成される。このリセット手段10は、オーバ
ーフローを制御するようにも機能し、このリセット手段
10に接続するリセットゲート電極11の電位によって
リセットとオーバーフローが制御される。
【0019】このリセット手段10は、具体的には、図
5のaや図5のbに示すような構成にすることができ
る。なお、図5のa,bは図4のv−v線断面に相当す
る。
5のaや図5のbに示すような構成にすることができ
る。なお、図5のa,bは図4のv−v線断面に相当す
る。
【0020】図5のaは、リセット手段10の一例であ
って、p型のシリコン基板1へ不要電荷を掃き出す例で
ある。すなわち、上記リセットゲート電極11の両端側
の基板表面にリセットトランジスタのソース・ドレイン
領域12a,12bが形成され、その一方のソース・ド
レイン領域12aはp型のウェル領域3に接続する。ま
た、その他方のソース・ドレイン領域12bはn型のウ
ェル領域2,2の間に領域13を介してp型のシリコン
基板1に接続する。そして、リセットゲート電極11の
電位を低くすることで、ソース・ドレイン領域12a,
12b間にチャンネルが形成され、さらに電荷は領域1
3を介してp型のシリコン基板1に掃き出されることに
なる。
って、p型のシリコン基板1へ不要電荷を掃き出す例で
ある。すなわち、上記リセットゲート電極11の両端側
の基板表面にリセットトランジスタのソース・ドレイン
領域12a,12bが形成され、その一方のソース・ド
レイン領域12aはp型のウェル領域3に接続する。ま
た、その他方のソース・ドレイン領域12bはn型のウ
ェル領域2,2の間に領域13を介してp型のシリコン
基板1に接続する。そして、リセットゲート電極11の
電位を低くすることで、ソース・ドレイン領域12a,
12b間にチャンネルが形成され、さらに電荷は領域1
3を介してp型のシリコン基板1に掃き出されることに
なる。
【0021】このような構造とすることで、受光時には
オーバーフローコントロールが可能である。また、リセ
ット時には、p型のウェル領域3に蓄積される画素の電
荷をリセットすることもできる。
オーバーフローコントロールが可能である。また、リセ
ット時には、p型のウェル領域3に蓄積される画素の電
荷をリセットすることもできる。
【0022】図5のbは、上記リセット手段10の他の
例であって、電極15に不要電荷が掃き出される例であ
る。その構成は、上記リセットゲート電極11の両端側
の基板表面にリセットトランジスタのソース・ドレイン
領域14a,14bが形成され、その一方のソース・ド
レイン領域14aはp型のウェル領域3に接続する。ま
た、その他方のソース・ドレイン領域14b上には、コ
ンタクトホールが形成されて電極15が接続する。
例であって、電極15に不要電荷が掃き出される例であ
る。その構成は、上記リセットゲート電極11の両端側
の基板表面にリセットトランジスタのソース・ドレイン
領域14a,14bが形成され、その一方のソース・ド
レイン領域14aはp型のウェル領域3に接続する。ま
た、その他方のソース・ドレイン領域14b上には、コ
ンタクトホールが形成されて電極15が接続する。
【0023】図6は、この図5のbのリセット手段のポ
テンシャルの機能を示す図であって、破線ΦOFCGが
リセットゲート電極11によるポテンシャル障壁を示
し、レベルΦz がフォトホールの蓄積がない状態のレベ
ルであり、レベルΦf がフォトホールが充満した時のレ
ベルである。ΦOFCGのレベルの制御によって、不要
電荷(ホール)がオーバーフロードレインとして機能す
るソース・ドレイン領域14bや電極15に掃き出され
る。また、リセット時には、リセットゲート電極11の
レベルが変化してΦOFCGの電位が変わり、p型のウ
ェル領域3のレベルは、レベルΦz まで戻されることに
なる。
テンシャルの機能を示す図であって、破線ΦOFCGが
リセットゲート電極11によるポテンシャル障壁を示
し、レベルΦz がフォトホールの蓄積がない状態のレベ
ルであり、レベルΦf がフォトホールが充満した時のレ
ベルである。ΦOFCGのレベルの制御によって、不要
電荷(ホール)がオーバーフロードレインとして機能す
るソース・ドレイン領域14bや電極15に掃き出され
る。また、リセット時には、リセットゲート電極11の
レベルが変化してΦOFCGの電位が変わり、p型のウ
ェル領域3のレベルは、レベルΦz まで戻されることに
なる。
【0024】次に、図7を参照しながら、この固体撮像
素子の回路構成の一例について簡単に説明する。
素子の回路構成の一例について簡単に説明する。
【0025】その回路構成は、各画素が増幅用のトラン
ジスタ22を有し、容量24と直列に配されたフォトダ
イオード21がそのチャンネル側に配置され、そのフォ
トダイオード21からの電荷によって増幅用トランジス
タ22の電流が変調される。リセットトランジスタ23
は、フォトダイオード21の一端(p型のウェル領域
3)に接続し、信号電荷のリセットを行う。このような
各画素は、マトリクス状に配列され、第1垂直走査回路
32からの垂直ゲート線VGn ,VGn+1 ,・・・によ
って、増幅用トランジスタ22からの信号が垂直信号線
Hm ,Hm+1 ,・・・に現れる。リセット動作は、第2
垂直走査回路33からの垂直リセット線VRn ,VR
n+1 ,・・・によって行われ、リセットトランジスタ2
3のゲート電圧が変化して、リセット動作が行われる。
このリセット線によりオーバーフローを受光時に制御す
ることも可能である。各垂直信号線Hm ,Hm+1 ,・・
・に現れた信号は、水平走査回路31によって選択され
る水平スイッチ34のオン・オフによって、順次、水平
信号線VLに読み出され、この水平信号線VLを終端す
るように設けられている増幅器35を介して出力される
ことになる。
ジスタ22を有し、容量24と直列に配されたフォトダ
イオード21がそのチャンネル側に配置され、そのフォ
トダイオード21からの電荷によって増幅用トランジス
タ22の電流が変調される。リセットトランジスタ23
は、フォトダイオード21の一端(p型のウェル領域
3)に接続し、信号電荷のリセットを行う。このような
各画素は、マトリクス状に配列され、第1垂直走査回路
32からの垂直ゲート線VGn ,VGn+1 ,・・・によ
って、増幅用トランジスタ22からの信号が垂直信号線
Hm ,Hm+1 ,・・・に現れる。リセット動作は、第2
垂直走査回路33からの垂直リセット線VRn ,VR
n+1 ,・・・によって行われ、リセットトランジスタ2
3のゲート電圧が変化して、リセット動作が行われる。
このリセット線によりオーバーフローを受光時に制御す
ることも可能である。各垂直信号線Hm ,Hm+1 ,・・
・に現れた信号は、水平走査回路31によって選択され
る水平スイッチ34のオン・オフによって、順次、水平
信号線VLに読み出され、この水平信号線VLを終端す
るように設けられている増幅器35を介して出力される
ことになる。
【0026】ここで、この固体撮像素子について、CM
D型の固体撮像素子と比較しながら、図8〜図11を参
照してより詳しく説明する。
D型の固体撮像素子と比較しながら、図8〜図11を参
照してより詳しく説明する。
【0027】図8は、この固体撮像素子(以下FWA
(Floating Well Amplifier)型と称する。)のモデルで
あり、p型のシリコン基板100上にn型のウェル領域
101が形成され、このn型のウェル領域101に囲ま
れて島領域としてのp型のウェル領域102が形成され
る。基板表面にはp型のウェル領域102に囲まれてソ
ース領域103が形成され、そのp型のウェル領域10
2が延在された基板表面にドレイン領域104が形成さ
れる。これらソース領域103とドレイン領域104の
間の基板表面上にはゲート電極105が形成される。
(Floating Well Amplifier)型と称する。)のモデルで
あり、p型のシリコン基板100上にn型のウェル領域
101が形成され、このn型のウェル領域101に囲ま
れて島領域としてのp型のウェル領域102が形成され
る。基板表面にはp型のウェル領域102に囲まれてソ
ース領域103が形成され、そのp型のウェル領域10
2が延在された基板表面にドレイン領域104が形成さ
れる。これらソース領域103とドレイン領域104の
間の基板表面上にはゲート電極105が形成される。
【0028】図10は、図8に示したFWA型のモデル
のゲート下部のポテンシャル分布を示し、曲線P1 がゲ
ート電極のレベルが低レベルとされた蓄積時の曲線であ
り、曲線P2 がゲート電極のレベルが高レベルとされた
読み出し時の曲線である。曲線P1 に示すように、ゲー
ト電極のレベルが低レベルならば、n型のウェル領域1
01による極小点u1 よりも浅い領域では、フォトホー
ルがp型のウェル領域102内に蓄積される。また、ゲ
ート電極のレベルが高レベルならば、ホールが極大値u
2 のところに集められることになり、その蓄積されたホ
ールの電荷量に応じて、バックゲート(ボディエフェク
ト)の効果が加わり、表面電荷を変調させて、読み出し
が行われることになる。
のゲート下部のポテンシャル分布を示し、曲線P1 がゲ
ート電極のレベルが低レベルとされた蓄積時の曲線であ
り、曲線P2 がゲート電極のレベルが高レベルとされた
読み出し時の曲線である。曲線P1 に示すように、ゲー
ト電極のレベルが低レベルならば、n型のウェル領域1
01による極小点u1 よりも浅い領域では、フォトホー
ルがp型のウェル領域102内に蓄積される。また、ゲ
ート電極のレベルが高レベルならば、ホールが極大値u
2 のところに集められることになり、その蓄積されたホ
ールの電荷量に応じて、バックゲート(ボディエフェク
ト)の効果が加わり、表面電荷を変調させて、読み出し
が行われることになる。
【0029】図9は、比較すべき従来例としてのCMD
型の固体撮像素子のモデルであり、p型のシリコン基板
110上に8〜10μm程度の厚いn型のエピタキシャ
ル層111が形成される。厚いn型のエピタキシャル層
111の表面には、それぞれn+ 型の不純物領域からな
るソース領域112,ドレイン領域113が形成され、
離間したソース・ドレイン領域の間上にはゲート電極1
14が形成される。
型の固体撮像素子のモデルであり、p型のシリコン基板
110上に8〜10μm程度の厚いn型のエピタキシャ
ル層111が形成される。厚いn型のエピタキシャル層
111の表面には、それぞれn+ 型の不純物領域からな
るソース領域112,ドレイン領域113が形成され、
離間したソース・ドレイン領域の間上にはゲート電極1
14が形成される。
【0030】図11は、図9の素子のゲート下部のポテ
ンシャル分布であって、曲線P3 がゲート電圧が低レベ
ルの時(蓄積時)、曲線P4 がゲート電圧が高レベルの
時である。この素子では、n型のエピタキシャル層11
1が厚く形成され、バルクモードのチャンネルも深くな
ることから、飽和電流量や光感度特性等が劣化する。
ンシャル分布であって、曲線P3 がゲート電圧が低レベ
ルの時(蓄積時)、曲線P4 がゲート電圧が高レベルの
時である。この素子では、n型のエピタキシャル層11
1が厚く形成され、バルクモードのチャンネルも深くな
ることから、飽和電流量や光感度特性等が劣化する。
【0031】ここで、図10と図11の各ポテンシャル
分布に対応した各部にパラメーターを与えて、考察して
みると、まず、この本発明に係るFWA型の固体撮像素
子では、ゲート電極から電子のチャンネルが形成される
基板表面までの距離をw1,その表面チャンネルからホー
ルの蓄積される深さまでの距離をw2 ,シリコン中の空
乏層の距離をwS とし、それに対応した容量をそれぞれ
C1 ,C2 ,Cs とすると共に、ゲート電圧をVg,エ
レクトロン電荷をQ1 としてその電位をΦ1 ,同じくホ
ール電荷をQ2 としてその電位をΦ2 とする。
分布に対応した各部にパラメーターを与えて、考察して
みると、まず、この本発明に係るFWA型の固体撮像素
子では、ゲート電極から電子のチャンネルが形成される
基板表面までの距離をw1,その表面チャンネルからホー
ルの蓄積される深さまでの距離をw2 ,シリコン中の空
乏層の距離をwS とし、それに対応した容量をそれぞれ
C1 ,C2 ,Cs とすると共に、ゲート電圧をVg,エ
レクトロン電荷をQ1 としてその電位をΦ1 ,同じくホ
ール電荷をQ2 としてその電位をΦ2 とする。
【0032】すると、電荷量=容量×電位差であること
から、その変化する分を考えると、 δQ1=C1(δVg−δΦ1)+C2(δΦ2−δΦ1) =C1δVg−(C1+C2)δΦ1+C2δΦ2 ・・・第1式 δQ2=C2(δΦ1−δΦ2)−CSδΦ2 =C2δΦ1−(C2+CS)δΦ2 ・・・第2式 の連立方程式が得られ、式,より、δΦ2 を消去す
ると、 δQ1=C1δVg−(C1+C2CS/C2+CS)δΦ1 −C2/(C2+CS)δQ2 ・・・第3式 が得られる。
から、その変化する分を考えると、 δQ1=C1(δVg−δΦ1)+C2(δΦ2−δΦ1) =C1δVg−(C1+C2)δΦ1+C2δΦ2 ・・・第1式 δQ2=C2(δΦ1−δΦ2)−CSδΦ2 =C2δΦ1−(C2+CS)δΦ2 ・・・第2式 の連立方程式が得られ、式,より、δΦ2 を消去す
ると、 δQ1=C1δVg−(C1+C2CS/C2+CS)δΦ1 −C2/(C2+CS)δQ2 ・・・第3式 が得られる。
【0033】この第3式より、素子特性として重要なチ
ャンネルキャパシタンス(−δQ1/δΦ1 ),チャー
ジセンシティビィティ(−δQ1 /δQ2 ),ゲートセ
ンシティビィティ(δΦ1 /δVg)についてそれぞれ
計算すると、 −δQ1/δΦ1=(C1+C2CS/C2+CS) w1 -1+(w2 +ws)-1 ・・・第4式 −δQ1/δQ2=C2/(C2+CS) ws/(w2+ws) ・・・第5式 δΦ1/δVg=C1/(C1+C2CS/C2+CS) (w2+wS)/(w1+w2+wS) ・・・第6式 (∵C1=εsi/w1,C2=εsi/w2,CS=εsi/wS ) となる。
ャンネルキャパシタンス(−δQ1/δΦ1 ),チャー
ジセンシティビィティ(−δQ1 /δQ2 ),ゲートセ
ンシティビィティ(δΦ1 /δVg)についてそれぞれ
計算すると、 −δQ1/δΦ1=(C1+C2CS/C2+CS) w1 -1+(w2 +ws)-1 ・・・第4式 −δQ1/δQ2=C2/(C2+CS) ws/(w2+ws) ・・・第5式 δΦ1/δVg=C1/(C1+C2CS/C2+CS) (w2+wS)/(w1+w2+wS) ・・・第6式 (∵C1=εsi/w1,C2=εsi/w2,CS=εsi/wS ) となる。
【0034】一方、図9,図11のCMD素子に対して
同様のパラメーターを与え、ゲート電極からホールの蓄
積される基板表面までの距離をw01,その表面チャンネ
ルから電子のチャンネルの深さまでの距離をw02,シリ
コン中の空乏層の距離をwSSとし、それに対応した容量
をそれぞれC01,C02,CSSとすると共に、ゲート電圧
をVg,ホール電荷をQ01としてその電位をΦ01,同じ
くエレクトロン電荷をQ02としてその電位をΦ02とす
る。すると、同様の連立方程式が得られ、 δQ01=C01(δVg−δΦ01)+C02(δΦ02−δΦ01) =C01δVg−(C01+C02)δΦ01+C02δΦ02 ・・・第7式 δQ02=C02(δΦ01−δΦ02)−CSSδΦ02 =C02δΦ01−(C02+CSS)δΦ02 ・・・第8式 これら,式より、 δQ02=−(C01C02/(C01+C02)+Css)δΦ02 +C02 2δVg/(C01+C02) −C02δΦ01/(C01+C02) ・・・第9式 この第9式より、同様に素子特性として重要な:チャン
ネルキャパシタンス;−δQ02/δΦ02,チャージセン
シティビィティ;−δQ02/δQ01,ゲートセンシティ
ビィティ;δΦ02/δVgについてそれぞれ計算する
と、 −δQ02/δΦ02=(C01C02/(C01+C02)+Css) (w01+w02)-1+wSS -1 ・・・第10式 −δQ02/δQ01=C02/(C01+C02) w01/(w01+wSS) ・・・第11式 δΦ02/δVg=C02 2/((C01+C02)Css+C01C02) (w01+wSS)/w02(w01+w02+wSS) ・・・第12 式 (∵C01=εsi/w01,C02=εsi/w02,CSS=εsi/wSS) となる。
同様のパラメーターを与え、ゲート電極からホールの蓄
積される基板表面までの距離をw01,その表面チャンネ
ルから電子のチャンネルの深さまでの距離をw02,シリ
コン中の空乏層の距離をwSSとし、それに対応した容量
をそれぞれC01,C02,CSSとすると共に、ゲート電圧
をVg,ホール電荷をQ01としてその電位をΦ01,同じ
くエレクトロン電荷をQ02としてその電位をΦ02とす
る。すると、同様の連立方程式が得られ、 δQ01=C01(δVg−δΦ01)+C02(δΦ02−δΦ01) =C01δVg−(C01+C02)δΦ01+C02δΦ02 ・・・第7式 δQ02=C02(δΦ01−δΦ02)−CSSδΦ02 =C02δΦ01−(C02+CSS)δΦ02 ・・・第8式 これら,式より、 δQ02=−(C01C02/(C01+C02)+Css)δΦ02 +C02 2δVg/(C01+C02) −C02δΦ01/(C01+C02) ・・・第9式 この第9式より、同様に素子特性として重要な:チャン
ネルキャパシタンス;−δQ02/δΦ02,チャージセン
シティビィティ;−δQ02/δQ01,ゲートセンシティ
ビィティ;δΦ02/δVgについてそれぞれ計算する
と、 −δQ02/δΦ02=(C01C02/(C01+C02)+Css) (w01+w02)-1+wSS -1 ・・・第10式 −δQ02/δQ01=C02/(C01+C02) w01/(w01+wSS) ・・・第11式 δΦ02/δVg=C02 2/((C01+C02)Css+C01C02) (w01+wSS)/w02(w01+w02+wSS) ・・・第12 式 (∵C01=εsi/w01,C02=εsi/w02,CSS=εsi/wSS) となる。
【0035】ここで、各素子を構成するパラメーターと
して、第4式〜第6式にw1 =0.1μm,w2 =1μ
m,ws =5μmの各数値を代入し、第10式〜第12
式にw01=0.1μm,w02=2μm,wSS=10μmの
各数値を代入して、チャンネルキャパシタンス(Cc
h),チャージセンシティビィティ(δQch/δQphoto)
及びゲートセンシティビィティ(δΦch/δVg)に各値
について比較してみる。尚、w1 ,w01の値は誘電率の
補正をした数値であり、本発明の固体撮像素子にかかる
w2 ,ws については、多少最適値より外れた数値を代
入している。その結果について表1に示す。
して、第4式〜第6式にw1 =0.1μm,w2 =1μ
m,ws =5μmの各数値を代入し、第10式〜第12
式にw01=0.1μm,w02=2μm,wSS=10μmの
各数値を代入して、チャンネルキャパシタンス(Cc
h),チャージセンシティビィティ(δQch/δQphoto)
及びゲートセンシティビィティ(δΦch/δVg)に各値
について比較してみる。尚、w1 ,w01の値は誘電率の
補正をした数値であり、本発明の固体撮像素子にかかる
w2 ,ws については、多少最適値より外れた数値を代
入している。その結果について表1に示す。
【0036】
【表1】
【0037】このような比較によって、本発明に係るF
WA型の固体撮像素子では、CMD型よりも飽和電流量
(Cch)や光感度(δQch/δQphoto )の点で16〜
17倍程度の特性向上が得られることになり、ゲートの
選択性(δΦch/δVg)も向上することが判る。また、
FWA型のパラメーターを最適化することによってさら
に特性が向上する。
WA型の固体撮像素子では、CMD型よりも飽和電流量
(Cch)や光感度(δQch/δQphoto )の点で16〜
17倍程度の特性向上が得られることになり、ゲートの
選択性(δΦch/δVg)も向上することが判る。また、
FWA型のパラメーターを最適化することによってさら
に特性が向上する。
【0038】また、図8に示したように、この固体撮像
素子では、ソース領域103やドレイン領域104の下
部にもp型のウェル領域102が拡がることになり、こ
のウェル領域102に光信号電荷が蓄積されるため、ソ
ース領域103やドレイン領域104の領域に光が入射
した場合でも、光感度が得られることになり、上述の特
性向上と合わせてさらに素子の感度が高くなる。
素子では、ソース領域103やドレイン領域104の下
部にもp型のウェル領域102が拡がることになり、こ
のウェル領域102に光信号電荷が蓄積されるため、ソ
ース領域103やドレイン領域104の領域に光が入射
した場合でも、光感度が得られることになり、上述の特
性向上と合わせてさらに素子の感度が高くなる。
【0039】以上のように、この実施の形態における固
体撮像素子では、第2導電型の半導体層の表面に形成さ
れた第2導電型のソース領域が第1導電型の島領域に囲
まれ、その島領域が同じく表面に形成された第2導電型
のドレイン領域まで延在される。ここで、第1導電型を
p型,第2導電型をn型とすると、そのポテンシャル分
布は、p型の島領域で極値を有するようになり、そのp
型の島領域にフォトホールが蓄積されることになる。そ
して、分光感度を有する領域は、n型の半導体層のポテ
ンシャルの極小値の深さまでとなり、感度が向上するこ
とになる。このフォトホールを捕獲できる深さは、島領
域,半導体層,半導体基板の深さ,濃度等によってフォ
トホールが蓄積される深さとは独立に設定でき、上記C
MD型に比較してその深さを浅くすることで、ショート
チャンネル効果の抑制や電流容量の増大が可能となる。
また、このように光感度を有する深さと、フォトホール
が蓄積される深さを独立して設定できるため、その比例
縮小が容易に行なえる。また、ゲート及びその近傍以外
の部分でもp型の島領域等が分光感度を有することにな
り、その開口率が大幅に向上する。また、p型の島領域
の深さによって、表面に近い位置にフォトホールを蓄積
させ、そのミラー電荷を表面側に十分集めることも容易
であり、非破壊な読み出しに有利となる。
体撮像素子では、第2導電型の半導体層の表面に形成さ
れた第2導電型のソース領域が第1導電型の島領域に囲
まれ、その島領域が同じく表面に形成された第2導電型
のドレイン領域まで延在される。ここで、第1導電型を
p型,第2導電型をn型とすると、そのポテンシャル分
布は、p型の島領域で極値を有するようになり、そのp
型の島領域にフォトホールが蓄積されることになる。そ
して、分光感度を有する領域は、n型の半導体層のポテ
ンシャルの極小値の深さまでとなり、感度が向上するこ
とになる。このフォトホールを捕獲できる深さは、島領
域,半導体層,半導体基板の深さ,濃度等によってフォ
トホールが蓄積される深さとは独立に設定でき、上記C
MD型に比較してその深さを浅くすることで、ショート
チャンネル効果の抑制や電流容量の増大が可能となる。
また、このように光感度を有する深さと、フォトホール
が蓄積される深さを独立して設定できるため、その比例
縮小が容易に行なえる。また、ゲート及びその近傍以外
の部分でもp型の島領域等が分光感度を有することにな
り、その開口率が大幅に向上する。また、p型の島領域
の深さによって、表面に近い位置にフォトホールを蓄積
させ、そのミラー電荷を表面側に十分集めることも容易
であり、非破壊な読み出しに有利となる。
【0040】
【発明の効果】本発明の固体撮像素子では、上述のよう
に、半導体基板上に形成されたソース領域及びドレイン
領域と、これらソース領域及びドレイン領域の間に設け
られたゲート領域と、該ゲート領域上に絶縁層を介して
設けられたゲート電極からなり、上記ゲート電極下に光
電変換により生じた信号電荷を蓄積するとともに、上記
ゲート領域の表面に上記ゲート電極下に蓄積された上記
信号電荷の量に応じた表面チャンネルが形成されるよう
になされているため、ショートチャンネル効果の抑制や
電流容量の増大が可能となる。また、非破壊な読み出し
にも有利となる。
に、半導体基板上に形成されたソース領域及びドレイン
領域と、これらソース領域及びドレイン領域の間に設け
られたゲート領域と、該ゲート領域上に絶縁層を介して
設けられたゲート電極からなり、上記ゲート電極下に光
電変換により生じた信号電荷を蓄積するとともに、上記
ゲート領域の表面に上記ゲート電極下に蓄積された上記
信号電荷の量に応じた表面チャンネルが形成されるよう
になされているため、ショートチャンネル効果の抑制や
電流容量の増大が可能となる。また、非破壊な読み出し
にも有利となる。
【図1】本発明の固体撮像素子の一例の要部断面図であ
る。
る。
【図2】図1のII−II線断面に沿ったポテンシャル分布
図である。
図である。
【図3】図1のIII−III線断面に沿ったポテンシャル分
布図である。
布図である。
【図4】上記固体撮像素子の平面レイアウトの一例を示
す平面図である。
す平面図である。
【図5】上記固体撮像素子のリセット手段の各例を示す
断面図である。
断面図である。
【図6】リセット手段におけるポテンシャルを説明する
ための説明図である。
ための説明図である。
【図7】上記固体撮像素子にかかる回路構成例を示す回
路図である。
路図である。
【図8】上記固体撮像素子のモデルの構造を示す断面図
である。
である。
【図9】従来の固体撮像素子のモデルの構造を示す断面
図である。
図である。
【図10】図8に示した固体撮像素子のゲート直下のポ
テンシャル分布図である。
テンシャル分布図である。
【図11】図9に示した固体撮像素子のゲート直下のポ
テンシャル分布図である。
テンシャル分布図である。
1 p型のシリコン基板 2 n型のウェル領域 3 p型のウェル領域 4 ソース領域 5 ドレイン領域 6 絶縁膜 7 ゲート電極
Claims (1)
- 【請求項1】 半導体基板上に形成されたソース領域及
びドレイン領域と、これらソース領域及びドレイン領域
の間に設けられたゲート領域と、該ゲート領域上に絶縁
層を介して設けられたゲート電極からなり、上記ゲート
電極下に光電変換により生じた信号電荷を蓄積するとと
もに、上記ゲート領域の表面に上記ゲート電極下に蓄積
された上記信号電荷の量に応じた表面チャンネルが形成
されるようになされた素子よりなる画素をマトリクス状
に配列したことを特徴とする固体撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7335481A JP2827993B2 (ja) | 1995-12-22 | 1995-12-22 | 固体撮像素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7335481A JP2827993B2 (ja) | 1995-12-22 | 1995-12-22 | 固体撮像素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63334297A Division JP2692218B2 (ja) | 1988-12-29 | 1988-12-29 | 固体撮像素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08236741A true JPH08236741A (ja) | 1996-09-13 |
JP2827993B2 JP2827993B2 (ja) | 1998-11-25 |
Family
ID=18289059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7335481A Expired - Lifetime JP2827993B2 (ja) | 1995-12-22 | 1995-12-22 | 固体撮像素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2827993B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0978878A2 (en) * | 1998-07-01 | 2000-02-09 | InnoVision, Inc. | Solid-state imaging device and method of detecting optical signals using the same |
EP1128437A2 (en) * | 2000-02-22 | 2001-08-29 | Innotech Corporation | Method of storing optically generated charges in a solid state imaging device |
KR100377598B1 (ko) * | 2000-01-07 | 2003-03-29 | 이노텍 가부시기가이샤 | 고체 촬상 장치 및 그 구동 방법 |
EP1801878A2 (en) * | 2001-11-13 | 2007-06-27 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62256471A (ja) * | 1986-04-29 | 1987-11-09 | Olympus Optical Co Ltd | 半導体撮像装置およびその製造方法 |
-
1995
- 1995-12-22 JP JP7335481A patent/JP2827993B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62256471A (ja) * | 1986-04-29 | 1987-11-09 | Olympus Optical Co Ltd | 半導体撮像装置およびその製造方法 |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6512547B1 (en) | 1998-01-07 | 2003-01-28 | Innovision, Inc. | Solid-state imaging device and method of detecting optical signals using the same |
EP0978878A3 (en) * | 1998-07-01 | 2000-05-24 | InnoVision, Inc. | Solid-state imaging device and method of detecting optical signals using the same |
EP0978878A2 (en) * | 1998-07-01 | 2000-02-09 | InnoVision, Inc. | Solid-state imaging device and method of detecting optical signals using the same |
KR100377598B1 (ko) * | 2000-01-07 | 2003-03-29 | 이노텍 가부시기가이샤 | 고체 촬상 장치 및 그 구동 방법 |
US6950134B2 (en) | 2000-02-22 | 2005-09-27 | Innotech Corporation | Method of preventing transfer and storage of non-optically generated charges in solid state imaging device |
EP1128437A3 (en) * | 2000-02-22 | 2002-11-27 | Innotech Corporation | Method of storing optically generated charges in a solid state imaging device |
EP1128437A2 (en) * | 2000-02-22 | 2001-08-29 | Innotech Corporation | Method of storing optically generated charges in a solid state imaging device |
EP1801878A2 (en) * | 2001-11-13 | 2007-06-27 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
EP1801878A3 (en) * | 2001-11-13 | 2007-07-04 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
EP1806785A2 (en) * | 2001-11-13 | 2007-07-11 | Kabushiki Kaisha Toshiba | Solid image sensor using junction gate type field-effect transistor as pixel |
EP1806785A3 (en) * | 2001-11-13 | 2007-07-25 | Kabushiki Kaisha Toshiba | Solid image sensor using junction gate type field-effect transistor as pixel |
US7508017B2 (en) | 2001-11-13 | 2009-03-24 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
US7679667B2 (en) | 2001-11-13 | 2010-03-16 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
Also Published As
Publication number | Publication date |
---|---|
JP2827993B2 (ja) | 1998-11-25 |
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