JPH10256519A

JPH10256519A - 増幅型固体撮像装置

Info

Publication number: JPH10256519A
Application number: JP9052151A
Authority: JP
Inventors: Hiroaki Kudo; 裕章工藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-06
Filing date: 1997-03-06
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】この発明の課題は、画素密度を高め、画素サイ
ズを小さくしても、リセット時に信号電荷を排出するこ
とを可能にする。【解決手段】各ｐ型電界吸収層１１を各ＭＯＳ型トラン
ジスタ２５のドレイン２８に隣接して配置している。光
ｈνが第１ゲート電極２９を貫いて入射すると、光電変
換によって電子−正孔対が発生し、電子がドレイン２８
へと流出する。正孔は、ｎ型半導体ウェル層３３の中程
に形成されるバリア、及び第１ゲート電極２９下方のバ
リアによって閉じこめられ、ｎ型半導体ウェル層３３の
半導体／絶縁膜界面に蓄積して信号電荷となる。この信
号電荷の量に応じてｎ型半導体ウェル層３３のポテンシ
ャルが変化する。このポテンシャルの変化をソース２７
の電位変化として読み出す。リセット時には、第２ゲー
ト電極２６下方のポテンシャルバリアを引き下げて、信
号電荷を点線で示す経路を通じてｐ型半導体基板３１に
排出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の増幅型光
電変換素子を各画素として用いた増幅型固体撮像装置に
関し、より詳しくは、画素密度の向上、及び装置の小型
化を図ることが可能な増幅型固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置としては、電荷結合素子
（ＣＣＤ）型のものが主流であり、様々な分野に広く利
用されている。このＣＣＤ型撮像装置では、画素となる
ホトダイオードやＭＯＳダイオードによって光を光電変
換し、ここに蓄積された信号電荷をＣＣＤ転送チャネル
を介して高感度の電荷検出部へ導き、ここで電圧信号に
変換する。このため、Ｓ／Ｎが高く、出力電圧も大きい
と言う利点がある。

【０００３】一方、最近では、画素密度の向上、及び装
置の小型化が強く要請されており、この様な要請に応え
るためには、画素のサイズを小さくする必要がある。

【０００４】しかしながら、画素のサイズを小さくする
と、ＣＣＤによって画素から転送される電荷の量が少な
くなるため、ダイナミックレンジの低下が大きな問題と
なる。また、ＣＣＤでは、固体撮像装置全体を位相が異
なる複数のクロック信号で駆動するため、画素数が多く
なる程、消費電力が急激に大きくなってしまう。

【０００５】これらの問題に対処するために、画素で発
生した信号電荷そのものを読み出さず、画素内で信号電
荷を増幅した後に、画素の信号電圧を走査回路によって
読み出すと言う増幅型固体撮像装置が提案されている。
この様に画素内で信号電荷を増幅する場合、読み出しに
伴うノイズの影響を無視することができ、Ｓ／Ｎの点
で、非増幅型のものよりも有利である。また、画素から
の読み出しに伴う信号電荷量に制限はなく、ダイナミッ
クレンジの点で、ＣＣＤよりも有利である。更に、この
増幅型固体撮像装置を作動させるには、各画素に沿って
配置された水平方向及び垂直方向の各信号線を駆動する
だけで良く、それらの駆動電圧も低いため、その消費電
力がＣＣＤよりも少ない。

【０００６】この様な増幅型固体撮像装置は、信号電荷
の増幅をトランジスタによって行うものが一般的であ
り、トランジスタの種類によりＳＩＴ型、バイポーラ
型、ＦＥＴ型（ＭＯＳ型トランジスタ又は接合型トラン
ジスタ）等に分けられる。また、各画素の走査回路につ
いては、ＳＩＴ型及びバイポーラ型の場合は、半導体基
板の深さ方向にトランジスタ構造を形成し、またＭＯＳ
型トランジスタの場合は、表面方向にトランジスタ構造
を形成するので、ＭＯＳ型トランジスタの方が簡単な構
造であって、その製造が容易である。あるいは、ＭＯＳ
型トランジスタの場合は、装置全体をモノリシックに作
製できるため、装置全体の構成上有利である。更に、Ｍ
ＯＳ型トランジスタを適用した構造のうち、各画素毎に
単一のトランジスタを含むものが画素密度を高める上で
有利である。

【０００７】各画素毎に単一のＭＯＳ型トランジスタを
含む増幅型固体撮像装置としては、ＴＧＭＩＳ（Twin G
ate MOS Image sensor）型と称するものがあり、その一
例として、本願発明の出願人によって既に提案されてい
る特開平８−７８６５３号公報に記載のものがある。

【０００８】図９（ａ）は、このＴＧＭＩＳ型の増幅型
固体撮像装置の画素を示す平面図であり、また図９
（ｂ）は、図９（ａ）のＡ−Ａ’に沿って破断した断面
図である。

【０００９】図９（ａ）から明らかな様に、各画素２１
は、マトリクス状に配列されており、各画素２１の各列
に沿って各信号線２２を設け、これらの信号線２２を各
画素２１に接続すると共に、各画素２１の各行に沿って
各第１走査電極２３及び各第２走査電極２４を設け、各
第１走査電極２３及び各第２走査電極２４を各画素２１
に接続している。

【００１０】各画素２１は、ＭＯＳ型トランジスタ２５
及び第２ゲート電極２６からなる。ＭＯＳ型トランジス
タ２５は、ソース２７、ドレイン２８及び第１ゲート電
極２９を有している。各信号電極２２を各ＭＯＳ型トラ
ンジスタ２５のソース２７に共通接続し、各第１走査電
極２３を各ＭＯＳ型トランジスタ２５の第１ゲート電極
２９に共通接続し、各第２走査電極２４を各第２ゲート
電極２６に共通接続している。

【００１１】図９（ｂ）に示す様に、ｐ型半導体基板３
１の表面側にｎ型半導体ウェル層３３を形成し、この半
導体基板３１上に、絶縁膜３２を介在させて第１ゲート
電極２９及び第２ゲート電極２６を形成し、第１ゲート
電極２９をゲートとするＭＯＳ型トランジスタ２５のソ
ース２７及びドレイン２８（ｎ⁺拡散層）を形成する。

【００１２】ここで、光ｈνが第１ゲート電極２９を貫
いて入射すると、光電変換によって電子−正孔対が発生
し、電子がドレイン２８へと流出する。また、正孔は、
ｎ型半導体ウェル層３３の中程に形成されるバリア、及
び第２ゲート電極２６下方のバリアによって閉じこめら
れ、ｎ型半導体ウェル層３３の半導体／絶縁膜界面に蓄
積して信号電荷となる。この信号電荷の量に応じてｎ型
半導体ウェル層３３のポテンシャルが変化する。このポ
テンシャルの変化をソース２７の電位変化として読み出
し、この電位変化を出力信号として取り出す。リセット
時には、第２ゲート電極２６下方のポテンシャルバリア
を引き下げて、信号電荷を矢印で示す経路を通じてｐ型
半導体基板３１に排出する。

【００１３】図１０（ａ），（ｂ）及び（ｃ）は、図９
（ｂ）のＢ−Ｂ’及びＣ−Ｃ’に沿って破断した各断面
の深さ方向のポテンシャル分布を示しており、各実線４
１〜４６及び点線４７は、Ａ−Ａ’に沿うポテンシャル
分布を示し、また各実線５１〜５３は、Ｂ−Ｂ’に沿う
ポテンシャル分布を示す。

【００１４】信号電荷の蓄積のときには、図１０（ａ）
に示す様に、第１ゲート電極２９に低めの電圧Ｖ_GA(L)
を印加し、第２ゲート電極２６に中位の電圧Ｖ_GB(M)を
印加する。このとき、第２ゲート電極２６の下方には、
正孔に対しての一定値以上のポテンシャルバリアΔφＢ
が形成され、ｐ型半導体基板３１からｎ型半導体ウェル
層３３表面への正孔の流入が防止される（半導体基板３
１をシリコンとする場合は、ΔφＢが０.５Ｖ程度であ
り、以下の説明をシリコンに限定する）。

【００１５】光電変換に伴い、ｎ型半導体ウェル層３３
表面に正孔が信号電荷として蓄積すると、ｎ型半導体ウ
ェル層３３のポテンシャル分布が実線４１から４２へと
引き上げられる。このとき、ｎ型半導体ウェル層３３の
表面ポテンシャルと第２ゲート電極２６下方の表面ポテ
ンシャル間の差ΔφＡＢが大きければ（＞０.５Ｖ）、
信号電荷がｎ型半導体ウェル層３３表面に蓄積するもの
の、この信号電荷が増大すると、ｎ型半導体ウェル層３
３のポテンシャル分布がより引き上げられ、点線４７に
示す蓄積限界状態となる。この蓄積限界状態に至ってか
ら、信号電荷が増大すると、ΔφＡＢが０.５Ｖ以下と
なり、過剰な信号電荷は、第２ゲート電極２６のポテン
シャルバリアΔφＢを越えて、半導体基板３１に排出さ
れる。こうして過剰な信号電荷をオーバーフローさせる
ことにより、ブルーミングを抑止することができる。な
お、実線４２に示す状態のときのｎ型半導体ウェル層３
３のポテンシャルの深さをΔφＡ（Sto）とする。

【００１６】次に、信号電荷の読み出しのときには、図
１０（ｂ）に示す様に、第１ゲート電極２９に高めの電
圧Ｖ_GA(H)を印加し、ｎ型半導体ウェル層３３のポテン
シャル分布を更に引き上げる。このとき、信号電荷がゼ
ロであれば（図１０（ａ）の実線４１の状態）、第１ゲ
ート電極２９に電圧Ｖ_GA(H)を印加したことによって、
ｎ型半導体ウェル層３３のポテンシャル分布が実線４３
となり、また信号電荷が蓄積されていれば（図１０
（ａ）の実線４２の状態）、第１ゲート電極２９に電圧
Ｖ_GA(H)を印加したことによって、ｎ型半導体ウェル層
３３のポテンシャル分布が実線４４となる。ただし、実
線４４に示す状態のときのｎ型半導体ウェル層３３のポ
テンシャルの深さをΔφＡ（Det）とすると、電圧Ｖ
_GA(H)は、ΔφＡ（Det）＞ΔφＡ（Sto）となる様に設
定される。

【００１７】一方、第２ゲート電極２６に高めの電圧Ｖ
_GB(H)を印加すると、この第２ゲート電極２６下方のポ
テンシャル分布が実線５２に示す状態となり、この第２
ゲート電極２６下方には、ｎ型半導体ウェル層３３の表
面ポテンシャルと第２ゲート電極２６下方の表面ポテン
シャル間の差ΔφＡＢ（＞０.５Ｖ）のポテンシャルバ
リアが形成され、ｎ型半導体ウェル層３３表面からｐ型
半導体基板３１への信号電荷の排出が防止される。

【００１８】ここで、図９（ａ）の各画素２１のうちの
いずれかを選択し、この選択した画素２１の第１ゲート
電極２９に、先に述べた様なΔφＡ（Det）＞ΔφＡ（S
to)となる電圧Ｖ_GA(H)を印加すると、この画素２１から
信号電荷を読み出すことができる。

【００１９】すなわち、１本の信号電極２２が１列の各
画素２１のソース２７に共通接続されていても、各第１
走査電極２３のうちのいずれかを選択し、この選択した
第１走査電極２３を通じて１列の各画素２１のうちの１
つの画素２１に電圧Ｖ_GA(H)を印加し、他の各画素２１
に電圧Ｖ_GA(L)を印加すれば、ΔφＡ（Det）＞ΔφＡ
（Sto)の関係が成立する限り、信号電極２２には、電圧
Ｖ_GA(H)を印加した１つの画素２１のソース２７の電位
が現れるので、この信号電極２２を通じて画素２１の信
号電荷を読み出すことができる。

【００２０】なお、各信号電極２２を順次選択していけ
ば、１列の各画素２１の信号電荷を順次読み出すことが
でき、更に各走査電極２３を順次選択していけば、全て
の各画素２１の信号電荷を順次読み出すことができる。

【００２１】信号電荷を排出するときには、図１０
（ｃ）に示す様に、第１ゲート電極２９に高めの電圧、
例えば読み出し時と同じ電圧Ｖ_GA(H)を印加し、第２ゲ
ート電極２６に中位の電圧、例えば信号蓄積時と同じ電
圧Ｖ_GB(M)を印加する。このとき、第２ゲート電極２６
下方の表面ポテンシャルは、信号電荷の蓄積がゼロの状
態（実線４５に示す）におけるｎ型半導体ウェル層３３
の表面ポテンシャルよりも十分に低く、その差が−Δφ
ＡＢとなる。このため、ｎ型半導体ウェル層３３表面の
信号電荷（正孔）の全てが第２ゲート電極２９下方を通
り、ｐ型半導体基板３１へと排出される。すなわち、リ
セット動作が遂行されて、画素２１の信号電荷に対応す
る画像情報がクリアされ、次の画像情報の蓄積動作に移
ることが可能となる。なお、このリセットを光り積分期
間の中程で行えば、それまでの画像情報がクリアされる
ため、このリセット以降の画像情報を蓄積すると言うい
わゆるシャッタ動作を行うことができる。

【００２２】

【発明が解決しようとする課題】しかしながら、上記従
来のＴＧＭＩＳ型の増幅型固体撮像装置においては、画
素密度を高くしたり、画素サイズを小さくすると、リセ
ット動作時に、信号電荷の排出を行えないと言う問題点
があった。この点を図１１を参照して次に述べる。

【００２３】この図１１は、図９（ｂ）のＢ−Ｂ’及び
Ｃ−Ｃ’に沿って破断した各断面の深さ方向のポテンシ
ャル分布を示しており、各実線６１，６２は、Ａ−Ａ’
に沿うポテンシャル分布を示し、また各実線６３は、Ｂ
−Ｂ’に沿うポテンシャル分布を示す。

【００２４】まず、図９（ａ），（ｂ）から明らかな様
に、画素密度を高め、画素サイズを小さくすると、これ
に伴って各画素２１の占有面積が小さくなり、各画素２
１の間隔が狭まる。このため、第２ゲート電極２６の幅
が狭くなり、また相互に隣合う各画素２１のソース２７
とドレイン２８の間隔ｄが狭まる。この間隔ｄが狭まる
と、これらのソース２７とドレイン２８間の電位に応じ
て、第２ゲート電極２６下方に、図１１に示す様な３次
元的なポテンシャルの尾根６３ａが形成される。このポ
テンシャルの尾根６３ａは、リセット時の信号電荷の排
出経路に在るため、第２ゲート電極２６下方の表面ポテ
ンシャルをｎ型半導体ウェル層３３の表面ポテンシャル
よりも十分に低くして、信号電荷の排出経路を形成して
も、信号電荷が半導体基板３へと排出されなくなる。

【００２５】具体的には、ソース２７とドレイン２８間
の電位を５Ｖに設定した場合、第２ゲート電極２６下方
のポテンシャルの尾根を小さくするには、第２ゲート電
極２６の幅を３.５μｍ以上に設定する必要がある。こ
れに対して、画素密度を高め、画素サイズを小さくし
て、第２ゲート電極２６の幅を１.５μｍに設定する
と、第２ゲート電極２６下方のポテンシャルの尾根が極
めて大きくなり、リセット時に信号電荷が半導体基板３
１へと排出されなくなる。

【００２６】図１２は、図９（ｂ）の一部分を拡大して
模式的に示している。この図１２の構造において、各部
分の不純物濃度、サイズ、電圧を下記の様に設定し、こ
の設定条件を基に、シミュレーションによって、図１２
のＡ−Ａ’及びＢ−Ｂ’に沿って破断した各断面の深さ
方向のポテンシャル分布を求めると、図１３のグラフに
示す様な結果を得た。ｐ型半導体基板３１の基板濃度：１.０×１０¹⁵cm^-3 ソース２７とドレイン２８のＮ層濃度：３.０×１０¹⁵cm^-3 第１ゲート電極２９の幅：１.０μｍ第２ゲート電極２６の幅：１.５μｍドレイン２８の電圧：５.０Ｖ第１ゲート電極２９の電圧：０.０Ｖ第２ゲート電極２６の電圧：０.０Ｖ図１３のグラフから明らかな様に、第２ゲート電極２６
下方には、ポテンシャルの尾根が形成されており、この
尾根によってリセット時の信号電荷の排出不良が招かれ
ることが判る。

【００２７】そこで、この発明の課題は、この様な従来
技術の課題を解決するものであって、第２ゲート電極の
低電圧駆動により信号電荷を排出すると言う利点を残し
たまま、画素密度を高め、画素サイズを小さくしても、
リセット時に信号電荷を排出することが可能な増幅型固
体撮像装置を提供することにある。

【００２８】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、半導体基板上に、ＭＯＳ型トランジス
タ及び第２ゲート電極からなる複数の増幅型光電変換素
子を各画素として配列並びに形成し、ＭＯＳ型トランジ
スタの第１ゲート電極で光電変換を行って、この第１ゲ
ート電極に信号電荷を蓄積し、このＭＯＳ型トランジス
タのドレインに電圧を印加して、第１ゲート電極の信号
電荷に応じた該ＭＯＳ型トランジスタのポテンシャル変
化をソースから取り出し、このＭＯＳ型トランジスタに
隣接する第２ゲート電極の電圧を制御することによっ
て、第１ゲート電極の信号電荷を半導体基板へと排出す
る増幅型固体撮像装置において、ＭＯＳ型トランジスタ
のドレインの近傍に配置され、このドレインと他のＭＯ
Ｓ型トランジスタ間に介在する電界吸収体を備えてい
る。

【００２９】この様な構成によれば、電界吸収体は、Ｍ
ＯＳ型トランジスタのドレインの近傍に配置され、この
ドレインと他のＭＯＳ型トランジスタ間に介在する。こ
の電界吸収体は、ＭＯＳ型トランジスタのドレインの印
加電圧によって発生する電界を吸収して、他のＭＯＳ型
トランジスタの第２ゲート電極下方のポテンシャルに対
する該電界の影響を緩和する役目を果たし、この第２ゲ
ート電極下方のポテンシャルの尾根を抑止し、リセット
時の信号電荷の排出不良を解消する。

【００３０】電界吸収体は、例えばＭＯＳ型トランジス
タのドレインとは逆の導電型の半導体である。

【００３１】また、ＭＯＳ型トランジスタのドレインの
少なくとも一部を覆う様に電界吸収体を設けても良い。
この場合、電界吸収体によってドレインの一部分を覆う
ので、この一部分の近傍でのみ、第２ゲート電極下方の
ポテンシャルの尾根を抑止することになるものの、信号
電荷の排出経路を第２ゲート電極下方の一部分でのみ確
保すれば、信号電荷を十分に排出することができる。

【００３２】また、この発明は、半導体基板上に、ＭＯ
Ｓ型トランジスタ及び第２ゲート電極からなる複数の増
幅型光電変換素子を各画素として配列並びに形成し、Ｍ
ＯＳ型トランジスタの第１ゲート電極で光電変換を行っ
て、この第１ゲート電極に信号電荷を蓄積し、このＭＯ
Ｓ型トランジスタのドレインに電圧を印加して、第１ゲ
ート電極の信号電荷に応じた該ＭＯＳ型トランジスタの
ポテンシャル変化をソースから取り出し、このＭＯＳ型
トランジスタに隣接する第２ゲート電極の電圧を制御す
ることによって、第１ゲート電極の信号電荷を半導体基
板へと排出する増幅型固体撮像装置において、半導体基
板に形成された半導体ウェルにＭＯＳ型トランジスタの
ソースを形成すると共に、このＭＯＳ型トランジスタの
ドレインを該半導体ウェルの外側に、かつ該半導体ウェ
ルに隣接して設け、第２ゲート電極を該ＭＯＳ型トラン
ジスタの半導体ウェルと他のＭＯＳ型トランジスタのド
レイン間に設けている。

【００３３】この様な構成によれば、ＭＯＳ型トランジ
スタのドレインを半導体ウェルの外側に、かつ該半導体
ウェルに隣接して設け、第２ゲート電極を該ＭＯＳ型ト
ランジスタの半導体ウェルと他のＭＯＳ型トランジスタ
のドレイン間に設けている。したがって、第２ゲート電
極は、他のＭＯＳ型トランジスタのドレインの厚みの分
だけ、この他のＭＯＳ型トランジスタの半導体ウェルか
ら離れる。これによって、第２ゲート電極下方のポテン
シャルに対する他のＭＯＳ型トランジスタのドレインの
印加電圧による影響を緩和し、この第２ゲート電極下方
のポテンシャルの尾根の発生を抑止し、リセット時の信
号電荷の排出不良を解消する。

【００３４】また、ＭＯＳ型トランジスタのドレインの
１部分のみを半導体ウェルの外側に、かつ該半導体ウェ
ルに隣接して設け、第２ゲート電極の１部分のみを他の
ＭＯＳ型トランジスタの半導体ウェルから離しても良
い。この場合、第２ゲート電極の１部分の下方でのみ、
ポテンシャルの尾根の発生を抑止することになるもの
の、信号電荷の排出経路を第２ゲート電極下方の一部分
でのみ確保すれば、信号電荷を十分に排出することがで
きる。

【００３５】

【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して詳細に説明する。図１（ａ）は、この発
明の増幅型固体撮像装置の第１実施形態を示す平面図で
あり、図１（ｂ）は、図１（ａ）のＡ−Ａ’に沿って破
断した断面図である。

【００３６】この第１実施形態の増幅型固体撮像装置で
は、各ｐ型電界吸収層１１を各ＭＯＳ型トランジスタ２
５のドレイン２８に隣接して配置し、これらのｐ型電界
吸収層１１を各ＭＯＳ型トランジスタ２５間に介在させ
ている。なお、図１において、図９の装置と同様の作用
を果たす部位には同じ符号を付す。また、この第１実施
形態の装置において、信号電荷の蓄積、読み出し、及び
排出過程は、図９の装置と同様である。

【００３７】この第１実施形態の装置を作製するには、
ｐ型半導体基板（基板濃度：１.０×１０¹⁵ｃｍ^-3）３
１上に、ｎ型半導体ウェル層（ウェル濃度：３.０×１
０¹⁵ｃｍ^-3）３３を形成し、またｐ型半導体基板３１上
に、酸化膜（厚み８０ｎｍ）を介して第２ゲート電極２
６（厚み４５０ｎｍのｎ⁺ＰｏｌｙＳｉ層）をｎ型半導
体ウェル層３３に隣接して形成し、ｎ型半導体ウェル層
３３上に、酸化膜（厚み８０ｎｍ）を介して第１ゲート
電極（厚み６０ｎｍのｎ⁺ＰｏｌｙＳｉ層）２９を形成
する。更に、ｎ型半導体ウェル層３３表面に蓄積され
た信号電荷（正孔）に対する第２ゲート電極２６下方の
ポテンシャルバリアを形成するのに必要な領域（ΔＬ＝
０.７μｍ）をｎ型半導体ウェル層３３とｐ型電界吸収
層１１間に確保しつつ、このｐ型電界吸収層（濃度：
１.０×１０¹⁵ｃｍ^-3、Ｘj＝１μｍ）１１を形成する。
そして、ＭＯＳ型トランジスタ２５のソース２７及びド
レイン２８用のｎ⁺拡散層を形成する。

【００３８】この様な構成において、ｐ型電界吸収層１
１は、ＭＯＳ型トランジスタ２５のドレイン２８の印加
電圧によって発生する電界を吸収して、右隣の他のＭＯ
Ｓ型トランジスタ２５の第２ゲート電極２６下方のポテ
ンシャルに対する該電界の影響を緩和する。これによっ
て、第２ゲート電極２６下方のポテンシャルの尾根が抑
止されて、信号電荷の排出経路が十分に確保され、信号
電荷を排出することが可能となる。

【００３９】なお、図１（ａ）から明らかな様に、上側
の画素では、ドレイン２８と第２ゲート電極２６の境界
部の全域に、ｐ型電界吸収層１１を設けているが、この
境界部の全域に必ずしも設ける必要はなく、下側の画素
の様に、この境界部の領域の少なくとも一部分にｐ型電
界吸収層１１を設けても良い。これは、第２ゲート電極
２６下方の一部分でのみポテンシャルの尾根を抑止し
て、信号電荷の排出経路を第２ゲート電極２６下方の一
部分でのみ確保すれば、信号電荷が十分に排出されるか
らである。

【００４０】図２は、図１（ｂ）の一部分を拡大して模
式的に示している。この図２の構造において、各部分の
不純物濃度、サイズ、電圧を下記の様に設定し、この設
定条件を基に、シミュレーションによって、図２のＡ−
Ａ’に沿って破断した断面の深さ方向のポテンシャル分
布を求めると、図３のグラフに示す様な結果を得た。ｐ型半導体基板３１の基板濃度：１.０×１０¹⁵cm^-3 ソース２７とドレイン２８のＮ層濃度：３.０×１０¹⁵cm^-3 第１ゲート電極２９の幅：１.０μｍ第２ゲート電極２６の幅：１.０μｍｐ型電界吸収層１１の濃度：１.０×１０¹⁶cm^-3 ｐ型電界吸収層１１の幅：０.３μｍｐ型電界吸収層１１の深さＸj ：０.５μｍドレイン２８の深さＸj ：０.３μｍドレイン２８の電圧：５.０Ｖ第１ゲート電極２９の電圧：０.０Ｖ第２ゲート電極２６の電圧：０.０Ｖ図３のグラフから明らかな様に、第２ゲート電極２６下
方にポテンシャルの尾根が形成されることはなく、リセ
ット時に信号電荷を排出することができる。

【００４１】この様なシミュレーションによれば、第２
ゲート電極２６の幅が１.０μｍのとき、ｐ型電界吸収
層１１の濃度が１.０×１０¹⁶cm^-3以上であれば、第２
ゲート電極２６下方にポテンシャルの尾根が消滅する。

【００４２】また、第２ゲート電極２６の幅が１.０μ
ｍのとき、ｐ型電界吸収層１１の濃度が１.０×１０¹⁶c
m^-3以上で、ｐ型電界吸収層１１とｎ型半導体ウェル層
３３間のスペースを０.５μｍ以下とすれば、第２ゲー
ト電極２６下方にポテンシャルの尾根が消滅する。

【００４３】したがって、この１実施形態の装置では、
３.５μｍを第２ゲート電極の最小幅とする従来装置と
比較すると、画素密度の向上と、画素サイズの縮小を図
ることができる。

【００４４】図４は、図１の第１実施形態の変形例を示
している。ここでは、ｐ型電界吸収層１１をＭＯＳ型ト
ランジスタ２５のドレイン２８からやや離して配置して
いるものの、このｐ型電界吸収層１１は、ＭＯＳ型トラ
ンジスタ２５のドレイン２８の印加電圧によって発生す
る電界中に在るので、この電界を十分に吸収して、この
電界の影響を緩和し、第２ゲート電極２６下方のポテン
シャルの尾根を抑止することができる。

【００４５】図５（ａ）は、この発明の増幅型固体撮像
装置の第２実施形態を示す平面図であり、図５（ｂ）
は、図５（ａ）のＡ−Ａ’に沿って破断した断面図であ
る。

【００４６】この第２実施形態の増幅型固体撮像装置で
は、ＭＯＳ型トランジスタ２５のドレイン２８をｎ型半
導体ウェル層３３の外側に、かつ該ｎ型半導体ウェル層
３３に隣接して設け、このＭＯＳ型トランジスタ２５の
第２ゲート電極２６を該ｎ型半導体ウェル層３３と左隣
の他のＭＯＳ型トランジスタ２５のドレイン２８間に設
け、これによって該第２ゲート電極２６と左隣の他のＭ
ＯＳ型トランジスタ２５のｎ型半導体ウェル層３３間を
大きく離間させている。

【００４７】なお、図５において、図９の装置と同様の
作用を果たす部位には同じ符号を付す。また、この第２
実施形態の装置において、信号電荷の蓄積、読み出し、
及び排出過程は、図９の装置と同様である。

【００４８】この第２実施形態の装置を作製するには、
ｐ型半導体基板（基板濃度：１.０×１０¹⁵ｃｍ^-3）３
１上に、ｎ型半導体ウェル層（ウェル濃度：３.０×１
０¹⁵ｃｍ^-3）３３を形成し、またｐ型半導体基板３１上
に、酸化膜（厚み８０ｎｍ）を介して第２ゲート電極２
６（厚み４５０ｎｍのｎ⁺ＰｏｌｙＳｉ層）をｎ型半導
体ウェル層３３に隣接して形成し、ｎ型半導体ウェル層
３３上に、酸化膜（厚み８０ｎｍ）を介して第１ゲート
電極（厚み６０ｎｍのｎ⁺ＰｏｌｙＳｉ層）２９を形成
する。そして、ＭＯＳ型トランジスタ２５のソース２７
及びドレイン２８用のｎ⁺拡散層を形成する。

【００４９】この様な構成においては、ＭＯＳ型トラン
ジスタ２５の第２ゲート電極２６と左隣の他のＭＯＳ型
トランジスタ２５のｎ型半導体ウェル層３３間を大きく
離間させているので、左隣の他のＭＯＳ型トランジスタ
のドレインの印加電圧によって発生する電界を緩和し、
この第２ゲート電極２６下方のポテンシャルの尾根の発
生を抑止して、リセット時の信号電荷の排出不良を解消
することができる。

【００５０】なお、ＭＯＳ型トランジスタ２５の第２ゲ
ート電極２６の左側全領域で、左隣のｎ型半導体ウェル
層３３を離間させる必要はなく、この領域の少なくとも
一部分で、これらの第２ゲート電極２６とｎ型半導体ウ
ェル層３３間を離間させれば、第２ゲート電極２６下方
の少なくとも一部分でポテンシャルの尾根が抑止され
て、信号電荷の排出経路が第２ゲート電極２６下方の一
部分で確保され、信号電荷を排出することができる。

【００５１】図６は、図５（ｂ）の一部分を拡大して模
式的に示している。この図６の構造において、各部分の
不純物濃度、サイズ、電圧を下記の様に設定し、この設
定条件を基に、シミュレーションによって、図６のＡ−
Ａ’に沿って破断した断面の深さ方向のポテンシャル分
布を求めると、図７のグラフに示す様な結果を得た。ｐ型半導体基板３１の基板濃度：１.０×１０¹⁵cm^-3 ソース２７とドレイン２８のＮ層濃度：３.０×１０¹⁵cm^-3 ソース２７とドレイン２８の深さＸj ：１.５μｍ第１ゲート電極２９の幅：１.０μｍ第２ゲート電極２６の幅：１.５μｍドレイン２８の幅：１.０μｍドレイン２８のＸj ：０.３μｍドレイン２８の電圧：５.０Ｖ第１ゲート電極２９の電圧：０.０Ｖ第２ゲート電極２６の電圧：０.０Ｖ図７のグラフから明らかな様に、第２ゲート電極２６下
方にポテンシャルの尾根が形成されることはなく、リセ
ット時に信号電荷を排出することができる。この第２実
施形態の装置では、第２ゲート電極２６の幅を１.５μ
ｍまで狭くしても、ポテンシャルの尾根が形成されない
ので、３.５μｍを第２ゲート電極２６の最小幅とする
従来装置と比較すると、画素密度の向上と、画素サイズ
の縮小を図ることができる。

【００５２】図８は、図５の第２実施形態の変形例を示
している。ここでは、ＭＯＳ型トランジスタ２５の第２
ゲート電極２６と左隣の他のＭＯＳ型トランジスタ２５
のｎ型半導体ウェル層３３間を大きく離間させるだけで
なく、ｐ型電界吸収層１１をドレイン２８に隣接して配
置している。

【００５３】すなわち、この変形例の装置は、第１及び
第２実施形態を組み合わせたものであり、これによって
ＭＯＳ型トランジスタ２５のドレイン２８の印加電圧に
よって発生する電界の影響を十分に緩和して、第２ゲー
ト電極２６下方のポテンシャルの尾根を確実に抑止して
いる。

【００５４】なお、この発明は、上記各実施形態や各変
形例に限定されるものでなく、半導体基板、各層、各電
極の材質、あるいはパターンや構造を適宜に変更するこ
とができる。

【００５５】

【発明の効果】以上説明した様に、この発明によれば、
電界吸収体をＭＯＳ型トランジスタのドレインの近傍
に、かつ該ドレインと他のＭＯＳ型トランジスタ間に介
在する様に配置している。この電界吸収体は、ＭＯＳ型
トランジスタのドレインの印加電圧によって発生する電
界を吸収して、他のＭＯＳ型トランジスタの第２ゲート
電極下方のポテンシャルに対する該電界の影響を緩和す
る役目を果たし、この第２ゲート電極下方のポテンシャ
ルの尾根を抑止し、リセット時の信号電荷の排出不良を
解消する。

【００５６】また、ＭＯＳ型トランジスタのドレインを
半導体ウェルの外側に、かつ該半導体ウェルに隣接して
設け、第２ゲート電極を該ＭＯＳ型トランジスタの半導
体ウェルと他のＭＯＳ型トランジスタのドレイン間に設
けており、第２ゲート電極を、他のＭＯＳ型トランジス
タのドレインの厚みの分だけ、この他のＭＯＳ型トラン
ジスタの半導体ウェルから離している。これによって、
第２ゲート電極下方のポテンシャルに対する他のＭＯＳ
型トランジスタのドレインの印加電圧による影響を緩和
し、この第２ゲート電極下方のポテンシャルの尾根の発
生を抑止し、リセット時の信号電荷の排出不良を解消す
る。

【００５７】この様に第２ゲート電極下方のポテンシャ
ルの尾根の発生を抑止し、リセット時の信号電荷の排出
不良を解消すれば、各画素を接近させることができ、こ
れによって画素密度の向上や、画素サイズの縮小を図る
ことができ、更には増幅型固体撮像装置の小型化を可能
にする。

【図面の簡単な説明】

【図１】（ａ）はこの発明の増幅型固体撮像装置の第１
実施形態を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ’
に沿って破断した断面図

【図２】図１（ｂ）の一部分を拡大して模式的に示す断
面図

【図３】図２のＡ−Ａ’ に沿って破断した断面の深さ
方向のポテンシャル分布を示すグラフ

【図４】図１の第１実施形態の変形例を示す断面図

【図５】（ａ）はこの発明の増幅型固体撮像装置の第２
実施形態を示す平面図、（ｂ）は（ａ）のＡ−Ａ’に沿
って破断した断面図

【図６】図５（ｂ）の一部分を拡大して模式的に示す断
面図

【図７】図６のＡ−Ａ’ に沿って破断した断面の深さ
方向のポテンシャル分布を示すグラフ

【図８】図５の第２実施形態の変形例を示す断面図

【図９】（ａ）はＴＧＭＩＳ型の増幅型固体撮像装置の
画素を示す平面図、（ｂ）は（ａ）のＡ−Ａ’に沿って
破断した断面図

【図１０】図１０は図９（ｂ）のＢ−Ｂ’及びＣ−Ｃ’
に沿って破断した各断面の深さ方向のポテンシャル分布
を示しており、（ａ）は信号電荷の蓄積時の該各断面の
深さ方向のポテンシャル分布を示すグラフ、（ｂ）は信
号電荷の読み出し時の該各断面の深さ方向のポテンシャ
ル分布を示すグラフ、（ｃ）は信号電荷の排出時の該各
断面の深さ方向のポテンシャル分布を示すグラフ

【図１１】図１１は図９（ｂ）のＢ−Ｂ’及びＣ−Ｃ’
に沿って破断した各断面の深さ方向のポテンシャル分布
を示すグラフ

【図１２】図９（ｂ）の一部分を拡大して模式的に示す
断面図

【図１３】図１２のＡ−Ａ’及びＢ−Ｂ’に沿って破断
した各断面の深さ方向のポテンシャル分布を示すグラフ

【符号の説明】

１１ｐ型電界吸収層２１画素２２信号線２３第１走査電極２４第２走査電極２５ＭＯＳ型トランジスタ２６第２ゲート電極２７ソース２８ドレイン２９第１ゲート電極３１ｐ型半導体基板３２絶縁膜３３ｎ型半導体ウェル層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、ＭＯＳ型トランジスタ
及び第２ゲート電極からなる複数の増幅型光電変換素子
を各画素として配列並びに形成し、ＭＯＳ型トランジス
タの第１ゲート電極で光電変換を行って、この第１ゲー
ト電極に信号電荷を蓄積し、このＭＯＳ型トランジスタ
のドレインに電圧を印加して、第１ゲート電極の信号電
荷に応じた該ＭＯＳ型トランジスタのポテンシャル変化
をソースから取り出し、このＭＯＳ型トランジスタに隣
接する第２ゲート電極の電圧を制御することによって、
第１ゲート電極の信号電荷を半導体基板へと排出する増
幅型固体撮像装置において、ＭＯＳ型トランジスタのドレインの近傍に配置され、こ
のドレインと他のＭＯＳ型トランジスタ間に介在する電
界吸収体を備える増幅型固体撮像装置。
【請求項２】電界吸収体は、ＭＯＳ型トランジスタの
ドレインとは逆の導電型の半導体である請求項１に記載
の増幅型固体撮像装置。
【請求項３】ＭＯＳ型トランジスタのドレインの少な
くとも一部を覆う様に電界吸収体を設けた請求項１に記
載の増幅型固体撮像装置。
【請求項４】半導体基板上に、ＭＯＳ型トランジスタ
及び第２ゲート電極からなる複数の増幅型光電変換素子
を各画素として配列並びに形成し、ＭＯＳ型トランジス
タの第１ゲート電極で光電変換を行って、この第１ゲー
ト電極に信号電荷を蓄積し、このＭＯＳ型トランジスタ
のドレインに電圧を印加して、第１ゲート電極の信号電
荷に応じた該ＭＯＳ型トランジスタのポテンシャル変化
をソースから取り出し、このＭＯＳ型トランジスタに隣
接する第２ゲート電極の電圧を制御することによって、
第１ゲート電極の信号電荷を半導体基板へと排出する増
幅型固体撮像装置において、半導体基板に形成された半導体ウェルにＭＯＳ型トラン
ジスタのソースを形成すると共に、このＭＯＳ型トラン
ジスタのドレインを該半導体ウェルの外側に、かつ該半
導体ウェルに隣接して設け、第２ゲート電極を該ＭＯＳ
型トランジスタの半導体ウェルと他のＭＯＳ型トランジ
スタのドレイン間に設けた増幅型固体撮像装置。
【請求項５】ＭＯＳ型トランジスタのドレインの少
なくとも１部分を半導体ウェルの外側に、かつ該半導体
ウェルに隣接して設けた請求項４に記載の増幅型固体撮
像装置。