JP3523057B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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Description
像装置に関するものである。
センサ)は、微細化が可能であり、また、単一電源で駆
動できる、撮像部や周辺回路を含め、全てをMOSプロ
セスで作製できて、1つの集積回路としてチップを構成
できるなどの利点から、近年、注目を集めている。
幅型MOSイメージセンサに関する数々の技術が提案さ
れており、かかる増幅型MOSセンサは、高画質の追求
に応えるための画素数の増加やイメージサイズの縮小に
よる画素サイズの縮小に適したものとして期待されてい
る。
CDイメージセンサに比べて低消費電力で、センサ部分
と同じCMOSプロセスを使う他の周辺回路との統合が
容易であることからも非常に期待されている。
Sイメージセンサの概略的なデバイス構造を示す。すな
わち、図は各画素を構成するセル部分を拡大した平面図
であり、図に示すように、各画素を構成するセルは、同
一半導体基板Sub上に、光電変換素子PDとトランジ
スタTr1,Tr2,〜とが並設された構成がとられて
いる。そして、光電変換素子PDによる光電変換により
発生した信号電荷で信号電荷蓄積部を構成するトランジ
スタTr1に電位を与え、その電位により画素内部の増
幅トランジスタTr2を変調することで画素内部に増幅
機能を持たせている。そして、増幅トランジスタTr2
で増幅した信号は水平アドレス線Lhを介して読み出さ
れ、その画素での画像信号となる。セルは複数個がマト
リックス状(行列2次元状)に整然と配列されて構成さ
れる。
ては、次のような問題があった。すなわち、この種の増
幅型MOSイメージセンサにおける1つの付加価値を増
す技術的トレンドは、画素数を増やすことによって高精
細画質を得るための高精細化であり、従って、画素の微
細化である。
の高精細化を実現するためには、光電変換素子であるホ
トダイオードの微細化、すなわち、画素を構成するホト
ダイオードを小さくするばかりでなく、その周辺の回路
を構成しているMOSトランジスタ自体も小さくしなけ
れば、増幅型MOSイメージセンサの高精細化は実現さ
れない。MOSトランジスタに関して述べると、サイズ
が小さくなっても、元のサイズのトランジスタと同様な
特性を得るためには、ドレイン領域の不純物分布を低濃
度化するLDD(lightly doped drain )構造がMOS
トランジスタに対して必要になることが、知られてい
る。
LDD構造を持たない従来のMOSトランジスタTrお
よびホトダイオードPDの構造を図10(a)に、ま
た、高精細化がある程度進んでLDD構造を取り入れた
従来のMOSトランジスタTrおよびホトダイオードP
Dの構造を図10(b)に示す。
ホトダイオードPDを構成するn+領域を形成し、ま
た、ホトダイオードPDのn+ 領域から少し離してn+
領域を形成してMOSトランジスタTrのドレインDと
し、ホトダイオードPDのn+層をソースSとし、絶縁
層を介してこれらの間にゲート電極Gを形成してとMO
SトランジスタTrを得る。ホトダイオードPDの発生
した電荷は、ゲート電極G下のチャネル領域を通ってド
レインS側に流れることになるが、画素を微細化するこ
とによりこの電荷はソースS‐ドレインD間の下部領域
すなわち、半導体基板Sub側により近い部分を通り抜
けてリークするようになるので、これを抑制するため
に、各n+ 領域の外側にn型不純物濃度の低いn- 領域
を形成する。これが図10(a)に示した構造である。
の増幅型MOSイメージセンサには、適用しても特性向
上やリーク抑制に対する効果がない。また、後者は、p
型半導体基板SubにホトダイオードPDを構成するn
+ 領域を形成し、また、ホトダイオードPDのn+ 領域
から少し離してn+ 領域を形成してMOSトランジスタ
TrのドレインDとし、ホトダイオードPDのn+ 層を
ソースSとし、絶縁層を介してこれらの間にゲート電極
Gを形成してとMOSトランジスタTrを得る。ホトダ
イオードPDの発生した電荷は、MOSトランジスタの
ゲート電極Gに電圧を加えることで、ゲート電極G下の
チャネル領域を通ってドレインS側に流れることになる
が、画素を微細化することによりこの電荷はゲート電極
Gによる制御とは無関係にソースS‐ドレインD間の下
部領域すなわち、半導体基板Sub側により近い部分を
通り抜けてリークするようになるので、これを抑制する
ために、チャネル領域における各n+ 領域の外側、ゲー
ト電極G下にn型不純物濃度の低いn- 領域を形成す
る。このn- 領域は最初に半導体基板Subに作り込ん
でおき、後からn型不純物を注入してn+ 領域を形成す
るため、マスクを用意するが、これがSiNによるゲー
ト電極G脇のウオールスペーサである。このスペーサ上
方からn型不純物をイオン注入することでn+領域を形
成し、結果としてn+領域の上部チャネル領域対向部分
に突き出すかたちでn- 領域が形成されることになる。
これが図10(b)に示したLDD構造である。
PDで発生した電荷は、ゲート電極Gに電圧を与えるこ
とによってホトダイオードPD側におけるn- 領域から
ゲート電極G下のチャネル領域を通り、ドレインD側の
n- 領域へ入り、更にドレインDのn+ 領域へと流れる
ことになり、ソースS‐ドレインD間でこれらを構成す
るn+ 領域下部を直接抜けて通るリーク現象が生じなく
なる。
の増幅型MOSイメージセンサに適用して、その特性向
上やリーク抑制に対する効果が期待できる。次に、従来
のLDD構造を作製するための工程を、図11に示す簡
単なプロセスフローを参照して説明する。図11(a)
に示すように、ゲート電極を形成した後、n- 層形成の
ためにのイオン打ち込みを行い、次に図11(b)に示
すように、例えば、200〜500[nm]程度のSi
Nの絶縁膜を堆積する。この堆積膜厚は、ゲート電極の
厚みに伴って変わり、一般的にはゲート電極の厚み以上
に設定される。
よってこの絶縁膜をエッチングすると、ゲート電極の側
面部のみに絶縁膜が残存する(図11(c))。このS
iNの絶縁膜がオフセット領域を形成するためのサイド
ウオールスペーサとなる。サイドウオールスペーサを形
成した後は、図11(d)に示すように、従来型構造の
MOSトランジスタ作成と同じようにイオン打ち込みに
よってn+ 層を形成する。LDD構造の場合には、n-
層形成にはリン(P)、n+ 層形成には、批素(As)
のイオン打ち込みが通常よく用いられるが、同種の元素
を用いても構わない。
ンジスタを形成するが、しかし、このような従来型LD
D構造を高精細化した増幅型MOSイメージセンサに採
用しようとしても、大きな問題に突き当たる。
上、どうしてもサイドウオールスペーサを形成すること
となり、このサイドウオールスペーサがSiNで構成さ
れることから、Si半導体基板との熱膨張率の違いによ
り、Si半導体基板に応力を与えてしまうことになる。
そして、MOSイメージセンサはセルが非常に微細なる
が故に、微細な素子に過大な応力がかかることから、随
所にクラック(割れ)が生じるなど画像センサにとって
致命的な白傷が多発してしまうという問題があった。
子が微細なだけに、ホトダイオードPDのリーク電流が
増加することが避けられず、これが為にダイナミックレ
ンジが低くなってしまう。
OS型固体撮像装置においては、ホトダイオードとMO
Sトランジスタをセル内に配置するが、微細化の影響な
く元の性能を発揮させるためには、MOSトランジスタ
はLDD構造を採用することが好ましい。しかし、隣接
配置する回路構成を採用するが、ホトダイオードのリー
クを抑えるために、LDD構造をサイドウオールスペー
サをSiN(窒化シリコン)で形成するため、半導体基
板Subの熱膨張率が大きく異なることから、微細化し
た場合に、材料の熱応力の発生により随所にクラック
(割れ)が生じるなど画像センサにとって致命的な白傷
が多発してしまうという問題があった。
できるようにして、MOSイメージセンサの一層の微細
化を促進することができる技術の開発が嘱望されてい
る。そこで、この発明の目的とするところは、LDD構
造を高精細のMOS型固体撮像装置に採用することがで
き、ダイナミックレンジの広い、かつ白傷の心配のない
高画質高精細なMOS型固体撮像装置を提供することに
ある。
め、本発明は次のように構成する。即ち本発明は、半導
体基板上にホトダイオードによる光電変換部と信号走査
回路を含む単位セルを行列二次元状に配置してなる撮像
領域と、この撮像領域の各セルからの信号を読み出す信
号線と、前記撮像領域と異なる領域に配置され、少なく
とも一部がMOSトランジスタから構成された周辺回路
とを形成した固体撮像装置において、前記撮像領域の単
位セルは、光電変換部を構成するホトダイオードとこれ
に隣接するMOSトランジスタを有すると共に、該MO
Sトランジスタはそのゲート電極に多結晶シリコンによ
るサイドウォールスペーサを用いて形成したLDD構造
を有することを特徴とする。
ードによる光電変換部と信号走査回路を含む単位セルを
行列二次元状に配置してなる撮像領域と、この撮像領域
の各セルからの信号を読み出す信号線と、前記撮像領域
と異なる領域に配置され、少なくとも一部がMOSトラ
ンジスタから構成された周辺回路とを形成した固体撮像
装置において、前記撮像領域の単位セルは、光電変換部
を構成するホトダイオードとこれに隣接するMOSトラ
ンジスタを有すると共に、該MOSトランジスタはその
ゲート電極に多結晶シリコンによるサイドウォールスペ
ーサを用いて形成したLDD構造を有し、かつ最終的に
前記サイドウォールスペーサが除去されてなり、前記周
辺回路のMOSトランジスタは、そのゲート電極に多結
晶シリコンによるサイドウォールスペーサを用いて形成
したLDD構造を有することを特徴とする。
ウオールスペーサをPoly‐Siにすることにより、サイ
ドウオールスペーサによる応力の発生が抑えられる。ま
た、トランジスタのゲート電極にサイドウオールスペー
サがない構造にした場合には、ホトダイオード部分で
の、サイドウオールスペーサによる応力が発生しないと
いうメリットがある。
プランテーションによりホトダイオード部分のシリコン
の転位発生の限界応力が下がっていることから、ホトダ
イオードでの微小欠陥の発生を解消することにつなが
る。この点では、良く知られている固体撮像装置である
CCDイメージングデバイスでは、ホトダイオード部は
厚い酸化膜の下に形成されているので、上記のような応
力の影響を受けることは無かった。
Sトランジスタがホトダイオードに隣接して存在し、ホ
トダイオード上の酸化膜の厚みがゲートの酸化膜程度で
あるために、増幅型MOSイメージセンサは、サイドウ
オールスペーサによる応力の影響を受け易い。
本発明は、増幅型MOSイメージセンサ特有のものと言
える。そして、上述したホトダイオードPD部分での微
小な欠陥の低減や撲減は、ホトダイオードPDのリーク
電流を低く抑圧することに効果があり、画像としては高
いダイナミックレンジの達成につながる。また、さらに
は、サイドウオールをなくす手段を用いることは、ゲー
トの寄生容量を下げることにつながることから、感度が
上昇するというメリットももたらす。
いて説明する。図1は、本発明の一例としての実施形態
に係る増幅型固体撮像装置(増幅型MOSイメージセン
サ)の単位セルの構成を示す図である。なお、図1にお
いては、3単位セルの構成を示しており、1画素1単位
セル構成のMOS型固体撮像装置である。尚、同図にお
いては、3つの単位セルのみを示しているが、本実施の
形態のMOS型固体撮像装置の単位セルは多数、例え
ば、何万、何十万というオーダのものを2次元状に整然
と配置させて構成しているものとする。
b、10cはそれぞれ単位セルである。図1に示すよう
に、例えば、単位セル10aは、光を電荷に変換するホ
トダイオード5、このホトダイオード5に蓄積された電
荷を図示しない検出部に読み出すための読み出しトラン
ジスタ8、信号電荷を読み出すラインを選択するアドレ
ス容量9、ホトダイオード5の検出信号を増幅して信号
線1に出力する増幅トランジスタ4、検出部に蓄積され
た電荷をリセットするリセットトランジスタ6からな
る。
OSトランジスタによって構成される。また、単位セル
10aについて説明したが、他の単位セル10b,10
c…についても同様な構成が採用されている。
ンジスタ4,6,8はLDD構造であり、ゲート電極に
はサイドウオールスペーサSwsが形成されているが、
ゲート電極のサイドウオールスペーサには材料としてPo
ly‐Si(多結晶シリコン)を用いるようにした。つま
り、従来のSiNによるサイドウオールスペーサに替え
て、Poly‐Siによるサイドウオールスペーサとした。
0c… を作り込んでいるSi半導体基板と熱膨張率が
ほぼ同じであり、MOSイメージセンサの製造プロセス
において熱を加えたり、冷却しても半導体基板にはサイ
ドウオールスペーサSwsによる応力がかからない。
オールスペーサSwsを形成したLDD構造のMOSト
ランジスタを作製するためのプロセスフローを図2を参
照して説明する。
板、例えば、Siによるp型半導体基板Sub上にゲー
ト電極Gを形成した後、ソースS、ドレインDとなる第
2導電性領域としてのn- 層形成のためのイオン打ち込
みを行い(図2の(a))、その後、半導体基板Sub
上に200〜500[nm]程度のPoly‐Si膜を堆積
する(図2の(b))。
よってこのPoly‐Si膜をエッチングすると、ゲー
ト電極Gの側面部のみにP0LY‐Si膜が残留する(図2
の(c))。この残留Poly‐Si膜がオフセット領域を
形成するためのサイドウオールスペーサSwsとなる。
サイドウオールスペーサSwsを形成した後は、従来型
構造MOSトランジスタと同じようにイオン打ち込みに
よってn+ 層を形成する(図2の(d))。
はリン、n+ 層形成には、批素のイオン打ち込みが通常
よく用いられるが、同種の元素を用いても構わない。上
述のプロセスにより、作製された本発明の増幅型MOS
イメージセンサのホトダイオード5と読み出しトランジ
スタ8を含む構造を図3,図4に示す。図3は、読み出
しトランジスタ(Tr)8の下にLDD構造が存在する
場合の例であり、図4は読み出しトランジスタ(Tr)
8の下にLDD構造が存在しない場合の例である。ホト
ダイオードの伸びたLDD構造は、ホトダイオードの駆
動電圧等に関連して適宜形成される。
ーサSwsが残らないMOSトランジスタを作製するた
めの簡単なプロセスフローを図5に示す。図5(a)に
示すように、ゲート電極Gを形成した後、n- 層形成の
ためにのイオン打ち込みを行い、その後、図5(b)に
示すように、半導体基板Sub上に200〜500[n
m]程度の膜厚のPoly‐Si膜を堆積する。
イオンエッチング(RIE)法による異方性エッチング
によってこのPoly‐Si膜をエッチングすると、ゲ
ート電極Gの側面部のみにPoly‐Si膜が残こる。そし
て、このP0LY‐Si膜がオフセット領域を形成するため
のサイドウオールスペーサSwsとなる。
後は、従来型構造MOSトランジスタと同じようにイオ
ン打ち込みによってn+層を形成する(図5(d))。こ
の後、CDE(ケミカル・ドライ・エッチング)法を用
いてサイドウオールスペースSwsのPoly‐Siを取り
除く(図5(e))。この図5(e)の工程があること
が、先の工程とは異なる。
はリン、n+ 層形成には、批素のイオン打ち込みが通常
よく用いられるが、同種の元素を用いても構わない。上
述のプロセスにより作製された本発明の増幅型MOSセ
ンサのホトダイオードと読み出しトランジスタを含む構
造を図6に示す。図6は、読み出しトランジスタの下に
LDD構造が存在するが、ホトダイオードPDのn+ 層
がゲート電極Gのチャネル領域側に伸びたLDD構造
は、ホトダイオードPDの駆動電圧等に関連して適宜に
形成される。また、単位セル内のnパターン上でも本発
明の効果を得る事が出来る。
明する。図1で示すように、1画素内ではリセットトラ
ンジスタ6aのゲート幅が小さい。この場合、リセットト
ランジスタ6におけるトランジスタ特性を他の単位セル
内のトランジスタと同じ特性にするにはリセットトラン
ジスタ6にのみ、LDDの構造が必要であり、このトラ
ンジスタ6のゲート電極Gに、サイドウオールスペーサ
Swsが必要になる。
程を次に示す。ゲート電極Gを形成した後、n- 層形成
のためにのイオン打ち込みを行い、その後、200〜5
00[nm]程度の膜厚保のSiN膜またはPoly‐Si
膜を堆積する。そして、図7の図において斜線で示した
領域にレジストを残し、他の部分をCDEを用いてPoly
‐Siを取り除く。
RIEによる異方性エッチングによってこの絶縁膜をエ
ッチングすると、リセットトランジスタ6aのゲート電
極の側面部のみにSiNまたはPoly‐Si膜が残存す
る。このSiNまたはPoly‐Si膜がオフセット領域を
形成するためのサイドウオールスペーサとなる。
従来型構造MOSトランジスタと同じようにイオン打ち
込みによってn+ 層を形成する。このLDD構造の場合
にも、n- 層形成にはリン、n+ 層形成には、批素のイ
オン打ち込みが通常よく用いられるが、同種の元素を用
いても構わない。
一部のみにサイドウオールがあるMOSトランジスタの
構成が可能になる。また、本実施例では、リッセットト
ランジスタに限定したが、セル内の他のトランジスタの
みにサイドウオールがあるMOS トランジスタの構成にお
いても本実施例の応用の範囲内で本発明の効果が得られ
る。
効果を得る事が出来る。図8に示したチップ81上のレ
イアウトを用いて実施例を説明する。図8において、8
2は多数の画素をマトリックス状に配置した画素部、8
3はこの画素部82を駆動する駆動部、84は駆動部8
3を制御し、また、画素部82から取り出された信号を
処理すると云ったことを行う信号処理部である。
部84を構成する回路としては、場合によっては信頼性
の高いMOSトランジスタを用いる必要がある。この場
合、駆動部83や信号処理部84を構成する回路に使用
するトランジスタは、リークを抑制できるLDDの構造
が必要であり、このトランジスタのゲート電極Gにサイ
ドウオールが必要になる。このようなセルを実現するた
めの工程を次に示す。
後、n- 層形成のためにイオン打ち込みを行い、その
後、ゲート電極Gを含む半導体基板上の領域に200〜
500[nm]程度のSiN膜またはPoly‐Si膜を堆
積する。そして、図7において、斜線で示した領域にレ
ジストを残したレジストパターンを形成して、これをマ
スクに他の部分を取り除くべく、CDEを用いてPoly‐
Siを取り除く。
RIEによる異方性エッチングによってこの絶縁膜(S
iN膜またはPoly‐Si膜)をエッチングすると、駆動
部や信号処理部を構成する回路のみにSiN膜またはPo
ly‐Si膜が残こる。
ット領域を形成するためのサイドウオールスペーサとな
る。サイドウオールスペーサを形成した後は、従来型構
造MOSトランジスタと同じようにイオン打ち込みによ
ってn+ 層を形成し、LDD構造を得る。
はリン、n+ 層形成には、批素のイオン打ち込みが通常
よく用いられるが、同種の元素を用いても構わない。以
上の工程から図8に示したようなチップの一部のみに、
サイドウオールがあるMOSトランジスタの構成が可能
になる。また、本実施例では、駆動部や信号処理部を構
成する回路に限定したが、チップ内の他のトランジスタ
のみにサイドウオールがあるMOSトランジスタの構成
においても本実施例の応用の範囲内で本発明の効果が得
られる。
D構造を得るに必要なサイドウオールスペーサを、従来
のSiNに替えて、Poly‐Si(多結晶シリコン)
にて形成するようにしたものである。そして、このPo
ly‐Siによるサイドウオールスペーサはその材料の
膨張係数が素子を作り込むSi半導体基板の膨張係数と
ほぼ同じであることから、Si半導体基板上に形成され
たMOSトランジスタのゲート電極脇のサイドウオール
スペーサは熱の変化に伴う膨張収縮が半導体基板と変わ
らないので、応力を及ぼすことがない。
ゲート電極に、LDD構造の形成後、不要となるサイド
ウオールスペーサを、除去工程により除去してサイドウ
オールスペーサがない構造にした。
無いことからホトダイオード部分での、サイドウオール
スペーサによる応力が発生しないというメリットがあ
る。すなわち、サイドウオールスペーサをPoly‐Siに
することにより、サイドウオールスペーサによる応力の
発生を抑える構造としたり、また、トランジスタのゲー
ト電極にサイドウオールスペーサがない構造にして、ホ
トダイオード部分での、サイドウオールスペーサによる
応力が発生しない構造とした本発明は、この応力の低減
や解消により、イオンインプランテーション実施時での
ホトダイオード部分のシリコンの転位発生の限界応力が
下がっていることから、ホトダイオードでの微小欠陥の
発生を解消する。
置であるCCDイメージングデバイスでは、ホトダイオ
ード部は厚い酸化膜の下に形成されているので、上記の
ような応力の影響を受けることは無かったが、しかし、
増幅型MOSイメージセンサの場合、MOSトランジス
タがホトダイオードに隣接して存在し、ホトダイオード
上の酸化膜の厚みがゲートの酸化膜程度である。それが
ために、増幅型MOSイメージセンサは、サイドウオー
ルスペーサによる応力の影響を受け易い。
本発明の手法は、増幅型MOSイメージセンサ特有のも
のと言える。そして、上述したホトダイオードPD部分
での微小な欠陥の低減や撲減は、ホトダイオードPDの
リーク電流を低く抑圧することに効果があり、画像とし
ては高いダイナミックレンジの達成につながる。また、
さらには、サイドウオールをなくす手段を用いること
は、ゲートの寄生容量を下げることにつながることか
ら、感度が上昇するというメリットももたらす。
精細のMOS型固体撮像装置に採用することができ、従
って、白傷の心配の無い、また、LDD構造が採用でき
るのでリークが抑制されて広いダイナミックレンジが確
保できる高画質高精細なMOS型固体撮像装置が得られ
るようになる。
ば、LDD構造を高精細のMOS型固体撮像装置に採用
することができ、従って、白傷の心配の無い、また、L
DD構造が利用できるのでリークの少ない従って、ダイ
ナミックレンジの広い、高画質高精細なMOS型固体撮
像装置を提供することができる。
イメージセンサにおける一具体例としての要部構造を示
す平面図。
イメージセンサにおける一具体例としてのLDD構造製
作プロセスフローを示す図。
イメージセンサにおける一具体例としてのホトダイオー
ドとこれに接続されるMOSトランジスタ部分の構造例
を示す断面図。
イメージセンサにおける一具体例としてのホトダイオー
ドとこれに接続されるMOSトランジスタ部分の構造例
を示す断面図。
イメージセンサにおける一具体例としてのLDD構造製
作プロセスフローを示す図。
イメージセンサにおける一具体例としてのホトダイオー
ドとこれに接続されるMOSトランジスタ部分の構造例
を示す断面図。
面図。
されるMOSトランジスタ部分の構造例を示す断面図。
示す図。
Claims (2)
- 【請求項1】半導体基板上にホトダイオードによる光電
変換部と信号走査回路を含む単位セルを行列二次元状に
配置してなる撮像領域と、この撮像領域の各セルからの
信号を読み出す信号線と、前記撮像領域と異なる領域に
配置され、少なくとも一部がMOSトランジスタから構
成された周辺回路とを形成した固体撮像装置において、 前記撮像領域の単位セルは、光電変換部を構成するホト
ダイオードとこれに隣接するMOSトランジスタを有す
ると共に、該MOSトランジスタはそのゲート電極に多
結晶シリコンによるサイドウォールスペーサを用いて形
成したLDD構造を有することを特徴とする固体撮像装
置。 - 【請求項2】半導体基板上にホトダイオードによる光電
変換部と信号走査回路を含む単位セルを行列二次元状に
配置してなる撮像領域と、この撮像領域の各セルからの
信号を読み出す信号線と、前記撮像領域と異なる領域に
配置され、少なくとも一部がMOSトランジスタから構
成された周辺回路とを形成した固体撮像装置において、 前記撮像領域の単位セルは、光電変換部を構成するホト
ダイオードとこれに隣接するMOSトランジスタを有す
ると共に、該MOSトランジスタはそのゲート電極に多
結晶シリコンによるサイドウォールスペーサを用いて形
成したLDD構造を有し、かつ最終的に前記サイドウォ
ールスペーサが除去されてなり、 前記 周辺回路のMOSトランジスタは、そのゲート電極
に多結晶シリコンによるサイドウォールスペーサを用い
て形成したLDD構造を有することを特徴とする固体撮
像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP08738498A JP3523057B2 (ja) | 1998-03-31 | 1998-03-31 | 固体撮像装置 |
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---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH11284167A JPH11284167A (ja) | 1999-10-15 |
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP5110820B2 (ja) | 2006-08-02 | 2012-12-26 | キヤノン株式会社 | 光電変換装置、光電変換装置の製造方法及び撮像システム |
JP4788742B2 (ja) | 2008-06-27 | 2011-10-05 | ソニー株式会社 | 固体撮像装置及び電子機器 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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