KR100908472B1 - 박막트랜지스터, 그의 제조방법, 그를 포함하는평판표시장치 및 그의 제조방법 - Google Patents

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Abstract

도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층의 채널 영역을 형성함에 있어, 상기 박막트랜지스터에 포함되는 배선인 게이트 라인을 도전층으로 이용하여 공정을 단순화시키면서 결정화도가 균일한 다결정 실리콘층으로 반도체층의 채널 영역을 형성할 수 있는 박막트랜지스터,그의 제조 방법, 그를 포함하는 평판표시장치 및 그의 제조방법에 관한 것이다.
본 발명은 일방향으로 위치하는 직선형의 게이트 라인; 상기 게이트 라인을 가로지르는 반도체층; 및 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터, 그의 제조방법, 그를 포함하는 평판표시장치 및 그의 제조방법을 제공한다.
게이트 라인, 평판표시장치

Description

박막트랜지스터, 그의 제조방법, 그를 포함하는 평판표시장치 및 그의 제조방법{Thin film transistor, fabricating method of the same, flat panel display device comprising the same, and fabricating method of the same}
본 발명은 박막트랜지스터, 그의 제조방법, 그를 포함하는 평판표시장치 및 그의 제조방법에 관한 것으로, 도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층의 채널 영역을 형성함에 있어, 상기 박막트랜지스터에 포함되는 배선인 게이트 라인을 도전층으로 이용하여 공정을 단순화시키면서 결정화도가 균일한 다결정 실리콘으로 반도체층의 채널 영역을 형성할 수 있는 박막트랜지스터, 그의 제조방법, 그를 포함하는 평판표시장치 및 그의 제조방법에 관한 것이다.
일반적으로 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다. 반면에, 다결정 실리콘(Poly-Si) 박막 소자는, 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던, 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드 라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서, 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는, 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 특징이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
본 발명의 발명자들은 한국특허출원 제2004-37952호에서 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법으로, 상기 비정질 실리콘층 상에 도전층을 형성하고, 상기 도전층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 비정질 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자결함치유를 이룰 수 있는 방법을 제시하였다. 그러나 상기 방법을 다결정 실리콘 박막 트랜지스터 제작의 실제 공정에 적용시킬 경우 별도의 도전층을 형성하여야 하는 문제점이 있다.
한편, 상기의 문제점을 해결하기 위하여 별도의 도전층을 형성하지 않고, 박막트랜지스터에 사용되는 배선을 주울 가열을 유도하기 위한 도전층으로 이용하는 경우 다음과 같은 문제점이 있다.
도 1은 평판표시장치에 이용되는 종래의 박막트랜지스터의 평면도이다.
도 1을 참조하면, 일방향으로 직선형의 게이트 라인(100)이 위치한다. 상기 게이트 라인(100)에 수직방향으로 연결되어 있는 게이트 전극(101)이 위치한다. 상기 게이트 라인(100)과는 중첩하지 않으면서, 상기 게이트 전극(101)을 가로지르는 반도체층(102)이 위치한다. 또한 상기 반도체층(102)의 소오스/드레인 영역에 연결되는 소오스/드레인 전극(103a, 103b)이 위치한다.
이와 같은 종래의 박막트랜지스터의 구조에서, 상기 게이트 라인(100)에 전계를 인가하여 주울 가열에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하고자 하는 경우, 상기 게이트 전극(101)으로는 충분한 고열이 전달되지 못하여, 상기 게이트 전극(101)을 가로지르는 영역에 위치하는 비정질 실리콘층은 결정화에 필요한 충분한 고열이 전달되지 못하는 문제점이 있다. 그 결과 상기 박막트랜지스터의 반도체층으로 이용하고자 하는 비정질 실리콘층이 다결정 실리콘층으로 결정화 되지 못하거나, 약간의 결정화가 진행된다고 하여도 결정화된 상기 다결정 실리콘층의 결정화도가 고르지 못하여 박막트랜지스터의 특성을 저해하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층의 채널 영역을 형성함에 있어, 상기 박막트랜지스터에 포함되는 배선인 게이트 라인을 도전층으로 이용하여 공정을 단순화시키면서 결정화도가 균일한 다결정 실리콘층으로 반도체층의 채널 영역을 형성할 수 있는 박막트랜지스터, 그의 제조방법, 그를 포함하는 평판표시장치 및 그의 제조방법을 제공하는데 목적이 있다.
본 발명은 일방향으로 위치하는 직선형의 게이트 라인; 상기 게이트 라인을 가로지르는 반도체층; 및 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판 상에 일방향으로 위치하는 직선형의 게이트 라인을 형성하고, 상기 기판 전면에 게이트 절연막 및 비정질 실리콘층을 차례로 형성하고, 상기 게이트 라인에 전계를 인가하여 상기 게이트 라인과 중첩하는 영역에 형성된 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 게이트 라인과 중첩하는 영역이 다결정 실리콘층으로 형성된 실리콘층을 패터닝하여 상기 게이트 라인을 가로지르는 반도체층을 형성하고, 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 일방향으로 일정의 간격을 두고 배치하는 직선형의 복수개의 게이트 라인 및 상기 게이트 라인과 절연되어 교차하는 방향으로 일정의 간격을 두고 배치하는 복수개의 데이터 라인; 및 상기 게이트 라인 및 상기 데이터 라인에 의해 정의되는 단위화소 영역에 위치하는 박막트랜지스터 및 캐패시터를 포함하고, 상기 박막트랜지스터는 상기 게이트 라인, 상기 게이트 라인을 가로지르는 반도체층 및 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.
또한 본 발명은 기판 상에 일방향으로 위치하는 직선형의 게이트 라인 및 캐패시터의 하부전극을 형성하고, 상기 기판 전면에 게이트 절연막 및 비정질 실리콘층을 차례로 형성하고, 상기 게이트 라인에 전계를 인가하여 상기 게이트 라인과 중첩하는 영역에 형성된 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 게이트 라인과 중첩하는 영역이 다결정 실리콘층으로 형성된 실리콘층을 패터닝하여 상기 게이트 라인을 가로지르는 반도체층을 형성하고, 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극, 상기 게이트 라인과 수직하여 위치하는 데이터 라인 및 상기 캐패시터의 상부전극을 형성하는 것을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법을 제공한다.
본 발명에 따르면, 도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층의 채널 영역을 형성함에 있어, 상기 박막트랜지스터에 포함되는 배선인 게이트 라인을 도전층으로 이용하여 공정을 단순화시키면서 결정화도가 균일한 다결정 실리콘으로 반도체층의 채널 영역을 형성할 수 있다.
이하, 도면 등을 참조하여 본 발명의 예시적인 내용들을 구체적으로 설명하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
도 2는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 평면도이다.
도 2를 참조하면, 일방향으로 직선형의 게이트 라인(200)이 위치한다.
상기 게이트 라인(200)을 가로지르는 반도체층(201)이 위치한다. 상기 반도체층(201)이 상기 게이트 라인(200)을 가로질러 위치하므로, 상기 반도체층(201)의 일정 영역은 상기 게이트 라인(200)과 중첩한다. 또한 상기 반도체층(201)은 상기 게이트 라인(200)에 수직하게 위치한다.
상기 반도체층(201)의 소오스/드레인 영역에 연결되는 소오스/드레인 전극(202a, 202b)이 위치한다.
도 3a 내지 도 5b은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 평면도 및 단면도이다. 도 3a 및 도 5a는 평면도이며, 도 3b 및 도 5b는 도 3a 및 도 5a의 A-A'선에 따른 단면구조를 도시한 단면도이다.
도 3a 및 도 3b를 참조하면, 유리 또는 플라스틱과 같은 기판(300)상에 버퍼층(301)을 형성한다. 상기 버퍼층(301)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(301)은 상기 기판(300)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. 상기 버퍼층(301)은 2000 내지 5000Å 의 두께로 형성할 수 있다.
이어서, 상기 기판(300) 상에 일방향으로 직선형의 게이트 라인(302)을 형성한다. 상기 게이트 라인(302)은 녹는점이 1300℃ 이상인 금속 또는 합금을 이용하여 형성하는 것이 바람직하다.
본 발명의 실시예에 따른 후속하는 결정화 공정은 상기 게이트 라인(302)에 전계를 인가하여 주울 가열을 통하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는데, 이 경우 1300℃ 미만의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료되지 아니하여 전계 인가 과정을 수회 반복해야 한다. 또한 수회 전계 인가를 반복하는 경우, 축적되는 열에 의한 불균일 발생을 방지하기 위해서는 한 차례의 전계 인가가 끝나고 수 초 정도 시간 간격을 둔 다음, 다시 전계 인가를 하는 것이 필요하다. 이렇게 되면, 결정화를 위한 총 공정 시간은 수 분에 이르게 된다.
그러나 1300℃ 이상의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료될 수 있으며, 한 번의 전계 인가에 걸리는 시간은 수백 ㎲ 정도로 아주 짧다. 그러므로 1300℃ 이상의 고열로 결정화는 하는 경우에는 결정화를 위한 총 공정 시간을 현저히 줄일 수 있다. 또한 고온에서 짧은 공정 시간에 한 번의 전 계 인가로 결정화를 하면 결정성 또한 향샹될 수 있다.
상기 녹는점이 1300℃ 이상은 금속 또는 합금으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr), 몰리텅스텐(MoW) 등이 있다.
상기 게이트 라인(302)은 스퍼터링(Sputtering), 기상증착(Evaporation) 등의 방법으로 형성할 수 있으며, 500 내지 3000Å 의 두께로 형성할 수 있다.
이어서 상기 게이트 라인(302)이 형성된 상기 기판(300) 전면에 실리콘 산화막 또는 실리콘 질화막을 증착하여 게이트 절연막(303)을 형성한다. 상기 게이트 절연막(303)은 상기 게이트 라인(302)과 반도체층의 절연 역할을 하며, 상기 게이트 라인(302)에 의해 후속하는 비정질 실리콘층이 오염되는 것을 방지하는 역할을 할 수 있다. 상기 게이트 절연막(303)은 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서 상기 게이트 절연막(303)이 형성된 상기 기판(300) 상에 비정질 실리콘층(304)을 형성한다. 상기 비정질 실리콘층(304)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 상기 비정질 실리콘층(304)은 1100 내지 5000Å 의 두께로 형성할 수 있다.
이어서 도 4를 참조하면, 상기 게이트 라인(302)에 전계를 인가하여 상기 게이트 라인(302)과 중첩하는 영역에 형성된 상기 비정질 실리콘층(304)을 다결정 실리콘층으로 결정화한다. 상기 게이트 라인(302)에 전계를 인가하기 전에, 상기 기 판(300)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(300)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(300)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.
상기 게이트 라인(302)에 대한 전계 인가는 상기 비정질 실리콘층(304)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해진다. 앞서 설명한 바와 같이 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 경우, 공정 시간을 단축시킬 수 있어 바람직하다.
상기 전계의 인가는 상기 게이트 라인(302)의 저항, 길이, 두께 등 다양한 요소들에 의해 결정되므로, 특정되기는 어렵다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 1회 인가 시간은 1/1,000,000 ~ 100 초일 수 있으며, 바람직하게는 1/1,000,000 ~ 10 초, 더욱 바람직하게는 1/1,000,000 ~ 1초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다. 따라서 총 열처리 시간은 상기의 전계 인가 시간보다 클 수 있지만, 이는 적어도 종래의 결정화 방법들과 비교하여 매우 짧은 시간이다.
여기서, 상기 비정질 실리콘층(304) 상에 상기 게이트 절연막(303)이 개재된 상태로 상기 게이트 라인(302)에 전계를 인가하여 주울 가열에 의하여 상기 비정질 실리콘층(304)이 다결정 실리콘층으로 결정화되는 경우, 상기 다결정 실리콘층은 고온에서 전도성을 나타낼 수 있다. 이 경우 상기 다결정 실리콘층과 상기 게이트 라인(302) 및 상기 게이트 절연막(303)은 캐패시터를 형성하게 되며, 이때 발생한 전위차가 상기 게이트 절연막(303)의 절연파괴 전압을 초과하게 되는 경우에는 상기 게이트 절연막(303)을 통해 전류가 흐르게 되어 아크가 발생할 수도 있다. 그러므로 아크 발생을 미연에 방지하기 위해서는 상기 게이트 절연막(303)을 상기 기판(300)의 외각부에 위치하는 상기 게이트 라인(302)의 일부 영역을 노출시키도록 형성하여, 상기 비정질 실리콘층(304)이 노출된 상기 게이트 라인(302)의 일부 영역과 직접 접하도록 형성하는 것이 보다 바람직할 수 있다.
이어서 도 5a 및 도 5b를 참조하면, 상기 게이트 라인(302)과 중첩하는 영역이 다결정 실리콘층으로 형성된 실리콘층을 패터닝하여 반도체층(305)을 형성한다. 이때 상기 반도체층(305)은 상기 게이트 라인(302)을 가로지르도록 패터닝한다. 이로써 상기 반도체층(305)의 일정 영역이 상기 게이트 라인(302)과 중첩한다. 또한 상기 반도체층(305)은 상기 게이트 라인(302)과 수직하게 배열되는데, 수직하게 배열된다고 함은 상기 반도체층(305)의 소오스/드레인 영역을 연결하는 선과 상기 게이트 라인(302)이 수직함을 말한다.
여기서 별도의 결정화 공정을 더 진행하지 않는다면, 상기 반도체층(305) 중에서 상기 게이트 라인(302)과 중첩하는 영역인 채널 영역(305a)은 다결정 실리콘층이며, 상기 게이트 라인과 중첩하지 않는 영역(305b)은 비정질 실리콘층일 수 있다.
이어서 상기 반도체층(305)이 상기 게이트 라인(302)과 중첩하는 영역 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 P형 또는 N형의 불순물을 주입하여 소오스/드레인 영역을 형성한다.
이어서 상기 포토레지스트 패턴을 제거하고, 상기 반도체층(305)의 소오스/드레인 영역 상에 소오스/드레인 전극(306a, 306b)을 형성한다. 상기 소오스/드레인 전극(306a, 306b)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성할 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 박막트랜지스터의 평면도이다.
도 6을 참조하면, 일방향으로 직선형의 게이트 라인(600)이 위치한다. 상기 게이트 라인(600)을 가로지르는 반도체층(601)이 위치한다. 상기 반도체층(601)이 상기 게이트 라인(600)을 가로질러 위치하므로, 상기 반도체층(601)의 일정 영역은 상기 게이트 라인(600)과 중첩한다.
또한 상기 반도체층(601)의 소오스/드레인 영역에 연결되는 소오스/드레인 전극(602a, 602b)이 위치한다.
본 발명의 제 2 실시예에 따른 박막트랜지스터의 상기 게이트 라인(600)은 상기 제 1 실시예에서와 달리, 상기 반도체층(601)과 교차하는 영역에 위치하는 상기 게이트 라인(600)의 폭이 그 외의 영역에 위치하는 상기 게이트 라인(600)의 폭 보다 좁다. 이와 같이 형성하면, 상기 도 4에서와 같이 상기 게이트 라인에 전계를 인가하여 비정질 실리콘층을 다결정 실리콘층으로 결정화함에 있어서, 좁아진 상기 게이트 라인의 폭으로 인하여, 상기 게이트 라인의 폭이 일정한 상기 제 1 실시예 의 경우보다 상기 영역에서 더 많은 고열을 발생시킬 수 있게 되어, 결정화를 보다 효율적으로 수행할 수 있다.
도 7은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 평판표시장치의 평면도이다. 본 실시예에서는 평판표시장치 중에서 유기전계발광표시장치를 예로 들어 설명하며, 상기 제 1 실시예에 따른 박막트랜지스터를 상기 유기전계발광표시장치에서의 스위칭 박막트랜지스터로써 포함하는 경우를 실시예로써 설명한다.
도 7을 참조하면, 일방향으로 일정의 간격을 두고 배치하는 직선형의 복수개의 게이트 라인(700)이 배열된다. 상기 게이트 라인(700)과 서로 절연되어 교차하는 방향으로 일정의 간격을 두고 배치하는 복수개의 데이터 라인(701)이 배열된다. 상기 데이터 라인(701)과 동일한 방향으로 일정의 간격을 두고 배치하는 공통전원 라인(702)이 배열된다. 상기 복수개의 게이트 라인(700), 상기 복수개의 데이터 라인(701) 및 상기 복수개의 공통전원 라인(702)에 의해 매트릭스 형태로 배치된 단위화소들이 한정된다. 상기 각 단위화소는 스위칭 박막트랜지스터(703), 구동 박막트랜지스터(704), 캐패시터(705), 및 유기전계발광다이오드(706)를 구비한다.
상기 스위칭 박막트랜지스터(703)는 상기 게이트 라인(700) 상에 배열된다. 상기 스위칭 박막트랜지스터(703)는 상기 게이트 라인(700), 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층(703a) 및 상기 반도체층(703a)의 소오스/드레인 영역에 연결되는 소오스/드레인 전극(703b,703c)을 포함한다.
이때 상기 반도체층(703a)은 상기 스위칭 박막트랜지스터(703)의 반도체 층(703a)은 상기 게이트 라인(700) 상에 위치하며, 상기 게이트 라인(700)을 가로질러 위치한다. 이로써 상기 반도체층(703a)의 일정 영역은 상기 게이트 라인(700)과 일정 영역에서 중첩된다. 또한 상기 게이트 라인(700)과 수직하게 배열되며, 상기 데이터 라인(701)과는 평행하게 배열된다. 상기 반도체층(703a)이 상기 게이트 라인(700)과 수직하게 배열된다고 하는 것은 상기 반도체층(703a)의 소오스/드레인 영역을 연결하는 선과 상기 게이트 라인(700)이 서로 수직임을 말한다.
상기 스위칭 박막트랜지스터(703)의 소오스 전극(703b)은 상기 데이터 라인(701)과 연결된다.
상기 구동 박막트랜지스터(704)는 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층(704a), 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극(704b,704c) 및 게이트 전극(704d)을 포함한다.
또한 상기 캐패시터(705)는 상기 구동 박막트랜지스터(704)의 게이트 전극(704d)에 연결됨과 동시에 콘택홀을 통해 상기 스위칭 박막트랜지스터(703)의 드레인 전극(703c)에 연결되는 하부전극(705a)과, 상기 공통전원 라인(702)에 연결되는 상부전극(705b)을 포함한다.
상기 유기전계발광다이오드(706)의 화소전극(706a)은 비어홀을 통하여 상기 구동 박막트랜지스터(704)의 드레인 전극(704c)에 연결된다.
도 8a 내지 도 12b는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 평판표시장치를 제조하는 공정을 나타낸 평면도 및 단면도이다. 본 실시예에서는 평판표시장치 중에서 유기전계발광표시장치를 예로 들어 설명하며, 상기 제 1 실시예에 따른 박막트랜지스터를 상기 유기전계발광표시장치에서의 스위칭 박막트랜지스터로써 포함하는 경우를 실시예로써 설명한다.
도 8a, 도 9, 도 10a, 도 11a 및 도 12a는 평면도이며, 도 8b, 도 10b, 도 11b 및 도 12b는 각각 도 8a, 도 10a, 도 11a 및 도 12a의 B-B'선에 따른 단면구조를 도시한 단면도이다.
도 8a 및 도 8b를 참조하면, 유리 또는 플라스틱과 같은 기판(800)상에 버퍼층(801)을 형성한다. 상기 버퍼층(801)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(801)은 상기 기판(800)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. 상기 버퍼층(801)은 2000 내지 5000Å 의 두께로 형성할 수 있다.
상기 기판(800) 상에 일방향으로 일정간격 서로 이격되어 위치하는 직선형의 복수개의 게이트 라인(802), 구동 박막트랜지스터의 게이트 전극(804) 및 상기 게이트 전극(804)에 연결된 캐패시터의 하부전극(803)을 형성한다. 상기 게이트 라인(802), 상기 캐패시터 하부 전극(803), 및 상기 구동 박막트랜지스터의 게이트 전극(804)은 동일 물질로 형성할 수 있으며, 서로 다른 물질로 형성할 수도 있다.
상기 게이트 라인(802)은 녹는점이 1300℃ 이상인 금속 또는 합금을 이용하여 형성하는 것이 바람직하다.
본 발명의 실시예에 따른 후속하는 결정화 공정은 상기 게이트 라인(802)에 전계를 인가하여 주울 가열을 통하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는데, 이 경우 1300℃ 미만의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료되지 아니하여 전계 인가 과정을 수회 반복해야 한다. 또한 수회 전계 인가를 반복하는 경우, 축적되는 열에 의한 불균일 발생을 방지하기 위해서는 한 차례의 전계 인가가 끝나고 수 초 정도 시간 간격을 둔 다음, 다시 전계 인가를 하는 것이 필요하다. 이렇게 되면, 결정화를 위한 총 공정 시간은 수 분에 이르게 된다.
그러나 1300℃ 이상의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료될 수 있으며, 한 번의 전계 인가에 걸리는 시간은 수백 ㎲ 정도로 아주 짧다. 그러므로 1300℃ 이상의 고열로 결정화는 하는 경우에는 결정화를 위한 총 공정 시간을 현저히 줄일 수 있다. 또한 고온에서 짧은 공정 시간에 한 번의 전계 인가로 결정화를 하면 결정성 또한 향상될 수 있다.
상기 녹는점이 1300℃ 이상은 금속 또는 합금으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr), 몰리텅스텐(MoW) 등이 있다.
상기 게이트 라인(802)은 스퍼터링(Sputtering), 기상증착(Evaporation) 등의 방법으로 형성할 수 있으며, 500 내지 3000Å 의 두께로 형성할 수 있다.
이어서 상기 게이트 라인(802)이 형성된 상기 기판(800) 전면에 실리콘 산화막 또는 실리콘 질화막을 증착하여 게이트 절연막(805)을 형성한다. 상기 게이트 절연막(805)은 상기 게이트 라인(802) 및 상기 게이트 전극(804)과 반도체층의 절 연 역할을 하며, 상기 게이트 라인(802)에 의해 후속하는 비정질 실리콘층이 오염되는 것을 방지하는 역할을 할 수 있다. 상기 게이트 절연막(805)은 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서 상기 게이트 절연막(805)이 형성된 상기 기판(800) 상에 비정질 실리콘층(806)을 형성한다. 상기 비정질 실리콘층(806)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 상기 비정질 실리콘층(806)은 1100 내지 5000Å 의 두께로 형성할 수 있다.
이어서 도 9를 참조하면, 상기 게이트 라인(802)에 전계를 인가하여 상기 게이트 라인(302)과 중첩하는 영역에 형성된 상기 비정질 실리콘층(806)을 다결정 실리콘층으로 결정화한다. 상기 게이트 라인(802)에 전계를 인가하기 전에, 상기 기판(800)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(800)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(800)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.
상기 게이트 라인(802)에 대한 전계 인가는 상기 비정질 실리콘층(806)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해진다. 앞서 설명한 바와 같이 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 경우, 공정 시간을 단축시킬 수 있어 바람직하다.
상기 전계의 인가는 상기 게이트 라인(802)의 저항, 길이, 두께 등 다양한 요소들에 의해 결정되므로, 특정되기는 어렵다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 1회 인가 시간은 1/1,000,000 ~ 100 초일 수 있으며, 바람직하게는 1/1,000,000 ~ 10 초, 더욱 바람직하게는 1/1,000,000 ~ 1초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다. 따라서 총 열처리 시간은 상기의 전계 인가 시간보다 클 수 있지만, 이는 적어도 종래의 결정화 방법들과 비교하여 매우 짧은 시간이다.
여기서, 상기 비정질 실리콘층(806) 상에 상기 게이트 절연막(805)이 개재된 상태로 상기 게이트 라인(802)에 전계를 인가하여 주울 가열에 의하여 상기 비정질 실리콘층(806)이 다결정 실리콘층으로 결정화되는 경우, 상기 다결정 실리콘층은 고온에서 전도성을 나타낼 수 있다. 이 경우 상기 다결정 실리콘층과 상기 게이트 라인(802) 및 상기 게이트 절연막(805)은 캐패시터를 형성하게 되어, 발생한 전위차가 상기 게이트 절연막(805)의 절연파괴 전압을 초과하게 되는 경우에는 상기 게이트 절연막(805)을 통해 전류가 흐르게 되어 아크가 발생할 수도 있다. 그러므로 아크 발생을 미연에 방지하기 위해서는 상기 게이트 절연막(805)을 상기 기판(800)의 외각부에 위치하는 상기 게이트 라인(802)의 일부 영역을 노출시키도록 형성하여, 상기 비정질 실리콘층(806)이 노출된 상기 게이트 라인(802)의 일부 영역과 직접 접하도록 형성하는 것이 보다 바람직할 수 있다.
이어서 도 10a 및 도 10b를 참조하면, 상기 게이트 라인(802)과 중첩하는 영역이 다결정 실리콘층으로 형성된 실리콘층을 패터닝하여 스위칭 박막트랜지스터의 반도체층(807)을 형성한다. 상기 스위칭 박막트랜지스터의 반도체층(807)은 상기 게이트 라인(802)을 가로지르며, 상기 게이트 라인(802)과 수직하도록 패터닝한다. 상기 반도체층(807)이 상기 게이트 라인(802)과 수직하게 배열된다고 함은 상기 반도체층(807)의 소오스/드레인 영역을 연결하는 선과 상기 게이트 라인(802)이 수직함을 말한다.
여기서 별도의 결정화 공정을 더 진행하지 않는다면, 상기 반도체층(807) 중에서 상기 게이트 라인(802)과 중첩하는 영역인 채널 영역(307a)은 다결정 실리콘층이며, 상기 게이트 라인과 중첩하지 않는 영역(307b)은 비정질 실리콘층일 수 있다.
구동 박막트랜지스터의 반도체층(808)은 상기 실리콘층을 패터닝하여 비정질 실리콘층으로 반도체층을 형성할 수도 있으며, 별도의 결정화 공정을 진행하여 다결정 실리콘층으로 반도체층을 형성할 수도 있다.
한편, 상기 구동 박막트랜지스터의 반도체층(808)은 상기 반도체층(808)의 상기 게이트 전극(804)을 가로지르며, 상기 게이트 전극(304)과 수직하도록 패터닝한다. 상기 반도체층(808)의 일정 영역은 상기 게이트 전극(804)과 중첩한다. 상기 반도체층(808)은 상기 게이트 라인(802)과는 평행하게 된다.
이어서 상기 반도체층들(807,808)이 상기 게이트 라인(802) 및 상기 게이트 전극(804)과 각각 중첩하는 영역 상에 포토레지스트 패턴(미도시)을 형성하고, 상 기 포토레지스트 패턴을 마스크로 하여 P형 또는 N형의 불순물을 주입하여 소오스/드레인 영역을 형성한다.
이어서 도 11a 및 도 11b를 참조하면, 상기 포토레지스트 패턴을 제거하고, 상기 스위칭 박막트랜지스터의 소오스/드레인 영역 상에 소오스/드레인 전극(809a, 809b), 상기 구동 박막트랜지스터의 소오스/드레인 영역 상에 소오스/드레인 전극(811a, 811b), 상기 스위칭 박막트랜지스터의 소오스 전극(809a)에 연결되며, 상기 게이트 라인(802)과 교차하는 데이터 라인(813), 및 상기 구동 박막트랜지스터의 소오스 전극(811a)에 연결되며, 상기 게이트 라인(802)과 교차하며 상기 데이터 라인(813)과 평행한 공통전원 라인(812)을 형성한다.
이어서 도 12a 및 도 12b를 참조하면, 상기 기판(800) 상에 패시베이션층(814)을 형성하고, 상기 구동 박막트랜지스터의 드레인 전극(811b)의 일부를 노출시키는 비아홀을 형성한 후, 상기 비아홀을 통하여 상기 드레인 전극(811b)과 연결되는 제 1 전극(815)을 형성한다. 상기 제 1 전극(815)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 전도체로 투명 전극으로 형성할 수 있다. 또는 상기 제 1 전극(815)은 알루미늄(Al) 또는 은(Ag)과 같은 반사막을 먼저 형성한 후, 투명한 전도체를 형성하여 투명한 전도체 및 반사막의 이중 구조로 형성된 제 1 전극을 형성할 수도 있다.
다음 상기 제 1 전극(815)의 일부를 노출시키는 화소정의막(816)을 형성하고, 상기 노출된 제 1 전극(815) 상에 발광층을 포함하는 유기막층(817)을 형성한 후, 제 2 전극(818)을 형성한다. 상기 제 2 전극(818)은 알루미늄, 칼슘, 마그네 슘, 또는 MgAg 등을 이용하여 형성할 수 있다.
도 1은 평판표시장치에 이용되는 종래의 박막트랜지스터의 평면도이다.
도 2는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 평면도이다.
도 3a 내지 도 5b는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 평면도 및 단면도이다. 도 3a 및 도 5a는 평면도이며, 도 3b 및도 5b는 각각 도 3a 및 도 5a의 A-A'선에 따른 단면구조를 도시한 단면도이다.
도 6은 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면도이다.
도 7은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 평판표시장치의 평면도이다.
도 8a 내지 도 12b는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 평판표시장치를 제조하는 공정을 나타낸 평면도 및 단면도이다. 도 8a, 도 10a, 도 11a 및 도 12a는 평면도이며, 도 8b, 도 10b, 도 11b 및 도 12b는 각각 도 8a, 도 10a, 도 11a 및 도 12a의 B-B'선에 따른 단면구조를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 302, 700, 802: 게이트 라인
201, 305, 703, 807: 반도체층
202a, 202b, 306a, 306b, 703b, 703c, 809a, 809b: 소오스/드레인 전극
701, 813: 데이터 라인
705, 805: 캐패시터

Claims (24)

  1. 일방향으로 위치하는 직선형의 게이트 라인;
    상기 게이트 라인을 가로지르는 반도체층; 및
    상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하고,
    상기 반도체층은 상기 게이트 라인과 중첩하는 영역인 채널 영역은 다결정 실리콘층으로 형성되며, 상기 게이트 라인과 중첩하지 않은 영역은 비정질 실리콘층으로 형성된 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층은 상기 게이트 라인에 수직한 것을 특징으로 하는 박막트랜지스터.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체층은 상기 게이트 라인 상에 위치하는 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 라인은 녹는점이 1300℃ 이상인 금속 또는 합금으로 형성되는 것을 특징으로 하는 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 녹는점이 1300℃ 이상인 금속 또는 합금은 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 라인은 상기 반도체층과 중첩하는 영역에서 그 외의 영역에서보다 좁은 폭을 가지는 것을 특징으로 하는 박막트랜지스터.
  8. 기판 상에 일방향으로 위치하는 직선형의 게이트 라인을 형성하고,
    상기 기판 전면에 게이트 절연막 및 비정질 실리콘층을 차례로 형성하고,
    상기 게이트 라인에 전계를 인가하여 상기 게이트 라인과 중첩하는 영역에 형성된 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고,
    상기 게이트 라인과 중첩하는 영역이 다결정 실리콘층으로 형성된 실리콘층을 패터닝하여 상기 게이트 라인을 가로지르는 반도체층을 형성하고,
    상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 반도체층은 상기 게이트 라인에 수직하도록 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 게이트 라인에 전계를 인가하기 전에 상기 기판을 예열하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 8 항에 있어서,
    상기 게이트 라인에 전계를 인가하는 것은 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 8 항에 있어서,
    상기 게이트 절연막은 상기 기판의 외각부에 위치하는 상기 게이트 라인의 일부 영역을 노출시키도록 형성하여, 상기 비정질 실리콘층이 노출된 상기 게이트 라인의 일부 영역과 직접 접하도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 기판;
    상기 기판 상에 일방향으로 일정의 간격을 두고 배치하는 직선형의 복수개의 게이트 라인 및 상기 게이트 라인과 절연되어 교차하는 방향으로 일정의 간격을 두고 배치하는 복수개의 데이터 라인; 및
    상기 게이트 라인 및 상기 데이터 라인에 의해 정의되는 단위화소 영역에 위치하는 박막트랜지스터 및 캐패시터를 포함하고,
    상기 박막트랜지스터는 상기 게이트 라인, 상기 게이트 라인을 가로지르는 반도체층 및 상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극을 포함하고,
    상기 반도체층은 상기 게이트 라인과 중첩하는 영역인 채널 영역은 다결정 실리콘층으로 형성되며, 상기 게이트 라인과 중첩하지 않은 영역은 비정질 실리콘층으로 형성된 것을 특징으로 하는 평판표시장치.
  14. 제 13 항에 있어서,
    상기 반도체층은 상기 게이트 라인에 수직한 것을 특징으로 하는 평판표시장치.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 반도체층은 상기 게이트 라인 상에 위치하는 것을 특징으로 하는 평판표시장치.
  17. 제 13 항에 있어서,
    상기 게이트 라인은 녹는점이 1300℃ 이상인 금속 또는 합금으로 형성되는 것을 특징으로 하는 평판표시장치.
  18. 제 17 항에 있어서,
    상기 녹는점이 1300℃ 이상인 금속 또는 합금은 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 평판표시장치.
  19. 제 13 항에 있어서,
    상기 게이트 라인은 상기 반도체층과 중첩하는 영역에서 그 외의 영역에서보다 좁은 폭을 가지는 것을 특징으로 하는 평판표시장치.
  20. 기판 상에 일방향으로 위치하는 직선형의 게이트 라인 및 캐패시터의 하부전극을 형성하고,
    상기 기판 전면에 게이트 절연막 및 비정질 실리콘층을 차례로 형성하고,
    상기 게이트 라인에 전계를 인가하여 상기 게이트 라인과 중첩하는 영역에 형성된 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고,
    상기 게이트 라인과 중첩하는 영역이 다결정 실리콘층으로 형성된 실리콘층을 패터닝하여 상기 게이트 라인을 가로지르는 반도체층을 형성하고,
    상기 반도체층의 소오스/드레인 영역에 연결되는 소오스/드레인 전극, 상기 게이트 라인과 수직하여 위치하는 데이터 라인 및 상기 캐패시터의 상부전극을 형성하는 것을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 반도체층은 상기 게이트 라인에 수직하도록 패터닝하는 것을 특징으로 하는 평판표시장치의 제조방법.
  22. 제 20 항에 있어서,
    상기 게이트 라인에 전계를 인가하기 전에 상기 기판을 예열하는 것을 더욱 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  23. 제 20 항에 있어서,
    상기 게이트 라인에 전계를 인가하는 것은 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 것을 특징으로 하는 평판표시장치의 제조방법.
  24. 제 20 항에 있어서,
    상기 게이트 절연막은 상기 기판의 외각부에 위치하는 상기 게이트 라인의 일부 영역을 노출시키도록 형성하여, 상기 비정질 실리콘층이 노출된 상기 게이트 라인의 일부 영역과 직접 접하도록 형성하는 것을 특징으로 하는 평판표시장치의 제조방법.
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