KR20040051006A - 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법 - Google Patents

비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법 Download PDF

Info

Publication number
KR20040051006A
KR20040051006A KR1020020078825A KR20020078825A KR20040051006A KR 20040051006 A KR20040051006 A KR 20040051006A KR 1020020078825 A KR1020020078825 A KR 1020020078825A KR 20020078825 A KR20020078825 A KR 20020078825A KR 20040051006 A KR20040051006 A KR 20040051006A
Authority
KR
South Korea
Prior art keywords
light source
amorphous silicon
silicon layer
layer
primary light
Prior art date
Application number
KR1020020078825A
Other languages
English (en)
Other versions
KR100480827B1 (ko
Inventor
김빈
김해열
배종욱
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR10-2002-0078825A priority Critical patent/KR100480827B1/ko
Publication of KR20040051006A publication Critical patent/KR20040051006A/ko
Application granted granted Critical
Publication of KR100480827B1 publication Critical patent/KR100480827B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2636—Bombardment with radiation with high-energy radiation for heating, e.g. electron beam heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

본 발명은 조대한 결정립을 갖는 비정질 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터의 형성방법에 관한 것으로서, 절연 기판상에 버퍼층 및 비정질 실리콘막을 차례로 형성하는 단계, 상기 비정질 실리콘막에 1차 광원을 조사하여 프리-히팅하는 단계, 상기 1차 광원이 조사된 비정질 실리콘막에 2차 광원을 조사하여 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

비정질 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터의 형성방법{Method For Crystallizing Amorphous Layer And Method For Forming TFT}
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 조대한 결정립을 갖는데 적당한 비정질 실리콘의 결정화 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성된다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.
일반적으로 액정표시장치에 형성되는 박막 트랜지스터(이하, TFT라 한다)는 현재까지 비정질 실리콘(a-Si) TFT가 주종을 이루고 있다.
그러나 비정질 실리콘에 비하여 이동도가 높은 다결정 실리콘(poly Si)을 이용할 경우, 패널상에 별도의 구동 회로부를 부착하지 않고 내장할 수 있기 때문에, 최근에는 다결정 실리콘 TFT로의 대체가 이루어지고 있다.
즉, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 전자나 정공의 이동도가 높고 상보형(CMOS) TFT로의 구현이 가능하다. 따라서, 구동회로 IC를 본딩(bonding)으로 연결하는 대신에, 구동회로의 많은 부분을 TFT로 형성하여 화소부에 형성되는 TFT와 동시에 제작할 수 있다.
한편, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 이동도(mobility)가 굉장히 크기 때문에 HCS(hot carrier stress) 및 HDCS(high drain current stress)에 영향을 많이 받으며, 특히 채널 길이(channel length)가 짧아질수록 그 영향은 심해져서 소자의 신뢰성이 떨어지는 문제가 있다.
최근 들어 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 TFT와 비슷한 온도에서 제작이 가능하기 때문에 대형 유리 기판상에 제작이 가능하게 되었다.
상기 다결정 실리콘 TFT를 사용하는 액정표시장치는 상술한 바와 같이, 유리 기판상에 구동 회로부와 화소부가 함께 내장된 구조를 취하고 있는데, 구동 회로부의 TFT는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소부의 화소 스위치용 TFT는 오프(off)상태의 드레인 전류 값이 크기 때문에 그 작동에 장애를 일으킨다.
따라서, 화소부에서는 오프전류의 수준을 적절한 수준으로 낮추기 위하여,LDD(Lightly Doped Drain) 구조, 오프셋(offset) 구조, 듀얼 게이트(dual gate) 구조 등을 채택한 TFT가 제안되고 있다.
도 1은 일반적인 액정표시장치를 나타낸 평면도이다.
도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.
그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막 트랜지스터(T)가 형성된다.
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되도록 드레인 전극(15b)을 구비하여 구성된다.
여기서, 상기 드레인 전극(15b)은 상기 화소전극(16)과 콘택홀(17)을 통해 전기적으로 연결된다.
한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.
여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.
이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.
이하, 첨부된 도면을 참고하여 종래의 비정질 실리콘의 결정화 방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 종래의 비정질 실리콘의 결정화 방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 절연 기판(21)상에 실리콘 산화막(SiO2) 등을 이용하여 버퍼층(buffer layer)(22)을 형성하고, 상기 버퍼층(22)상에 실란 가스를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터링 등의 방법을 이용하여 비정질 실리콘(Amorphous Silicon)을 증착하여 비정질 실리콘층(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 비정질 실리콘층(23)이 증착된 절연 기판(21)을 400 ~ 500℃의 온도로 어닐 공정을 실시하여 탈수소화 공정을 진행한다.
도 2c에 도시한 바와 같이, 상기 탈수소화가 진행된 비정질 실리콘층(23)의 전면에 특정 파장대의 엑시머 레이저(exaimer laser)를 조사하여 상기 비정질 실리콘층(23)을 결정화하여 다결정 실리콘층(24)을 형성한다.
이때, 상기 비정질 실리콘층(23)이 순간적으로 용융된 후 응고되면서 결정화 반응이 빠르게 진행된다. 즉, 결정핵 생성반응과 결정립 성장이라는 두 가지 반응이 상온(25℃)에서 1000℃ 부근에서 순간적으로 가열됨으로써 진행되기 때문에 프로세스 윈도우(process window)가 매우 좁다.
도 2d에 도시한 바와 같이, 상기 엑시머 레이저에 의한 결정화 공정이 진행된 다결정 실리콘층(24)의 결정립의 크기는 통상 수천 Å정도로 매우 작다.
상기와 같은 종래의 엑시머 레이저 등을 이용한 비정질 실리콘의 결정화 방법은 고체 상태의 비정질 실리콘을 고에너지(300mJ/㎠이상) 레이저에 의하여 순간적으로 용융시켜 액정상태로 만든 다음 순간적인 냉각 작용에 의해 결정질 실리콘으로 상 변태하는 현상을 응용한 것이다.
그러나 25 ~ 1000℃의 온도에서 공정이 수십 ns시간내에서 국부적으로의 결정화가 일어나므로 그 온도 변화에 따른 유리 기판의 열충격이나 냉각시의 급속 냉각(Quenching) 현상으로 인한 프로세스 윈도우의 감소 및 공정 후 최종 결정립의 크기가 약 3000Å정도로 작은 문제점을 가지고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 1차 광원과 2차 광원을 사용하여 비정질 실리콘을 결정화함으로써 프로세스 윈도우의감소를 방지하고 조대한 결정립을 갖는 비정질 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터의 형성방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 액정표시장치를 나타낸 평면도
도 2a 내지 도 2d는 종래의 비정질 실리콘의 결정화 방법을 나타낸 공정 단면도
도 3a 내지 도 3e는 본 발명에 의한 비정질 실리콘의 결정화 방법을 나타낸 공정 단면도
도 4a 내지 도 4e는 본 발명에 따른 다결정 박막트랜지스터의 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 절연 기판 32 : 버퍼층
33 : 비정질 실리콘층 34 : 다결정 실리콘층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 비정질 실리콘의 결정화 방법은 절연 기판상에 버퍼층 및 비정질 실리콘막을 차례로 형성하는 단계, 상기 비정질 실리콘막에 1차 광원을 조사하여 프리-히팅하는 단계, 상기 1차 광원이 조사된 비정질 실리콘막에 2차 광원을 조사하여 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
여기서, 상기 1차 광원은 자외선, 적외선, 레이저 등의 단색 또는 다색 광원을 사용하고, 상기 2차 광원은 XeCl 등의 엑시머 레이저를 사용한다.
또한, 상기 1차 광원을 조사하기 전에 상기 비정질 실리콘층에 소정온도에 탈수소화 공정을 진행하는 단계를 더 포함하여 형성할 수도 있다.
또한, 상기 비정질 실리콘층에 조사되는 2차 광원의 조사영역은 1차 광원의 조사영역보다 좁게 조사한다.
또한, 상기 비정질 실리콘층에 조사되는 1차 광원과 2차 광원의 순서를 바꾸어 조사한다.
또한, 상기 1차 광원에 의한 프리-히팅은 약 500℃까지 실시한다.
또한, 본 발명에 의한 박막트랜지스터의 형성방법은 절연 기판상에 버퍼층 및 비정질 실리콘막을 차례로 형성하는 단계, 상기 비정질 실리콘막에 1차 광원을 조사하여 프리-히팅하는 단계, 상기 1차 광원이 조사된 비정질 실리콘막에 2차 광원을 조사하여 결정화하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 액티브층에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 비정질 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터의 형성방법을 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 의한 비정질 실리콘의 결정화 방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 절연 기판(31)상에 실리콘 산화막(SiO2)과 같은 절연 물질을 증착하여 버퍼층(32)을 형성한다.
여기서, 상기 버퍼층(32)은 절연 기판(31)의 불순물들이 이후에 형성되는 비정질 실리콘층으로 확산하는 것을 방지한다.
한편, 상기 버퍼층(32)으로 사용되는 실리콘 산화막은 300 ~ 500℃의 고온에서 산소(O2)나 수증기를 접촉시켜 형성한다.
이어, 상기 버퍼층(32)상에 실란 가스를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure CVD), 스퍼터(sputter) 등의 방법을 이용하여 300 ~ 400℃에서 비정질 실리콘(Amorphous Silicon)을 증착하여 비정질 실리콘층(33)을 형성한다.
도 3b에 도시한 바와 같이, 상기 비정질 실리콘층(33)이 형성된 절연 기판(31)을 400 ~ 500℃의 온도에서 어닐링하여 탈수소화 공정을 진행한다.
도 3c에 도시한 바와 같이, 상기 탈수소화가 진행된 비정질 실리콘층(33)의 전면에 1차 광원(UV(자외선), IR(적외선), 레이저 등의 단색 또는 다색 광원)을 조사하여 상기 비정질 실리콘층(33)의 결정화가 일어나지 않는 온도 즉, 약 500℃까지만 어닐링한다.
한편, 도 3b의 탈수소화 공정을 미리 실시하지 않고, 상기 1차 광원의 조사에 의해 프리-히팅 및 탈수소화 공정을 동시에 진행할 수도 있다.
도 3d에 도시한 바와 같이, 상기 1차 광원이 조사된 비정질 실리콘층(33)에 상기 1차 광원이 조사되는 면적보다 좁게 2차 광원(특정 파장대의 XeCl 등의 엑시머 레이저(exaimer laser)를 포함한 일반 레이저)을 조사하여 상기 비정질 실리콘층(33)을 결정화하여 다결정 실리콘층(34)을 형성한다.
여기서, 본 발명은 자외선 또는 자외선과 같은 특정한 파장대의 1차 광원을 먼저 조사한 후 국부적인 온도를 500℃ 부근의 온도로 프리-히팅(pre-heating)시킨 후, 이보다 좁은 범위에서 XeCl 등의 일반적인 레이저와 같은 2차 광원을 조사하여 비정질 실리콘층(33)을 결정화하여 다결정 실리콘층(34)을 형성한다.
즉, 1차 광원에 의한 열충격을 완화할 수 있고, 2차 광원에 의한 비정질 실리콘층(33)의 온도를 미리 가열한 효과에 의하여 응고 속도를 낮춤으로써 결정립 크기를 증가시킬 수 있다.
도 3e에 도시한 바와 같이, 상기 2차 광원을 조사한 후 1차 광원을 조사하여결정화된 다결정 실리콘층(34)의 결정립 크기는 통상적인 3000Å보다 수배 이상 크게 된다.
도 4a 내지 도 4e는 본 발명에 다결정 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 절연 기판(박막 어레이 기판)(31)상에 산화 실리콘(SiO2)과 같은 절연 물질을 증착하여 버퍼층(32)을 형성하고, 상기 버퍼층(32)상에 비정질 실리콘층(33)을 형성한다.
여기서, 상기 비정질 실리콘층(33)은 상기 버퍼층(32)상에 실란 가스를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure CVD), 스퍼터(sputter) 등의 방법을 이용하여 300 ~ 400℃에서 비정질 실리콘(Amorphous Silicon)을 증착하여 형성한다.
이어, 상기 비정질 실리콘층(33)의 전면에 1차 광원(UV(자외선), IR(적외선), 레이저 등의 단색 또는 다색 광원)을 조사하여 상기 비정질 실리콘층(33)의 결정화가 일어나지 않는 온도 즉, 약 500℃까지만 어닐링한다.
여기서, 상기 1차 광원의 조사에 의해 프리-히팅 및 탈수소화 공정을 동시에 진행할 수도 있다.
도 4b에 도시한 바와 같이, 상기 1차 광원이 조사된 비정질 실리콘층(33)에 상기 1차 광원이 조사되는 면적보다 좁게 2차 광원(특정 파장대의 XeCl 등의 엑시머 레이저(exaimer laser)를 포함한 일반 레이저)을 조사하여 상기 비정질 실리콘층(33)을 결정화하여 다결정 실리콘층(34)을 형성한다.
여기서, 본 발명은 자외선 또는 자외선과 같은 특정한 파장대의 1차 광원을 먼저 조사한 후 국부적인 온도를 500℃ 부근의 온도로 프리-히팅(pre-heating)시킨 후, 이보다 좁은 범위에서 XeCl 등의 일반적인 레이저와 같은 2차 광원을 조사하여 비정질 실리콘층(33)을 결정화하여 다결정 실리콘층(34)을 형성한다.
즉, 1차 광원에 의한 열충격을 완화할 수 있고, 2차 광원에 의한 비정질 실리콘층(33)의 온도를 미리 가열한 효과에 의하여 응고 속도를 낮춤으로써 결정립 크기를 증가시킬 수 있다.
도 4c에 도시한 바와 같이, 상기 결정화된 다결정 실리콘층(34)을 포토 및 식각 공정을 통해 선택적으로 제거하여 아일랜드(island) 형태를 갖는 액티브층(35)을 형성한다.
도 4d에 도시한 바와 같이, 상기 액티브층(35)을 포함한 절연 기판(31)의 전면에 게이트 절연막(36)을 형성하고, 상기 게이트 절연막(36)상에 금속막을 형성한다.
여기서, 상기 게이트 절연막(36)은 CVD(Chemical Vapor Deposition)법 둥에 의하여 산화 실리콘 혹은 질화 실리콘을 증착하여 형성하고, 상기 금속막은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 스퍼터링(sputtering)법으로 증착하여 형성한다.
이어, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 게이트 절연막(36)상에 게이트 배선(도시되지 않음) 및 게이트 전극(37)을 형성한다.
그리고, 상기 게이트 전극(37)을 마스크로 이용하여 상기 절연 기판(31)의 전면에 n형 또는 p형 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(37) 양측의 액티브층(35)에 소오스/드레인 영역(38)을 형성한다.
도 4e에 도시한 바와 같이, 상기 절연 기판(31)의 전면에 레이저 등과 같은 열에너지에 의한 열 어닐링 공정을 진행하여 액티브층(35)에 형성된 각각의 이온영역을 활성화시킨다.
이어, 상기 게이트 전극(37)을 포함한 절연 기판(31)의 전면에 층간 절연막(39)을 형성하고, 포토 및 식각 공정을 통해 상기 소오스/드레인 영역(38)이 노출되도록 상기 층간 절연막(39)을 선택적으로 제거하여 콘택홀을 형성한다.
여기서, 상기 층간 절연막(39)은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론, BCB, 사이토프 또는 PFCB 등의 유전상수가 작은 유기절연물로 형성한다.
이어, 상기 콘택홀을 포함한 절연 기판(31)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 게이트 배선에 교차하는 데이터 배선(도시되지 않음)과 소오스/드레인 영역(38)과 연결되는 소오스/드레인 전극(40)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 비정질 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터의 형성방법은 다음과 같은 효과가 있다.
첫째, 1차 광원과 2차 광원을 통해 결정화시킴으로써 조대한 결정립을 갖는 다결정 실리콘을 형성할 수 있고, 레이저 어닐링 공정의 안정성을 크게 향상시킬 수 있다.
둘째, 다결정 실리콘 박막을 사용하는 TFT 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 절연 기판상에 버퍼층 및 비정질 실리콘막을 차례로 형성하는 단계;
    상기 비정질 실리콘막에 1차 광원을 조사하여 프리-히팅하는 단계;
    상기 1차 광원이 조사된 비정질 실리콘막에 2차 광원을 조사하여 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  2. 제 1 항에 있어서, 상기 1차 광원은 자외선, 적외선, 레이저 등의 단색 또는 다색 광원을 사용하는 것을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  3. 제 1 항에 있어서, 상기 2차 광원은 XeCl 등의 엑시머 레이저인 것을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  4. 제 1 항에 있어서, 상기 1차 광원을 조사하기 전에 상기 비정질 실리콘층에 소정온도에 탈수소화 공정을 진행하는 단계를 더 포함하여 이루어짐을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  5. 제 1 항에 있어서, 상기 비정질 실리콘층에 조사되는 2차 광원의 조사영역은 1차 광원의 조사영역보다 좁게 조사하는 것을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  6. 제 1 항에 있어서, 상기 비정질 실리콘층에 조사되는 1차 광원과 2차 광원의 순서를 바꾸어 조사하는 것을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  7. 제 1 항에 있어서, 상기 1차 광원에 의한 프리-히팅은 약 500℃까지 실시하는 것을 특징으로 하는 비정질 실리콘막의 결정화 방법.
  8. 절연 기판상에 버퍼층 및 비정질 실리콘막을 차례로 형성하는 단계;
    상기 비정질 실리콘막에 1차 광원을 조사하여 프리-히팅하는 단계;
    상기 1차 광원이 조사된 비정질 실리콘막에 2차 광원을 조사하여 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계;
    상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 액티브층에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막트랜지스터의 형성방법.
  9. 제 8 항에 있어서, 상기 1차 광원은 자외선, 적외선, 레이저 등의 단색 또는 다색 광원을 사용하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  10. 제 8 항에 있어서, 상기 2차 광원은 XeCl 등의 엑시머 레이저인 것을 특징으로 하는 박막트랜지스터의 형성방법.
KR10-2002-0078825A 2002-12-11 2002-12-11 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법 KR100480827B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0078825A KR100480827B1 (ko) 2002-12-11 2002-12-11 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0078825A KR100480827B1 (ko) 2002-12-11 2002-12-11 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법

Publications (2)

Publication Number Publication Date
KR20040051006A true KR20040051006A (ko) 2004-06-18
KR100480827B1 KR100480827B1 (ko) 2005-04-07

Family

ID=37345014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0078825A KR100480827B1 (ko) 2002-12-11 2002-12-11 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법

Country Status (1)

Country Link
KR (1) KR100480827B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785004B1 (ko) * 2005-01-21 2007-12-11 삼성전자주식회사 반도체 소자의 제조방법
WO2009066943A1 (en) * 2007-11-20 2009-05-28 Jae-Sang Ro Thin film transistor and fabricating method of the same
KR100908472B1 (ko) * 2007-11-20 2009-07-21 주식회사 엔씰텍 박막트랜지스터, 그의 제조방법, 그를 포함하는평판표시장치 및 그의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785004B1 (ko) * 2005-01-21 2007-12-11 삼성전자주식회사 반도체 소자의 제조방법
WO2009066943A1 (en) * 2007-11-20 2009-05-28 Jae-Sang Ro Thin film transistor and fabricating method of the same
KR100908472B1 (ko) * 2007-11-20 2009-07-21 주식회사 엔씰텍 박막트랜지스터, 그의 제조방법, 그를 포함하는평판표시장치 및 그의 제조방법
US8603869B2 (en) 2007-11-20 2013-12-10 Ensiltech Corporation Method of fabricating thin film transistor having amorphous and polycrystalline silicon

Also Published As

Publication number Publication date
KR100480827B1 (ko) 2005-04-07

Similar Documents

Publication Publication Date Title
US5946561A (en) Semiconductor device and method for forming the same
US5583369A (en) Semiconductor device and method for forming the same
KR100654927B1 (ko) 반도체 장치 및 그의 제작방법
JP2009049385A (ja) 液晶表示装置
JP2001217423A (ja) 薄膜半導体装置及び表示装置とその製造方法
JP4282954B2 (ja) ポリシリコン結晶化方法、そして、これを用いたポリシリコン薄膜トランジスタの製造方法及び液晶表示素子の製造方法
TWI322446B (en) Mask for polycrystallization and method of manufacturing thin film transistor using polycrystallization mask
US7564057B1 (en) Semiconductor device having an aluminum nitride film
KR100493382B1 (ko) 액정표시장치의 제조방법
KR20040013273A (ko) 박막 트랜지스터 및 그 제조방법
KR100546707B1 (ko) 박막트랜지스터 및 그의 형성방법
CN101937144A (zh) 液晶显示装置的制造方法
JPH09293876A (ja) 半導体素子基板およびその製造法、該基板を用いた半導体装置
KR100480827B1 (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법
KR100390457B1 (ko) 박막트랜지스터의 구조 및 제조 방법
KR100539583B1 (ko) 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터제조 방법
JP4884735B2 (ja) 半導体装置の作製方法
KR20040095761A (ko) 액정표시장치의 어레이기판 제조방법
KR20040090302A (ko) 박막트랜지스터 및 그 형성방법
KR20040051212A (ko) 박막트랜지스터의 형성방법
KR20040032401A (ko) 박막 트랜지스터 및 그 제조방법
KR100525438B1 (ko) 박막 트랜지스터 및 그 제조방법
KR100595315B1 (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법
KR101048692B1 (ko) 클러스터형 증착 장비 및 이를 이용한 박막 트랜지스터의제조 방법
KR20060021188A (ko) 다결정 박막 트랜지스터 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 14