KR20040051212A - 박막트랜지스터의 형성방법 - Google Patents
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Abstract
본 발명은 공정을 단순화시키어 공정 신뢰성을 향상시키도록 한 박막트랜지스터의 형성방법에 관한 것으로서, 절연 기판상에 버퍼층 및 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계, 상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계, 상기 활성층 상부의 게이트 절연막상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 절연 기판의 전면에 불순물 이온을 주입하여 상기 게이트 전극 양측의 활성층에 소오스/드레인 영역을 형성함과 동시에 게이트 전극 하부의 활성층에 채널 이온을 주입하는 단계, 상기 소오스/드레인 영역에 콘택되는 소오스/드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 공정의 신뢰성을 향상시키는데 적당한 박막트랜지스터의 형성방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성된다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.
일반적으로 액정표시장치에 형성되는 박막 트랜지스터(이하, TFT라 한다)는 현재까지 비정질 실리콘(a-Si) TFT가 주종을 이루고 있다.
그러나 비정질 실리콘에 비하여 이동도가 높은 다결정 실리콘(poly Si)을 이용할 경우, 패널상에 별도의 구동 회로부를 부착하지 않고 내장할 수 있기 때문에, 최근에는 다결정 실리콘 TFT로의 대체가 이루어지고 있다.
즉, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 전자나 정공의 이동도가 높고 상보형(CMOS) TFT로의 구현이 가능하다. 따라서, 구동회로 IC를 본딩(bonding)으로 연결하는 대신에, 구동회로의 많은 부분을 TFT로 형성하여 화소부에 형성되는 TFT와 동시에 제작할 수 있다.
한편, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 이동도(mobility)가 굉장히 크기 때문에 HCS(hot carrier stress) 및 HDCS(high drain current stress)에 영향을 많이 받으며, 특히 채널 길이(channel length)가 짧아질수록 그 영향은 심해져서 소자의 신뢰성이 떨어지는 문제가 있다.
최근 들어 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 TFT와 비슷한 온도에서 제작이 가능하기 때문에 대형 유리 기판상에 제작이 가능하게 되었다.
상기 다결정 실리콘 TFT를 사용하는 액정표시장치는 상술한 바와 같이, 유리 기판상에 구동 회로부와 화소부가 함께 내장된 구조를 취하고 있는데, 구동 회로부의 TFT는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소부의 화소 스위치용 TFT는 오프(off)상태의 드레인 전류 값이 크기 때문에 그 작동에 장애를 일으킨다.
따라서, 화소부에서는 오프전류의 수준을 적절한 수준으로 낮추기 위하여, LDD(Lightly Doped Drain) 구조, 오프셋(offset) 구조, 듀얼 게이트(dual gate)구조 등을 채택한 TFT가 제안되고 있다.
도 1은 일반적인 액정표시장치를 나타낸 평면도이다.
도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.
그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막 트랜지스터(T)가 형성된다.
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되도록 드레인 전극(15b)을 구비하여 구성된다.
여기서, 상기 드레인 전극(15b)은 상기 화소전극(16)과 콘택홀(17)을 통해 전기적으로 연결된다.
한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.
여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.
이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.
도 2a 내지 도 2f는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 절연 기판(박막 어레이 기판)(21)상에 실리콘 산화물을 재료로 하는 버퍼층(22)을 형성하고, 상기 버퍼층(22)상에 비정질 실리콘층을 형성한다.
이어, 상기 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 다결정 실리콘층(23)상에 버퍼용 산화막(24)을 형성하고, 상기 절연 기판(21)의 전면에 문턱전압(threshold voltage) 조절을 위한 채널 이온(n형 또는 p형 불순물 이온)을 주입한다.
여기서, 상기 채널 이온 주입은 다결정 실리콘을 이용한 박막트랜지스터에 있어서 문턱전압(threshold voltage)을 제어하는 필수요소이다.
도 2c에 도시한 바와 같이, 상기 산화막(24)을 제거하고, 포토 및 식각 공정을 통해 상기 다결정 실리콘층(23)을 선택적으로 제거하여 섬 모양의 활성층(25)을형성한다.
여기서, 상기 산화막(24)은 채널 이온 주입시 데미지(damage) 때문에 게이트 절연막을 사용했을 때 소자 열화를 야기시키기 때문에 산화막(24)을 제거한다. 이때 상기 산화막(24)을 제거할 때 다결정 실리콘층(23)에 데미지가 가해짐으로써 소자의 신뢰성을 저하시킨다.
또한, 상기 산화막(24)을 제거한 후에 별도의 공정을 통해 게이트 절연막을 형성하기 때문에 공정이 복잡하다.
도 2d에 도시한 바와 같이, 상기 활성층(25)을 포함한 절연 기판(21)의 전면에 게이트 절연막(26)을 형성하고, 상기 게이트 절연막(26)상에 금속층을 형성한 후 선택적으로 제거하여 게이트 전극(27)을 형성한다.
여기서, 상기 게이트 전극(27)은 약 3000Å의 두께로 형성된다.
이어, 상기 게이트 전극(27)을 마스크로 이용하여 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(27) 양측의 활성층(25)내에 소오스/드레인 영역(28)을 형성한다.
도 2e에 도시한 바와 같이, 상기 게이트 전극(27)을 포함한 절연 기판(21)의 전면에 층간 절연막(29)을 형성하고, 상기 소오스/드레인 영역(28)의 표면이 소정부분 노출되도록 상기 층간 절연막(29) 및 게이트 절연막(26)을 선택적으로 제거하여 콘택홀(30)을 형성한다.
도 2f에 도시한 바와 같이, 상기 콘택홀(30)을 포함한 절연 기판(21)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 소오스/드레인 전극(31)을 형성한다.
그러나 상기와 같은 종래의 박막트랜지스터의 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 다결정 실리콘층상에 버퍼 산화막을 형성한 후에 채널 이온을 주입한 후 버퍼 산화막을 제거하고, 다시 게이트 절연막을 형성하는 등 공정이 복잡하고, 공정 신뢰성이 떨어진다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정을 단순화시키어 공정 신뢰성을 향상시키도록 한 박막트랜지스터의 형성방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 액정표시장치를 나타낸 평면도
도 2a 내지 도 2f는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도
도 3a 내지 도 3e는 본 발명에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
41 : 절연 기판 42 : 버퍼층
43 : 다결정 실리콘층 44 : 활성층
45 : 게이트 절연막 46 : 게이트 전극
47 : 소오스/드레인 영역 48 : 층간 절연막
49 : 콘택홀 50 : 소오스/드레인 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터의 형성방법은 절연 기판상에 버퍼층 및 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계, 상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계, 상기 활성층 상부의 게이트 절연막상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 절연 기판의 전면에 불순물 이온을 주입하여 상기 게이트 전극 양측의 활성층에 소오스/드레인 영역을 형성함과 동시에 게이트 전극 하부의 활성층에 채널 이온을 주입하는 단계, 상기 소오스/드레인 영역에 콘택되는 소오스/드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
여기서, 상기 다결정 실리콘층은 상기 버퍼층상에 비정질 실리콘층을 형성한 후 레이저 등을 조사하여 결정화시키어 형성한다.
또한, 상기 게이트 전극은 약 2000Å의 두께로 형성한다.
또한, 상기 게이트 전극은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo) 중에서 어느 하나를 사용하여 형성한다.
또한, 상기 소오스/드레인 전극은 상기 게이트 전극을 포함한 절연 기판의 전면에 층간 절연막을 형성하는 단계, 상기 소오스/드레인 영역이 소정부분 노출되도록 상기 층간 절연막 및 게이트 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 절연 기판의 전면에 도전성 금속을 형성하고 선택적으로 제거하여 소오스/드레인 전극을 형성하는 단계로 이루어진다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 박막트랜지스터의 형성방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 절연 기판(41)상에 플라즈마 CVD법으로 버퍼층(42)을 약 400㎚의 두께로 형성하고, 상기 버퍼층(42)상에 플라즈마 CVD법으로 비정질 실리콘(a-Si)층을 형성한다.
여기서, 상기 버퍼층(42)은 산화 실리콘막 또는 질화 실리콘막 등의 절연 물질이고, 상기 버퍼층(42)은 비정질 실리콘층을 형성할 때 절연 기판(41)이 대기 중으로 노출되지 않도록 하여 플라즈마 CVD 법을 이용하여 증착할 수도 있다.
한편, 상기 버퍼층(42)은 추후 공정에서 생성될 수 있는 절연 기판(41)내부의 알칼리 물질의 용출을 방지하기 위해 형성한다.
이어, 상기 비정질 실리콘층을 엑시머 레이저 어닐링에 의해 다결정화하여 다결정 실리콘층(43)을 형성한다.
여기서, 상기 비정질 실리콘층의 다결정화 공정은 비정질 실리콘층내의 탈수소화를 위하여 질소 분위기에서 약 450℃의 온도로 약 90분간 열처리하여 실시한다. 이때, 상기 엑시머 레이저로는 파장이 308㎚인 XeCl 엑시머 레이저를 이용하고 진공 중에 주사되고, 에너지 밀도는 350mJ/㎠이고, 평균 조사량은 35shot/point이다.
한편, 상기 다결정 실리콘층(43)은 다결정 실리콘을 CVD 또는 스퍼터링법으로 증착하여 형성하거나, 전술한 바와 같이, 기판위에 비정질 실리콘층을 증착한 후, 상기 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 형성할 수 있다.
또한, 상기 비정질 실리콘층의 결정화를 위해 레이저 조사뿐만 아니라 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 고상 결정화(solid phase crystallization : SPC) 방법 또는 비정질 실리콘사에 금속을 증착하여 다결정 실리콘을 형성하는 금속유도 결정화(metal induced crystallization : MIC) 방법을 사용할 수 있다.
이때, 상기 금속은 Ni, Cu, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금을 스퍼터(sputter), 진공 증발 증착기(evaporator), 또는, 금속 용액(metal solution) 등을 이용한 증착한다.
도 3b에 도시한 바와 같이, 포토 및 식각 공정을 통해 다결정 실리콘층(43)을 선택적으로 제거하여 활성층(44)을 형성한다.
도 3c에 도시한 바와 같이, 상기 활성층(44)을 포함한 절연 기판(41)의 전면에 게이트 절연막(45)을 형성하고, 상기 게이트 절연막(45)상에 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 1000~2000Å의 두께로 증착한다.
이어, 포토 및 식각 공정으로 상기 도전성 금속막을 선택적으로 제거하여 게이트 전극(46)을 형성한다.
그리고 상기 게이트 전극(46)을 포함한 절연 기판(41)의 전면에 고농도 n형 또는 p형 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(46) 양측의 활성층(44)에 소오스/드레인 영역(47)을 형성함과 동시에 상기 게이트 전극(46)을 관통하여 게이트 전극(46) 하부의 활성층(44)의 표면내에 채널이온을 주입한다.
이때 상기 게이트 전극(46)은 약 2000Å의 두께로 형성되어 있기 때문에 소오스/드레인 영역(47)을 형성하기 위한 불순물 이온 주입시에 게이트 전극(46)을 관통하여 채널 이온주입이 됨으로써 종래와 같이 별도의 버퍼 산화막을 형성한 후에 채널 이온을 주입하고, 상기 버퍼 산화막을 제거한 후에 게이트 절연막을 형성하는 등의 공정을 생략할 수 있기 때문에 공정을 단순화시킬 수 있다.
도 3d에 도시한 바와 같이, 상기 절연 기판(41)의 전면에 레이저 등과 같은 열에너지에 의한 어닐링 공정을 진행하여 각 활성층(44)에 형성된 각각의 이온영역을 활성화시킨다.
이어, 상기 절연 기판(41)의 전면에 층간 절연막(48)을 형성한다. 이때 상기 층간 절연막(50)은 CVD법에 의하여 형성할 수 있다.
여기서, 상기 층간 절연막(48)은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane)등의 유전상수가 작은 유기절연물로 형성된다.
이어, 포토 및 식각 공정을 통해 상기 소오스/드레인 영역(47)의 표면이 소정부분 노출되도록 상기 층간 절연막(48)을 선택적으로 제거하여 콘택홀(49)을 형성한다.
도 3e에 도시한 바와 같이, 상기 콘택홀(49)을 포함한 절연 기판(41)의 전면에 도전성 금속을 형성한 후, 사진식각하여 상기 콘택홀(49) 및 그에 인접한 층간 절연막(48)상에 소오스/드레인 전극(50)을 형성한다.
여기서, 상기 도전성 금속은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속이나, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy) 등을 CVD 또는 스퍼터링법으로 증착하여 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 박막트랜지스터의 형성방법은 다음과 같은 효과가 있다.
즉, 게이트 전극의 두께를 조절하여 소오스/드레인 영역을 형성하기 위한 이온 주입시에 일부의 이온들이 게이트 전극을 관통하여 문턱전압 조절을 위한 채널 영역에 도핑됨으로써 공정 단순화 및 소자의 데미지를 방지할 수 있기 때문에 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 절연 기판상에 버퍼층 및 다결정 실리콘층을 형성하는 단계;상기 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계;상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계;상기 활성층 상부의 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 절연 기판의 전면에 불순물 이온을 주입하여 상기 게이트 전극 양측의 활성층에 소오스/드레인 영역을 형성함과 동시에 게이트 전극 하부의 활성층에 채널 이온을 주입하는 단계;상기 소오스/드레인 영역에 콘택되는 소오스/드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 다결정 실리콘층은상기 버퍼층상에 비정질 실리콘층을 형성한 후 레이저 등을 조사하여 결정화시키어 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극은 1000 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극은 알루미늄(Al), 알루미늄합금(AlNd),크롬(Cr), 텅스텐(W), 몰리브덴(Mo) 중에서 어느 하나를 사용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 소오스/드레인 전극은상기 게이트 전극을 포함한 절연 기판의 전면에 층간 절연막을 형성하는 단계;상기 소오스/드레인 영역이 소정부분 노출되도록 상기 층간 절연막 및 게이트 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 절연 기판의 전면에 도전성 금속을 형성하고 선택적으로 제거하여 소오스/드레인 전극을 형성하는 단계로 이루어짐을 특징으로 하는 박막트랜지스터의 형성방법.
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| KR1020020079103A KR20040051212A (ko) | 2002-12-12 | 2002-12-12 | 박막트랜지스터의 형성방법 |
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| KR1020020079103A KR20040051212A (ko) | 2002-12-12 | 2002-12-12 | 박막트랜지스터의 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100759692B1 (ko) * | 2006-05-03 | 2007-09-17 | 삼성에스디아이 주식회사 | 유기전계발광 소자 및 그의 제조 방법 |
-
2002
- 2002-12-12 KR KR1020020079103A patent/KR20040051212A/ko not_active Application Discontinuation
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