KR20050005756A - 다결정 박막트랜지스터를 구비한 액정표시소자 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시소자는 화소부와 구동회로부를 포함하는 기판과, 상기 화소부에 형성된 제1박막트랜지스터와, 상기 구동회로부에 형성되며, 2층의 게이트전극, 상기 게이트전극과 오버랩되는 저농도불순물층을 포함하는 다결정 반도체층, 소스전극 및 드레인전극으로 구성된 제2박막트랜지스터와, 상기 구동회로부에 형성된 제3박막트랜지스터로 구성된다. 상기 제2박막트랜지스터는 다결정반도체로 이루어진 GOLDD구조 박막트랜지스터이며, 제3박막트랜지스터는 p-형 박막트랜지스터이다. 이때, 화소부에는 GOLDD구조 박막트랜지스터, LDD구조 박막트랜지스터 또는 p-형 박막트랜지스터를 배치할 수 있다.

Description

다결정 박막트랜지스터를 구비한 액정표시소자 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE HAVING AND METHOD OF FABRICATING THEREOF}
본 발명은 액정표시소자 및 그 제조방법에 관한 것으로써, 특히 게이트중첩 LDD(gate overlapped lightly doped drain, 이하 GOLDD)구조 박막트랜지스터를 구비한 액정표시소자 및 그 제조방법에 관한 것이다.
근래, 경박단소화된 평판표시소자(Flat Panel Display device)가 활발하게 연구되고 있는데, 그중에서도 액정표시소자(liquid crystal display device)가 현재 양산화되어 사용되고 있다. 이러한 액정표시소자는 투과형 표시소자로서, 각각의 화소를 개별적으로 구동하는 스위칭소자인 박막트랜지스터(thin film transistor)가 구비된 박막트랜지스터 액정표시소자(TFT LCD)가 주로 사용되고 있다.
TFT는 기본적으로 전류를 흐르는 채널이 형성되는 반도체층과, 신호가 인가됨에 따라 채널에 전계를 형성하여 전류의 흐름을 온(on), 오프(off)시키는 게이트전극과, 신호가 입력되고 출력되어 게이트전극의 온, 오프에 따라 화소에 신호를 전달하는 소스전극 및 드레인전극으로 구성된다.
일반적으로 액정표시소자는 복수의 화소가 구비되어 실제 화상이 구현되는 화소영역과 상기 화소영역에 각종 신호를 인가하는 구동회로부로 구성된다. TFT는 화소영역과 구동회로부에 모두 형성된다. 특히, 근래 COG(Chip On Glass)가 소개됨에 따라 구동회로부에 전기이동도가 높은 다결정 TFT를 형성함으로써 컴팩트화된액정표시소자를 형성하는 것이 주요 연구과제가 되고 있다.
일반적으로 구동회로부에 형성되는 TFT는 화소내에 형성되는 TFT에 비해 전기이동도가 훨씬 큰 TFT가 요구되며, 이러한 요구에 따라 주로 다결정 TFT를 형성하는 것이다.
한편, 근래 경박단소의 영상기기에 대한 요구가 증가함에 따라 액정표시소자의 크기를 감소시키기 위한 노력이 이루어지고 있다. 그러나 화상이 표시되는 화소영역의 크기를 감소하기란 불가능하므로(이 화소영역의 크기는 설정되어 있다), 실질적으로 액정표시소자의 크기 감소는 구동회로부의 면적 감소를 의미한다. 그런데, 구동회로부의 면적을 감소시키면, 필연적으로 구동회로부에 배치되는 TFT의 크기가 감소하게 된다. TFT의 크기 감소는 결국 채널의 길이 감소를 의미한다. 그런데, 이러한 채널의 길이 감소는 채널을 통과하는 핫캐리어(hot carrier)에 의한 채널층의 손상을 야기한다. 또한, 핫캐리어가 게이트 전극에 의해 형성되는 전계에 의해 채널내에 트랩(trap)됨으로써 소자의 문턱전압(threshold voltage)을 변화시켜 불량을 초래하는 문제가 발생한다.
상기의 문제를 해결하기 위하여 제안된 TFT가 채널층과 인접한 영역은 저농도의 불순물층을 형성하고 저농도의 채널영역 외곽에는 고농도의 불순물층이 형성된 LDD(lightly doped drain)구조의 TFT이다. 또한, 상기 LDD구조의 TFT는 일반적인 구조의 TFT에 비해 오프전류(off current)가 작기 때문에 누설전류를 효과적으로 방지할 수 있으며, 따라서 화질저하를 방지할 수 있다는 장점을 가진다.
그러나, 상기의 LDD구조의 TFT에서는 채널길이의 감소에 한정이 있다. 따라서, HDTV와 같은 고화질의 영상기기에 적용되는 경우 핫캐리어에 의한 채널의 손상이 발생하여 신뢰성에 문제가 발생하게 된다.
이러한 문제를 해결하기 위해 제안된 구조가 GOLDD(Gate Overlapped LDD)구조의 TFT이다. 이 GOLDD구조의 TFT에서는 게이트전극과 LDD층이 오버랩되므로, 짧은 채널(short channel)의 구성이 가능하게 되며, 그 결과 신뢰성 있는 작은 크기의 TFT의 제작이 가능해진다.
이하, 도 1a~1f를 참조하여 종래 GOLDD 구조 TFT를 제조하는 공정을 설명한다.
우선, 도 1a에서 도시된 바와 같이, 유리와 같은 투명한 물질로 이루어진 기판(101)상에 버퍼층(102)을 형성한 후, 상기 버퍼층(102)상에 실리콘과 같은 비정질반도체을 적층하고 식각하여 반도체층을 형성한다. 이어서, 상기 반도체층위에 포토레지스트패턴을 형성하여 반도체층의 일부 영역을 블로킹한 상태에서 상기 반도체층의 일부 영역에 저농도의 불순물(즉, n-이온)을 주입하여 각각 채널층(103a) 및 n+층(103b)을 형성한다.
그후, 도 1b에서 도시된 바와 같이, 상기 채널층(103a)상의 포토레지스트(104)를 제거하고 레이저를 조사하여 상기 비정질반도체층을 결정화하는 동시에 주입된 불순물 이온을 활성화시킨다.
이어서, 도 1c에서 도시된 바와 같이, 상기 채널층(103a) 및 n-층(103b) 위에 게이트절연층(105)를 형성한 후 그 위에 금속층(106)을 적층한다.
도 1d에 도시된 바와 같이, 상기 금속층(106) 위에 포토레지스트를 적층하고 사진식각공정에 의해 패터닝하여 포토레지스트패턴(107)을 형성한 후 상기 포토레지스트패턴(107)을 이용하여 금속층(106)을 식각하여 게이트전극(106a)을 형성한다. 이때, 상기의 게이트전극(106a)은 채널층(103a) 보다 크게 형성한다.
이어서, 도 1e에서 도시된 바와 같이, 상기 게이트전극(106a)을 마스크로 적용하여 고농도의 불순물이온(n+이온)을 n-층(103b)에 주입한다. 상기 n+이온의 주입에 의해 n-층(103b)의 일부(즉, 게이트전극(106a)에 의해 블로킹되지 않은 영역)가 고농도의 n+층(103c)으로 되어, 게이트전극(106a)과 저농도의 불순물영역(LDD영역)이 오버랩된다.
상기와 같이, 고농도의 불순물층(103c)을 형성한 후, 도 1f에서 도시된 바와 같이, 기판(101) 전체에 걸쳐 보호층(108)을 형성하고 상기 보호층(108)위에 금속층을 적층하고 식각하여 소오스전극(109)과 드레인전극(110)을 형성한다. 이때, 상기 소오스전극(109) 및 드레인전극(110)은 보호층(108) 및 게이트절연층(105)에 형성된 컨택홀을 통해 n+층(103c)과 접속된다.
상기한 바와 같이, GOLDD 구조 TFT의 제조공정에서는 저농도의 불순물이온과 고농도의 불순물 이온을 주입하기 위해, 2개의 마스크를 사용한다. 즉, 제1마스크를 사용하여 반도체층 위에 포토레지스트패턴을 형성한 후 저농도의 불순물을 주입하고 제2마스크를 사용하여 게이트전극을 형성한 후 이 게이트전극을 이용하여 고농도의 불순물이온을 주입하는 것이다. 한편, 포토공정에서 사용되는 마스크는 고가의 제품이다. 따라서, 종래 GOLDD구조 TFT의 제조시 상기와 같이 2개의 마스크를 사용함에 따라 제조비용이 증가하는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 제조공정이 단순하고 제조비용이 절감된 GOLDD구조 다결정 박막트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 상기 GOLDD구조 박막트랜지스터가 형성됨으로써 SOP(System On Panel)의 실현이 가능한 액정표시소자 및 그 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명에 따른 GOLDD구조 박막트랜지스터는 기판과, 상기 기판 위에 형성되며, 채널층, 저농도 불순물층 및 고농도 불순물층으로 이루어진 다결정 반도체층과, 상기 반도체층 위에 형성된 게이트절연층과, 상기 게이트절연층 위의 채널층에 대응하는 영역에 형성된 제1게이트전극과, 상기 제1게이트전극 위와 상기 게이트절연층 위의 저농도 불순물층 영역에 형성된 제2게이트전극과, 상기 고농도 불순물영역과 접촉하는 소스전극 및 드레인전극으로 구성된다.
이때, 상기 저농도 불순물층은 n-층이고 고농도 불순물층은 n+층이다. 또한, 제1게이트전극과 제2게이트전극은 다른 금속으로 이루어질 수도 있지만, 공정상의 편의를 감안하면 동일한 금속으로 형성하는 것이 바람직하다.
또한, 본 발명에 따른 액정표시소자는 화소부와 구동회로부를 포함하는 제1기판과, 상기 화소부에 형성된 제1박막트랜지스터와, 상기 구동회로부에 형성되며, 2층의 게이트전극, 상기 게이트전극과 오버랩되는 저농도불순물층을 포함하는 다결정 반도체층, 소스전극 및 드레인전극으로 구성된 제2박막트랜지스터와, 상기 구동회로부에 형성된 제3박막트랜지스터로 구성된다.
상기 저농도불순물층은 n-층이며 상기 제3박막트랜지스터는 p-형 박막트랜지스터이다. 또한, 상기 제1박막트랜지스터는 제1기판위에 형성된 2층의 게이트전극과, 상기 게이트전극 하부에 위치하며, LDD(Light Doped Drain)층의 적어도 일부가 상기 게이트전극과 오버랩되는 반도체층과, 소스전극 및 드레인전극으로 이루어진 GOLDD구조 다결정 박막트랜지스터이다. 한편, 상기 제1박막트랜지스터는 채널층, 저농도 물순물층 및 고농도 불순물층을 포함하는 반도체층과, 상기 채널층 위에 배치된 게이트전극과, 소스전극 및 드레인전극으로 이루어진 LDD구조 다결정 박막트랜지스터일 수도 있다. 그리고, 상기 제1박막트랜지스터는 p-형 박막트랜지스터로 구성될 수도 있다.
한편, 본 발명에 따른 박막트랜지스터 제조방법은 기판을 제공하는 단계와, 상기 기판 위에 다결정 반도체층을 형성하는 단계와, 상기 반도체층 위에 게이트절연층을 형성하는 단계와, 상기 게이트절연층 위에 마스크를 이용하여 제1게이트전극을 형성하는 단계와, 상기 제1게이트전극으로 반도체층을 블로킹한 상태에서 상기 반도체층에 저농도 불순물을 주입하여 저농도 불순물층을 형성하는 단계와, 상기 마스크를 이용하여 제1게이트전극 보다 큰 폭의 제2게이트전극을 형성하는 단계와, 상기 제2게이트전극으로 저농도 불순물층의 일부 영역을 블로킹한 상태에서 상기 저농도 불순물층에 고농도 불순물을 주입하여 고농도 불순물층을 형성하는 단계와, 고농도 불순물층과 접촉하는 소스전극 및 드레인전극을 형성하는 단계로 구성된다.
상기 제1게이트전극을 형성하는 단계는 상기 반도체층 위에 제1금속층을 적층하는 단계와, 마스크를 이용하여 상기 제1금속층 위에 포토레지스트패턴을 형성하는 단계와, 상기 제1금속층을 오버식각하는 단계로 이루어지며, 상기 오버식각은 등방성 식각이다. 또한, 상기 제1게이트전극은 상기 반도체층 위에 제1금속층을 적층하는 단계와, 마스크를 이용하여 상기 제1금속층 위에 포토레지스트패턴을 형성하는 단계와, 상기 포토레지스트패턴을 에이싱하는 단계와, 상기 제1금속층을 식각하는 단계에 이루어진 방법에 의해 형성할 수도 있다.
상기 제2게이트전극을 형성하는 단계는 상기 제1게이트전극 위에 제2금속층을 적층하는 단계와, 마스크를 이용하여 제2금속층 위에 포토레지스트 패턴을 형성하는 단계와, 상기 제2금속층을 식각하는 단계로 이루어진다. 또한, 상기 제2게이트전극은 제1게이트전극을 음극으로한 전기도금에 의해 형성될 수도 있다.
그리고, 본 발명에 따른 액정표시소자 제조방법은 화소부 및 구동회로부로 구분된 제1기판을 제공하는 단계와, 상기 구동회로부에 저농도 불순물층과 오버랩되는 2중의 게이트전극을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 구동회로부에 제2박막트랜지스터를 형성하는 단계와, 상기 화소부에 제3박막트랜지스터를 형성하는 단계로 구성된다.
도 1a~1f는 종래 GOLDD 구조 액정표시소자의 제조공정을 나타내는 수순도.
도 2a~2g는 본 발명에 따른 GOLDD 구조의 액정표시소자의 제조공정을 나타내는 수순도.
도 3은 액정표시소자의 구조를 나타내는 평면도.
도 4는 본 발명의 일실시예에 따른 액정표시소자의 구조를 나타내는 도면.
도 5는 본 발명의 다른 실시예에 따른 액정표시소자의 구조를 나타내는 도면.
도 6은 본 발명의 발명의 또 다른 실시예에 따른 액정표시소자의 구조를 나타내는 도면.
***** 도면의 중요부분에 대한 부호의 설명 *****
201,301,401,501:기판 202,302,402,502:버퍼 층
203a,303a,403a,503a:채널층 203b,303b,403b,503b : LDD층
205a,305a,405a,505a:제1게이트전극 206a,306a,406a,506a : 제2게이트 전극
209,309,409,509:소오스전극 210,310,410,510:드레인 전극
380,480,580:화소전극
본 발명에서는 GOLDD구조의 TFT를 제공한다. 특히, 본 발명에서는 하나의 마스크를 이용하여 저농도 불순물층과 고농도 불순물층을 형성한다. 이것을 위해, 본 발명에서는 폭이 다른 2개의 게이트전극을 형성하고 이 형성된 2개의 게이트전극으로 반도체층을 블로킹한 상태에서 저농도 불순물 및 고농도 불순물을 주입함으로써 저농도 불순물층과 고농도 불순물층을 형성한다. 이때, 금속층을 오버에칭(overetching)하거나 포토레지스트패턴을 에이싱하여 폭이 작은 게이트전극을 형성함으로써 2개의 게이트전극을 형성한다.
또한, 본 발명은 상기와 같은 구조의 TFT가 구비된 액정표시소자를 제공한다. 이때, GOLDD구조 TFT는 구동회로부 및 화소에 형성될 수 있으며, 구동회로부에는 GOLDD구조 TFT를 배치하고 화소내에는 LDD구조 TFT나 p형 TFT를 구비할 수도 잇을 것이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 GOLDD구조 TFT에 대하여 상세히 설명한다.
도 2a~2g는 본 발명에 따른 GOLDD구조 TFT의 제조방법을 나타내는 도면이다.우선, 도 2a에서 도시된 바와 같이, 유리와 같은 투명한 물질로 이루어진 기판(201)위에 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)방법 등에 의해 SiOx 등과 같은 절연물질을 적층하여버퍼층(202)을 형성한다. 이어서, 상기 버퍼층(202) 위에 비정질실리콘과 같은 비정질반도체를 PECVD 방법에 의해 형성한 후 상기 비정질반도체를 결정화하고 식각하여 다결정 반도체층(203)을 형성한다.
이때, 결정화 방법은 현재 알려진 방법, 즉 고온결정화방법과 저온결정화방법에 의해 실행될 수 있다. 고온결정화방법은 비정질반도체층을 고온의 노(furnace)내에서 가열하여 결정화를 유도하는 방법이고 저온결정화방법은 비정질반도체층에 고에너지를 갖는 레이저를 순차적으로 조사하여 비정질반도체층을 결정화하는 방법이다.
통상적으로, 유리는 600℃ 이상의 고온에서 변형되므로 유리를 기판으로 사용하는 액정표시소자의 제조공정에는 고온결정화방법이 적합하지 않으며, 600℃ 이하의 저온에서 실행되는 저온결정화방법이 본 발명에서 유용하게 사용될 수 있다.
비정질물질이 결정화되는 과정을 간단히 살펴보면 다음과 같다. 비정질반도체층이 용융되면 용융된 반도체물질의 원자들이 임의로 발생하는 핵을 중심으로 결정 성장하여 단위 결정체를 만들고 상기 단위 결정체들이 경계를 이루며 다결정의 실리콘이 된다. 상기 단위 결정체의 경계면을 그레인 경계라 부르며 상기 그레인 경계는 소자의 전기이동도 등의 특성에 중요한 역할을 한다.
다결정 실리콘 층을 전자가 통과할 때 전자는 그레인경계를 통과하는데 통과되는 그레인경계가 작을수록 전자의 이동도가 향상된다. 통상적으로 실리콘의 경우, 비정질상태의 전기이동도가 약 0.1 ~ 0.2cm2/Vsec 이고 일반적인 열처리방법으로 제작된 다결정상태에서의 전기이동도가 약 10 ~ 20cm2/Vsec 정도인데 반해, 엑시머레이저(eximer laser)를 이용하여 제작된 다결정상태의 전기이동도는 약 100cm2/Vsec 이상이 된다. 이러한 특성으로 인해 본 발명에서는 주로 다결정반도체를 이용한다.
특히, 본 발명에서는 수평으로 결정 성장된 다결정반도체층을 사용한다. 수평 성장된 다결정반도체는 결정화가 수평으로 이루어 있으므로 수평방향으로의 그레인의 크기가 증가하게 된다. 따라서 TFT를 형성했을 때 채널층이 형성되는 그레인의 경계가 최소화되어 전기이동도가 더욱 향상되며, 그 결과 고속의 작동이 가능하게 된다.
상기와 같이, 결정화된 반도체층을 포토리소그래피공정을 통해 패터닝함으로써 특정 패턴의 다결정 반도체층(203)을 형성하게 된다. 반도체층(203)이 형성된 기판(201) 위에는 SiNx 또는 SiOx 등으로 이루어지는 게이트절연층(204)이 형성되고 그 위에 스퍼터링(sputtering)방법이나 증착(evaportion)방법에 의해 제1금속층(205)이 형성된다.
이어서, 도 2b에 도시된 바와 같이, 상기 제1금속층(205) 위에 포토레지스트를 적층하고 마스크를 이용하여 현상하여 제1포토레지스트패턴(216)을 형성한다. 이후, 상기 제1포토레지스트패턴(216)을 이용하여 제1금속층(205)을 식각하여 제1게이트전극(205a)을 형성한다. 이때, 상기 제1금속층(205)의 식각은 등방성식각의 특성을 갖는 습식식각으로 이루어지므로, 상기 제1금속층(205)은 오버식각(overetching)된다. 따라서, 제1포토레지스트패턴(216)의 하부에는 포토레지스트패턴(126) 보다 작은 폭의 제1게이트전극(205a)이 형성된다.
그후, 도 2c에 도시된 바와 같이, 상기 제1포토레지스트패턴(216)을 제거한 후, 상기 제1게이트전극(205a)으로 반도체층(203)의 일부를 블로킹한 상태에서 저농도의 불순물(예를 들어, n-이온)을 주입하여 채널층(203a) 및 저농도불순물층, 즉 n-층(203b)을 형성한다. 이때, 도면에 도시된 바와 같이, 채널층(203a)은 제1게이트전극(205a) 하부에 위치하고 n-층(203b)은 상기 채널층(203a)의 양측면에 위치한다.
이어서, 도 2d에 도시된 바와 같이 제1게이트전극(205a)이 형성된 게이트절연층(204) 위에 스퍼터링방법이나 증착방법에 의해 제2금속층(206)을 형성한 후, 상기 제2금속층(206) 위에 포토레지스트를 적층하고 현상하여, 도 2e에 도시된 바와 같이 제2포토레지스트패턴(207)을 형성한다. 이때, 상기 제2포토레지스트패턴(207)의 현상시 사용되는 마스크는 제1게이트전극(205a)을 형성하기 위해 사용된 마스크, 즉 제1포토레지스터패턴(216)을 현상하기 위해 사용한 마스크와 동일한 마스크이다. 따라서 제2포토레지스터패턴(207)의 폭은 제1포토레지스트패턴(216)과 동일한 크기로 형성된다.
상기와 같이 형성된 제2포토레지스트패턴(207)을 이용하여 제2금속층(206)을 식각하여 제2게이트전극(206a)을 형성한다. 제1금속층(205)을 식각할 때는 등방성 식각에 의해 상기 제1금속층(205)이 오버식각(over etching)되는 반면에, 제2금속층(206)의 식각은 비등방성 식각되므로, 식각후에는 제2포토레지스트패턴(207) 하부의 금속층만이 남게 된다. 다시 말해서, 제1게이트전극(205a)에 비해 제2게이트전극(206a)이 폭이 더 크게 된다. 이때, 상기 제2게이트전극(206a)는 단순히 제1게이트전극(205a) 위에 형성되는 것이 아니라, 상기 제1게이트전극(205a)을 완전히 덮게 된다. 따라서, 상기 제2게이트전극(206a)은 n-층(203b) 상부에도 위치하게 된다.
상기와 같이, 제2게이트전극(206a)을 형성함에 따라 채널층(203a)의 양측면의 일부 영역이 상기 제2게이트전극(206a)에 의해 블로킹한다. 따라서, 도 2f에 도시된 바와 같이, 제2포토레지스트패턴(207)을 제거한 후 n-층(203b)에 고농도의 불순물이온(즉, n+이온)을 주입하면 제2게이트전극(206a)에 의해 블로킹되지 않은 영역에만 불순물이 주입되어 고농도 불순물층(즉, n+층)(203c)이 된다. 이때, 고농도 불순물이온이 주입되지 않은 제2게이트전극(206a) 하부 영역은 그대로 n-층(203b)을 유지하게 된다. 결국 채널층(203a), 제2게이트전극(206a)과 오버랩되는 저농도 n-층(203b) 및 고농도 n+층(203c)으로 이루어진 GOLDD구조를 형성할 수 있게 된다.
이어서, 도 2g에 도시된 바와 같이 제2게이트전극(206a)이 형성된 기판(201) 전체에 걸쳐서 절연층(211)을 적층한 후 그 위에 소스전극(209) 및 드레인전극(210)을 형성함으로써 GOLDD구조의 TFT를 완성한다. 이때, 상기절연층(211) 및 게이트절연층(204)에는 컨택홀이 형성되어 소스전극(209) 및 드레인전극(210)이 각각 상기 컨택홀을 통해 고농도 n+층(203c)과 접촉하게 된다.
상술한 바와 같이, 본 발명에서는 하나의 마스크를 이용하여 폭이 다른 2개의 게이트전극을 형성하고 상기 게이트전극으로 반도체층을 블로킹한 상태에서 저농도불순물 및 고농도불순물을 주입한다. 따라서, 폭이 좁은 제1게이트전극(205a)의 하부에는 채널층(203a)이 형성되고 폭이 넓은 제2게이트전극(206a)의 하부에는 저농도의 불순물층(203b), 즉 LDD층이 형성된다. 다시 말해서, 게이트전극(206a)과 LDD층(203b)이 오버랩되는 GOLDD구조의 TFT가 완성되는 것이다.
제1게이트전극(205a)과 제2게이트전극(205b)은 동일한 금속으로 이루어질 수도 있지만, 다른 금속으로 이루어질 수도 있다. 다시 말해서, 상기 제1게이트전극(205a)과 제2게이트전극(205b)은 Cu, Mo, Ta, Cr, Ti, Al 또는 Al합금 등과 같은 금속으로 이루어질 수 있다.
한편, 상기 방법에서는 동일한 폭을 갖는 2개의 포토레지스트패턴(216,207)을 형성한 후 식각방법을 달리하여(즉, 등방성식각과 이방성식각), 금속층(205,206)의 식각되는 정도를 다르게 함으로써 폭이 다른 2개의 게이트전극(205a,206a)을 형성하였지만, 식각방법이 아닌 다른 방법으로도 하나의 마스크를 이용하여 폭이 다른 2개의 게이트전극(205a,206a)을 형성할 수 있다. 일반적으로 포토레지스트는 에이싱(ashing)공정에 의해 제거된다. 이러한 공정은 특히 금속층의 패터닝후 포토레지스트를 제거(stripping)할 때 사용한다.
본 발명에서는 이러한 에이싱공정을 이용함으로써 하나의 마스크에 의해 폭이 다른 2개의 게이트전극(205a,206a)을 형성할 수 있게 된다. 즉, 포토레지스트를 설정 폭(즉, 마스크에 대응하는 폭)으로 패터닝한 후 상기 패터닝된 포토레지스트를 에이싱함으로서 원하는 폭의 포토레지스트패턴(216)만이 제1금속층(205) 위에 남아 있게 하며, 상기 제1포토레지스트패턴(216)을 이용한 비등성식각에 의해 제1게이트전극(205a)을 형성하는 것이다. 이때, 포토레지스트의 에이싱은 형성하고자 하는 제1게이트전극(205a)의 폭에 따라 그 조건이 달라질 것이다. 또한, 제2게이트전극(205a)은 마스크에 대응하는 폭의 포토레지스트패턴(207)을 이용하여 금속층(206)을 식각함으로써 형성하게 된다.
상기와 같이, 포토레지스트의 에이싱에 의해 다른 폭의 게이트전극(205a,206a)의 형성하는 경우, 동일한 식각액(즉, 동일한 종류 및 동일한 농도 등)과 동일한 식각조건(식각시간 및 환경 등)에 의해 시각공정이 이루어지므로, 제조공정이 단순화되고 제1게이트전극(205a)의 폭 조절이 용이해질 것이다.
또한, 상기 방법에서는 제1게이트전극(205a) 및 제2게이트전극(206a)을 형성하기 위해, 증착이나 스퍼터링과 같은 포토리소그래피공정에 의해 금속층(205,206)을 형성하였지만, 본 발명의 게이트전극(205a,206a)이 상기와 같은 포토리소그래피공정에 의해서만 형성되는 것이 아니라 다른 방법에 의해 형성될 수도 있을 것이다.
특히, 본 발명에서는 제2게이트전극(206a)은 제1게이트전극(205a) 위에 직접 형성되어 접촉되므로, 상게 제1게이트전극(205a)을 이용한 전기도금에 의해 상기제2게이트전극(206a)을 형성할 수도 있을 것이다. 즉, 제1게이트전극(205a)과 대향전극(양극)을 금속이온이 함유된 전해질 속에 넣은 후 전압을 인가하면 전해질속의 금속이온이 제1게이트전극(205a)의 전자와 결합하여 상기 제1게이트전극(205a) 위에는 일정 두께의 제2게이트전극(205a)이 형성되는 것이다.
상기와 같이, 전기도금에 의해 제2게이트전극(206a)을 형성하는 경우 다음과 같은 효과를 얻을 수 있다.
첫째, 제조공정이 단순화된다. 금속층의 형성, 포토레지스트의 도포, 현상 및 경화, 금속층의 에칭, 포토레지스트의 제거 등으로 이루어진 포토리소그래피공정에 비해 전기도금공정은 전해질속에 제1게이트전극(205a)이 형성된 기판을 넣은 후 전압을 인가해 주면 되므로, 공정이 단순화된다.
둘째, 제조비용이 절감된다. 포토리스그래피공정에서는 고가의 진공장치가 필요할 뿐만 아니라 고가의 포토레지스트나 식각액을 사용해야만 하는데 비해, 전기도금에서는 고가의 장치와 화학약품을 필요로 하지 않으므로 제조비용이 절감되는 것이다.
셋째, 특성이 좋은 TFT의 제조가 가능하게 된다. 포토리소그래피공정에 의해 제2게이트전극(206a)을 형성하는 경우 비록 동일한 마스크를 이용하여 제1게이트전극(205a)과 제2게이트전극(205b)을 형성하지만 2번의 포토리소그래피공정이 필요하게 된다. 비록 마커(marker)를 이용하여 마스크를 정렬함으로써 제2게이트전극(206a)을 원하는 위치에 형성하지만, 실질적으로 마커를 이용한 정렬에는 한계가 있으므로 실제 제2게이트전극(206a)을 형성하는 경우 오차가 발생하게된다. 그런데, 상기와 같은 제2게이트전극(206a)의 오차는 그 하부에 형성되는 LDD층(203b)의 오차를 야기하게 되므로 TFT의 특성이 저하된다. 반면에, 전기도금을 이용하는 경우 제1게이트전극(205a)에 금속이온이 흡착되어 제2게이트전극(206a)이 형성되므로, 자기정렬(self-aligning)이 가능하게 된다. 따라서, 항상 원하는 위치에 제2게이트전극(206a)이 형성되며, 그 결과 설정된 폭을 갖는 LDD층(203b)의 형성이 가능하게 된다.
상기한 바와 같이, 본 발명에서는 게이트전극을 2중으로 형성함으로써 저렴한 비용으로 GOLDD구조의 TFT를 제작할 수 있게 된다. 이러한 GOLDD구조의 TFT는 주로 액정표시소자에 사용되는데, 상기 GOLDD구조 TFT가 적용된 액정표시소자를 상세히 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 액정표시소자는 복수의 화소가 형성되어 실제 화상을 구비하는 화소부와 상기 화소부 외곽에 형성되어 상기 화소부내에 신호를 공급하는 구동회로부로 구성된다. 화소부내에는 복수의 게이트라인(356)과 데이터라인(258)이 종횡으로 배열되어 화소를 정의하며 상기 화소내에는 TFT(359)가 형성되어 있다.
구동회로부에는 게이트라인(256)에 주사신호를 인가하는 게이트구동회로(352)와 데이터라인(358)에 데이터신호를 인가하는 데이터구동회로(354)가 구비되어 있다. 종래에는 상기 구동회로부의 게이트구동회로(352)와 데이터구동회로(354)는 IC(Integrated Circuit)로 제작되어 TCP(Tape Carrier Pakage)에 실장되지만, 근래에는 화소부가 형성되는 유리기판상에 직접 실장함으로써 액정표시소자의 불필용한 영역(즉, 화상이 표시되지 않은 영역)을 최소화하고 있다. 더욱이, 현재에는 전기이동도가 높은 다결정트랜지스터를 화소내에 형성되는 TFT와 동시에 형성함으로써 불필요한 영역의 감소와 공정상의 간편함을 실현할 수 있는 액정표시소자가 활발하게 연구되고 있다.
본 발명에서 제안된 GOLDD구조의 TFT는 다결정 TFT로서 화소부에도 형성될 수 있지만 특히 구동회로부에 형성되어 구동시스템이 일체로 직접화된 액정표시소자의 제작이 가능하게 된다. 이하에서는 상기 GOLDD구조가 적용된 액정표시소자에 대해 설명한다.
우선, 도 4는 GOLDD구조의 TFT가 화소부 및 구동회로부에 형성된 구조의 액정표시소자를 나타내는 도면이다. 도면에 도시된 바와 같이, 구동회로부에는 n형 GOLDD구조의 TFT와 p형 TFT로 이루어진 CMOS(Complementary Metal Oxide Semiconductor) TFT가 형성되어 있으며, 화소부에는 GOLDD구조의 TFT가 형성되어 있다. 다시 말해서, 이 구조의 액정표시소자에는 GOLDD구조의 TFT가 화소부와 구동회로부에 모두 형성되는 것이다.
도면에 도시된 바와 같이, 구동회로부 및 화소부에 형성된 GOLDD구조의 TFT는 도 2g에 도시된 GOLDD구조의 TFT와 동일한 구조로 이루어져 있으며, 그 제조공정도 동일할 것이다. 즉, 게이트전극은 동일한 마스크를 이용하여 형성된 폭이 다른 제1게이트전극(305a,365a) 및 제2게이트전극(306a,366a)으로 이루어져 있으며, 상기 제2게이트전극(306a,366a)는 저농도 불순물층, 즉 LDD층(303b,363b)과 오버랩되어 있다. 이때, LDD층(303b,363b)은 제1게이트전극(305a,365a)을 마스크로 사용하여 저농도 불순물을 주입함으로써 형성되고 고농도 불순물층(303c,363c)은 제2게이트전극(306a,366a)을 마스크로 사용하여 고농도 불순물을 주입함으로써 형성된다.
구동회로부에는 p-형 TFT가 형성되어 있다. 상기 p-형 TFT는 GOLDD구조의 TFT와 동일한 공정에 의해 형성되는 것으로, GOLDD구조 TFT의 제1게이트전극(305a,365a)이나 제2게이트전극(306a,366a)의 형성시 게이트전극(335)이 형성되며, 상기 게이트전극(335)을 마스크로 사용하여 p-형 불순물이 주입됨으로써 p-형 불순물층(333b)이 형성된다.
한편, 상기 도면에서는 구동회로부의 GOLDD구조 TFT가 n-형 TFT로 형성되어 p-형 TFT와 CMOS를 형성한다. 이때, 상기 화소내에 형성되는 GOLDD구조 TFT는 p-형 TFT도 가능하지만 n-형으로 형성하는 것이 공정상 바람직할 것이다. 또한, 구동회로부의 CMOS도 p-형 GOLDD구조 TFT와 n-형 박막트랜지스로 형성할 수도 있을 것이다.
한편, 화소부 및 구동회로부에는 기판(301) 전체에 걸쳐서 보호층(passivation layer;314)이 형성되어 있으며, 화소부의 보호층(314) 위에는 컨택홀을 통해 드레인전극(370)과 접속되는 ITO(Indium Tin Oxide)와 같은 투명한 물질로 이루어진 화소전극(380)이 형성된다. 또한, 도면에는 도시하지 않았지만, 상기 기판(301)은 R(Red), G(Green), B(Blue)로 이루어진 컬러필터층이 형성된 기판과 합착되고 그 사이에 액정층이 형성됨으로써 액정표시소자가 완성된다.
상기한 바와 같이, 본 발명의 GOLDD구조 TFT가 액정표시소자에 적용됨으로써다음과 같은 장점을 가진다. 첫째, 제조비용이 절감된다. 이전에 언급한 바와 같이, 본 발명에 적용된 GOLDD구조 TFT는 2개의 게이트전극을 형성함으로써 제조공정이 단순화되므로 액정표시소자 제조공정이 단순화되고 제조비용이 절감된다. 둘째, 동작속도가 향상된 액정표시소자를 얻을 수 있게 된다. GOLDD구조 TFT는 일반적인 LDD구조 TFT에 비해 전기이동도가 크므로 동작속도가 향상된 액정표시소자를 얻을 수 있게 되는 것이다. 셋째, 면적이 최소화된 액정표시소자를 제조할 수 있게 된다. GOLDD구조 TFT는 짧은 채널의 구성이 가능하므로 TFT의 면적을 감소시킬 수 있게 된다. 따라서, GOLDD구조 TFT가 배치되는 화상비표시영역의 면적을 최소화할 수 있게 되며, 그 결과 액정표시소자의 면적을 최소화할 수 있게 된다(물론, 화상이 표시되는 화면을 감소되지 않는다). 넷째, 개구율이 향상된 액정표시소자를 제공할 수 있게 된다. GOLDD구조 TFT가 최소의 면적으로 형성되므로, 상기 GOLDD구조 TFT가 화소내에 형성된 액정표시소자의 경우 개구율이 향상된다. 다섯째, 신뢰성이 향상된 액정표시소자를 제작할 수 있게 된다. GOLDD구조 TFT는 일반적인 TFT나 LDD구조 TFT에 비해 핫캐리어에 의한 채널층의 손상이 최소화되므로 TFT의 신뢰성이 증가하게 되며, 따라서 액정표시소자의 신뢰성 역시 향상되는 것이다.
한편, 화소부에는 GOLDD구조 TFT가 아닌 다른 구조의 TFT가 형성될 수도 있다. 물론, 이 경우에도 구동회로부에는 GOLDD구조 TFT가 형성된다.
도 5는 화소부에 LDD구조 TFT가 형성된 액정표시소자의 구조를 나타내는 도면이다. 이때, 도 4와 동일한 구성에 대해서는 설명을 생략하고 다른 구성에 대해서만 설명한다. 도면에 도시된 바와 같이, 구동회로부에는 n-형의 GOLDD구조 TFT및 p-형 TFT로 이루어진 CMOS TFT가 형성되어 있는 반면에, 화소부에는 LDD구조 TFT가 형성되어 있다. GOLDD구조 TFT에서는 2개의 게이트전극(405a,406a)이 형성되고 제2게이트전극(406a)이 LDD층(403b)과 오버랩되는 반면에, LDD구조 TFT에서는 하나의 게이트전극(465)이 형성되고 상기 게이트전극(465)은 LDD층(463b)과는 오버랩되지 않는다. 다시 말해서, LDD구조 TFT에서는 채널층(463a)이 게이트전극(465)과 대응되도록 형성되고 LDD층(463b)은 상기 채널층(463a)의 양측면에 형성된다. LDD구조 TFT의 게이트전극(465)은 GOLDD구조 TFT의 제1게이트전극(405a) 또는 제2게이트전극(406a) 형성시 형성될 수 있다.
또한, 도 6은 화소부에 p-형 TFT가 형성된 구조의 액정표시소자를 나타내는 도면이다. 도면에 도시된 바와 같이, 구동회로부에는 n-형 GOLDD구조 TFT와 p-형 TFT로 이루어진 CMOS TFT가 형성되는 반면에, 화소부에는 p-형 TFT가 형성된다. 따라서, 화소부에 형성되는 TFT에는 LDD층이 존재하지 않는다. 이때, 화소부의 p-형 TFT는 구동회로부의 p-형 TFT와 동일한 공정에 의해 형성될 것이다(물론, GOLDD구조 TFT와도 동일한 공정에 의해 형성될 것이다. 이 경우, 화소부의 p-형 TFT의 게이트전극(565)은 GOLDD구조 TFT의 제1게이트전극(505a) 또는 제2게이트전극(506a) 형성시 형성될 것이다).
상기 화소부에 형성되는 TFT는 p-형 TFT 대신 n-형 TFT로 형성할 수도 있다. 그러나, p-형 TFT의 오프전류가 n-형 TFT의 오프전류 보다 작다는 점을 감안하면, p-형 TFT를 사용하는 것이 더 바람직할 것이다.
본 발명은 상술한 바와 같이, GOLDD구조 TFT를 액정표시소자에 적용함으로써 동작속도가 빠르며 신뢰성이 향상된 액정표시소자를 제작할 수 있게 된다. 또한, 본 발명에서는 하나의 마스크에 의해 게이트전극을 형성하고 저농도 불순물 및 고농도 불순물을 주입하므로 제조공정이 단순화되고 제조비용이 절감된 액정표시소자를 얻을 수 있게 된다.

Claims (56)

  1. 기판;
    상기 기판 위에 형성되며, 채널층, 저농도 불순물층 및 고농도 불순물층으로 이루어진 다결정 반도체층;
    상기 반도체층 위에 형성된 게이트절연층;
    상기 게이트절연층 위의 채널층에 대응하는 영역에 형성된 제1게이트전극;
    상기 제1게이트전극 위와 상기 게이트절연층 위의 저농도 불순물층 영역에 형성된 제2게이트전극; 및
    상기 고농도 불순물영역과 접촉하는 소스전극 및 드레인전극으로 구성된 박막트랜지스터.
  2. 제1항에 있어서, 상기 다결정 반도체층은 다결정 실리콘층을 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 상기 저농도 불순물층은 n-층인 것을 특징으로 하는 박막트랜지스터.
  4. 제1항에 있어서, 상기 고농도 불순물층은 n+층인 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서, 상기 제1게이트전극과 제2게이트전극은 동일한 금속으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  6. 제1항에 있어서, 상기 기판 위에 형성된 버퍼층을 추가로 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제1항에 있어서, 상기 기판 위에 적층되어 그 위에 소스전극 및드레인전극이 형성되며, 컨택홀이 구비되어 상기 소스전극 및 드레인전극이 상기 컨택홀을 통해 고농도불순물층에 접촉되는 것을 특징으로 하는 박막트랜지스터.
  8. 기판;
    상기 기판 위에 형성된 적어도 2중의 층으로 이루어진 게이트전극;
    채널층, 상기 게이트전극과 오버랩되는 저농도 불순물층 및 고농도불순물층으로 이루어진 다결정 반도체층; 및
    상기 반도체층과 접촉하는 소스전극 및 드레인전극으로 구성된 박막트랜지스터.
  9. 제8항에 있어서, 상기 게이트전극은,
    제1게이트전극; 및
    상기 게이트전극 보다 큰 폭을 갖는 제2게이트전극으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  10. 제9항에 있어서, 채널층은 제1게이트전극 하부에 위치하는 것을 특징으로 하는 박막트랜지스터.
  11. 제9항에 있어서, 저농도 불순물층은 제2게이트전극과 오버랩되는 것을 특징으로 하는 박막트랜지스터.
  12. 기판;
    상기 기판위에 형성된 2층의 게이트전극;
    상기 게이트전극 하부에 위치하며, LDD(Light Doped Drain)층의 적어도 일부가 상기 게이트전극과 오버랩되는 다결정 반도체층; 및
    소스전극 및 드레인전극으로 구성된 GOLDD(Gate Overlapped Light Doped Drain) 박막트랜지스터.
  13. 제1기판 및 제2기판;
    상기 제1기판에 형성되어 복수의 화소를 정의하는 복수의 게이트라인 및 데이터라인;
    상기 화소내에 배치되며, 채널층, 저농도 불순물층 및 고농도 불순물층으로 이루어진 다결정 반도체층과, 상기 반도체층 위에 형성된 게이트절연층과, 상기 게이트절연층 위의 채널층에 대응하는 영역에 형성된 제1게이트전극과, 상기 제1게이트전극 위와 상기 게이트절연층 위의 저농도 불순물층 영역에 형성된 제2게이트전극과, 상기 고농도 불순물영역과 접촉하는 소스전극 및 드레인전극으로 이루어진 박막트랜지스터;
    상기 화소영역에 형성된 화소전극;
    상기 제2기판에 형성된 컬러필터층; 및
    상기 제1기판 및 제2기판 사이에 형성된 액정층으로 구성된 액정표시소자.
  14. 제13항에 있어서, 상기 저농도 불순물층은 n-층이고 상기 고농도 불순물층은 n+층인 것을 특징으로 하는 박막트랜지스터.
  15. 제13항에 있어서, 상기 제1게이트전극과 제2게이트전극은 동일한 금속으로 이루어진 것을 특징으로 하는 액정표시소자.
  16. 제13항에 있어서, 상기 박막트랜스터 위에 형성되고 상부에 화소전극이 형성되며, 컨택홀을 구비하여 화소전극이 상기 컨택홀을 통해 드레인전극과 접속되는 것을 특징으로 하는 액정표시소자.
  17. 화소부와 구동회로부를 포함하는 제1기판;
    상기 화소부에 형성된 제1박막트랜지스터;
    상기 구동회로부에 형성되며, 2층의 게이트전극, 상기 게이트전극과 오버랩되는 저농도불순물층을 포함하는 다결정 반도체층, 소스전극 및 드레인전극으로 구성된 제2박막트랜지스터; 및
    상기 구동회로부에 형성된 제3박막트랜지스터로 구성된 액정표시소자.
  18. 제17항에 있어서, 상기 저농도불순물층은 n-층인 것을 특징으로 하는 액정표시소자.
  19. 제18항에 있어서, 상기 제3박막트랜지스터는 p-형 박막트랜지스터인 것을 특징으로 하는 액정표시소자.
  20. 제17항에 있어서, 상기 제1박막트랜지스터는 GOLDD 박막트랜지스터인 것을 특징으로 하는 액정표시소자.
  21. 제20항에 있어서, 상기 제1박막트랜지스터는,
    제1기판위에 형성된 2층의 게이트전극;
    상기 게이트전극 하부에 위치하며, LDD(Light Doped Drain)층의 적어도 일부가 상기 게이트전극과 오버랩되는 다결정 반도체층; 및
    소스전극 및 드레인전극으로 이루어진 것을 특징으로 하는 액정표시소자.
  22. 제17항에 있어서, 상기 제1박막트랜지스터는 LDD박막트랜지스터인 것을 특징으로 하는 액정표시소자.
  23. 제22항에 있어서, 상기 제1박막트랜지스터는,
    채널층, 저농도 물순물층 및 고농도 불순물층을 포함하는 다결정 반도체층;
    상기 채널층 위에 배치된 게이트전극; 및
    소스전극 및 드레인전극으로 이루어진 것을 특징으로 하는 액정표시소자.
  24. 제17항에 있어서, 상기 제1박막트랜지스터는 p-형 박막트랜지스터인 것을 특징으로 하는 액정표시소자.
  25. 제17항에 있어서,
    컬러필터층이 형성된 제2기판; 및
    상기 제1기판 및 제2기판 사이에 형성된 액정층을 추가로 포함하는 것을 특징으로 하는 액정표시소자.
  26. 기판을 제공하는 단계;
    상기 기판 위에 다결정 반도체층을 형성하는 단계;
    상기 반도체층 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 위에 마스크를 이용하여 제1게이트전극을 형성하는 단계;
    상기 제1게이트전극으로 반도체층을 블로킹한 상태에서 상기 반도체층에 저농도 불순물을 주입하여 저농도 불순물층을 형성하는 단계;
    상기 마스크를 이용하여 제1게이트전극 보다 큰 폭의 제2게이트전극을 형성하는 단계;
    상기 제2게이트전극으로 저농도 불순물층의 일부 영역을 블로킹한 상태에서 상기 저농도 불순물층에 고농도 불순물을 주입하여 고농도 불순물층을 형성하는 단계; 및
    고농도 불순물층과 접촉하는 소스전극 및 드레인전극을 형성하는 단계로 구성된 박막트랜지스터 제조방법.
  27. 제26항에 있어서, 상기 다결정반도체층을 형성하는 단계는,
    다결정 실리콘층을 적층하는 단계; 및
    적층된 다결정 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제26항에 있어서, 상기 다결정 반도체층을 형성하는 단계는,
    비정질반도체층을 적층하는 단계;
    상기 비정질반도체층에 열을 인가하여 결정화하는 단계; 및
    결정화된 반도체층을 식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  29. 제26항에 있어서, 상기 다결정 반도체층을 형성하는 단계는,
    비정질반도체층을 적층하는 단계;
    상기 비정질반도체층에 레이저를 조사하여 결정화하는 단계; 및
    결정화된 반도체층을 식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  30. 제26항에 있어서, 상기 제1게이트전극을 형성하는 단계는,
    상기 반도체층 위에 제1금속층을 적층하는 단계;
    마스크를 이용하여 상기 제1금속층 위에 포토레지스트패턴을 형성하는 단계; 및
    상기 제1금속층을 오버식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  31. 제26항에 있어서, 상기 제1게이트전극을 형성하는 단계는,
    상기 반도체층 위에 제1금속층을 적층하는 단계;
    마스크를 이용하여 상기 제1금속층 위에 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트패턴을 에이싱하는 단계; 및
    상기 제1금속층을 식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  32. 제26항에 있어서, 상기 제2게이트전극을 형성하는 단계는,
    상기 제1게이트전극 위에 제2금속층을 적층하는 단계;
    마스크를 이용하여 제2금속층 위에 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2금속층을 식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  33. 제26항에 있어서, 상기 제2게이트전극을 형성하는 단계는,
    상기 제1게이트전극과 대향 전극을 전해질 속에 넣은 단계; 및
    전압을 인가하여 상기 제1게이트전극 위에 금속층을 전기 도금하는 단계로 이루어진 것을 특징으로 하는 방법.
  34. 제26항에 있어서, 상기 제1게이트전극과 제2게이트전극은 동일한 금속으로 이루어진 것을 특징으로 하는 방법.
  35. 제26항에 있어서, 상기 저농도 물순물은 n-이온이고 고농도 불순물은 n+이온인 것을 특징으로 하는 방법.
  36. 제26항에 있어서, 상기 기판 위에 버퍼층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  37. 제26항에 있어서,
    상기 제2게이트전극 위에 절연층을 형성하는 단계; 및
    상기 절연층에 고농도 불순물층과 드레인전극이 접촉하는 컨택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  38. 다결정 반도체층이 형성된 기판을 제공하는 단계;
    상기 반도체층 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 위에 제1게이트전극을 형성하는 단계;
    상기 제1게이트전극을 마스크로 사용하여 상기 반도체층에 저농도 불순물을 주입하는 단계;
    상기 제1게이트전극 보다 큰 폭의 제2게이트전극을 형성하는 단계;
    상기 제2게이트전극을 마스크로 사용하여 반도체층에 고농도 불순물을 주입하는 단계; 및
    소스전극 및 드레인전극을 형성하는 단계로 구성된 박막트랜지스터 제조방법.
  39. 제38항에 있어서, 상기 제1게이트전극 및 제2게이트전극은 포토리소그래피공정에 의해 형성되는 것을 특징으로 하는 방법.
  40. 제39항에 있어서, 상기 제1게이트전극 및 제2게이트전극은 동일한 마스크에 의해 형성되는 것을 특징으로 하는 방법.
  41. 제40항에 있어서, 상기 제1게이트전극을 형성하는 단계는,
    제1금속층을 형성하는 단계;
    상기 마스크에 의해 포토레지스터패턴을 형성하는 단계; 및
    상기 제1금속층을 오버식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  42. 제40항에 있어서, 상기 제1게이트전극을 형성하는 단계는,
    제1금속층을 형성하는 단계;
    상기 마스크에 의해 포토레지스터패턴을 형성하는 단계;
    상기 포토레지스트패턴을 에이싱하여 폭을 감소시키는 단계; 및
    상기 제1금속층을 식각하는 단계로 이루어진 것을 특징으로 하는 방법.
  43. 제38항에 있어서, 상기 제1게이트전극은 포토리소그래피공정에 의해 형성되고 제2게이트전극은 전기도금에 의해 형성되는 것을 특징으로 하는 방법.
  44. 제1기판 및 제2기판을 제공하는 단계;
    상기 제1기판 위에 다결정 반도체층을 형성하는 단계;
    상기 반도체층 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 위에 마스크를 이용하여 제1게이트전극을 형성하는 단계;
    상기 제1게이트전극으로 반도체층을 블로킹한 상태에서 상기 반도체층에 저농도의 불순물을 주입하여 저농도 불순물층을 형성하는 단계;
    상기 마스크를 이용하여 제1게이트전극 보다 큰 폭의 제2게이트전극을 형성하는 단계;
    상기 제2게이트전극으로 저농도 불순물층의 일부 영역을 블로킹한 상태에서 상기 저농도 불순물층에 고농도 불순물을 주입하여 고농도 불순물층을 형성하는 단계;
    고농도 불순물층과 접촉하는 소스전극 및 드레인전극을 형성하는 단계;
    상기 제1기판 전체에 걸쳐 보호층을 형성하는 단계;
    상기 보호층 위에 화소전극을 형성하는 단계;
    제2기판에 컬러필터층을 형성하는 단계; 및
    제1기판과 제2기판 사이에 액정층을 형성하는 단계로 구성된 액정표시소자 제조방법.
  45. 제44항에 있어서, 상기 저농도 불순물은 n-이온이고 상기 고농도 불순물은 n+이온인 것을 특징으로 하는 방법.
  46. 제44항에 있어서, 상기 제1게이트전극과 제2게이트전극은 동일한 금속으로이루어지는 것을 특징으로 하는 방법.
  47. 화소부 및 구동회로부로 구분된 제1기판을 제공하는 단계;
    상기 구동회로부에 저농도 불순물층과 오버랩되는 2중의 게이트전극을 포함하는 제1박막트랜지스터를 형성하는 단계;
    상기 구동회로부에 제2박막트랜지스터를 형성하는 단계; 및
    상기 화소부에 제3박막트랜지스터를 형성하는 단계로 구성된 액정표시소자 제조방법.
  48. 제47항에 있어서, 상기 제1박막트랜지스터 형성단계는,
    결정화된 제1반도체층을 형성하는 단계;
    상기 제1반도체층 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 위에 제1게이트전극을 형성하는 단계;
    상기 제1게이트전극을 마스크로 사용하여 상기 제1반도체층에 저농도 불순물을 주입하여 제1저농도 불순물층을 형성하는 단계;
    상기 제1게이트전극 보다 큰 폭의 제2게이트전극을 형성하는 단계;
    상기 제2게이트전극을 마스크로 사용하여 상기 제1저농도 불순물층에 고농도 불순물을 주입하는 단계; 및
    제1소스전극 및 제1드레인전극을 형성하는 단계로 이루어진 것을 특징으로 하는 방법.
  49. 제48항에 있어서, 상기 제1게이트전극과 제2게이트전극은 포토리소그래피공정에 의해 형성되는 것을 특징으로 하는 방법.
  50. 제48항에 있어서, 상기 제1게이트전극은 포토리소그래피공정에 의해 형성되고 제2게이트전극은 전기도금법에 의해 형성되는 것을 특징으로 하는 방법.
  51. 제50항에 있어서, 상기 제1게이트전극이 음극으로 사용되는 것을 특징으로 하는 방법.
  52. 제47항에 있어서, 상기 제2박막트랜지스터를 형성하는 단계는,
    결정화된 제2반도체층을 형성하는 단계;
    상기 제2반도체층 위에 제3게이트전극을 형성하는 단계;
    상기 제3게이트전극을 마스크로 사용하여 제2반도체층에 불순물을 주입하는 단계; 및
    제2소스전극 및 제2드레인전극을 형성하는 단계로 구성된 방법.
  53. 제47항에 있어서, 상기 제3박막트랜지스터를 형성하는 단계는
    결정화된 제3반도체층을 형성하는 단계;
    상기 제3반도체층 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 위에 제4게이트전극을 형성하는 단계;
    상기 제4게이트전극을 마스크로 사용하여 상기 제3반도체층에 저농도 불순물을 주입하여 제2저농도불순물층을 형성하는 단계;
    상기 제4게이트전극 보다 큰 폭의 제5게이트전극을 형성하는 단계;
    상기 제5게이트전극을 마스크로 사용하여 상기 제2저농도불순물층에 고농도 불순물을 주입하는 단계; 및
    제3소스전극 및 제3드레인전극을 형성하는 단계로 이루어진 것을 특징으로 하는 방법.
  54. 제47항에 있어서, 상기 제3트랜지스트를 형성하는 단계는,
    결정화된 제3반도체층을 형성하는 단계;
    상기 제3반도체층 위에 게이트절연층을 형성하는 단계;
    상기 제3반도체층 위에 제4게이트전극을 형성하는 단계;
    상기 제4게이트전극을 마스크로 사용하여 상기 반도체층에 저농도 불순물을 주입하여 제2저농도 불순물층을 형성하는 단계;
    상기 제2저농도 불순물층의 일부 영역에 고농도 불순물을 주입하는 단계; 및
    제3소스전극 및 제3드레인전극을 형성하는 단계로 구성된 방법.
  55. 제54항에 있어서, 상기 고농도 불순물을 주입하는 단계는 상기 게이트전극을 포함하는 영역을 블로킹한 상태에서 고농도 불순물을 주입하는 단계로 이루어진 것을 특징으로 하는 방법.
  56. 제47항에 있어서, 제3박막트랜지스터를 형성하는 단계;
    제3반도체층을 형성하는 단계;
    상기 제3반도체층 위에 제4게이트전극을 형성하는 단계;
    상기 제4게이트전극을 마스크로 사용하여 제3반도체층에 불순물을 주입하는 단계; 및
    제2소스전극 및 제2드레인전극을 형성하는 단계로 구성된 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635048B1 (ko) * 2003-11-25 2006-10-17 삼성에스디아이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치
JP2005311037A (ja) * 2004-04-21 2005-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005340695A (ja) * 2004-05-31 2005-12-08 Hitachi Displays Ltd 表示装置の製造方法
TW200627643A (en) * 2005-01-19 2006-08-01 Quanta Display Inc A method for manufacturing a thin film transistor
TWI272725B (en) * 2005-04-15 2007-02-01 Quanta Display Inc Method of fabricating TFT array substrate and metal layer thereof
KR20060117671A (ko) * 2005-05-13 2006-11-17 삼성전자주식회사 표시 장치
TWI277216B (en) * 2006-02-16 2007-03-21 Au Optronics Corp Pixel structure and thin film transistor and fabrication methods thereof
JP5346477B2 (ja) * 2008-02-29 2013-11-20 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103151388B (zh) * 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
US10468533B2 (en) * 2015-04-28 2019-11-05 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
KR102442615B1 (ko) * 2015-07-09 2022-09-14 삼성디스플레이 주식회사 박막트랜지스터 기판의 제조방법
JP6737620B2 (ja) * 2016-04-04 2020-08-12 株式会社ジャパンディスプレイ 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
CN107464836B (zh) * 2017-07-19 2020-04-10 深圳市华星光电半导体显示技术有限公司 一种顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管
CN108288588A (zh) * 2018-01-31 2018-07-17 京东方科技集团股份有限公司 Nmos器件及其制备方法以及显示装置
CN110534532B (zh) * 2019-09-04 2022-03-04 友达光电（昆山）有限公司 显示面板及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59114871A (ja) * 1982-12-21 1984-07-03 Toshiba Corp シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法
EP0457596B1 (en) * 1990-05-17 1995-12-06 Sharp Kabushiki Kaisha Process for fabricating a thin film transistor
JPH04199633A (ja) * 1990-11-29 1992-07-20 Taiyo Yuden Co Ltd ダイオードの製造方法
TW403972B (en) * 1993-01-18 2000-09-01 Semiconductor Energy Lab Method of fabricating mis semiconductor device
JPH08264790A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 薄膜電解効果トランジスタ及び液晶表示装置
KR100384672B1 (ko) * 1998-01-30 2003-05-22 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치
US6512271B1 (en) * 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP2001094238A (ja) * 1999-07-16 2001-04-06 Sharp Corp 金属配線の製造方法およびその金属配線を備えた配線基板
US6500701B2 (en) * 2000-04-28 2002-12-31 Casio Computer Co., Ltd. Method of manufacturing thin film transistor panel having protective film of channel region
US6872604B2 (en) * 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
CN1203857C (zh) * 2000-09-18 2005-06-01 威克斯医药有限公司 局部麻醉与镇痛的新方法

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