JPH04326766A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04326766A JPH04326766A JP3206896A JP20689691A JPH04326766A JP H04326766 A JPH04326766 A JP H04326766A JP 3206896 A JP3206896 A JP 3206896A JP 20689691 A JP20689691 A JP 20689691A JP H04326766 A JPH04326766 A JP H04326766A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004973 liquid crystal related substance Substances 0.000 title 1
- 239000010409 thin film Substances 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 2
- 239000007789 gas Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 239000002245 particle Substances 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 14
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- -1 phosphorus ions Chemical class 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 229910019213 POCl3 Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に高集積化時に酸化膜の劣化を防止し
て素子特性を向上させることのできる半導体装置及びそ
の製造方法に関する。
造方法に関し、特に高集積化時に酸化膜の劣化を防止し
て素子特性を向上させることのできる半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】一般にＭＯＳ構造を持つ半導体装置は金
属酸化膜−半導体により積層された構造で形成されたソ
ース、ドレーン、ゲート及び基板の４端子を持つ。上記
半導体構造は金属でゲートを形成して電圧印加時に酸化
膜を介して半導体基板の表面に電界を形成させてソース
とドレーン間の電流を制御する。しかし、金属ゲートは
電気的特性が悪く熱に弱く信頼性を低下させていた。
属酸化膜−半導体により積層された構造で形成されたソ
ース、ドレーン、ゲート及び基板の４端子を持つ。上記
半導体構造は金属でゲートを形成して電圧印加時に酸化
膜を介して半導体基板の表面に電界を形成させてソース
とドレーン間の電流を制御する。しかし、金属ゲートは
電気的特性が悪く熱に弱く信頼性を低下させていた。
【０００３】従って電気的特性が良好で融点が高い多結
晶シリコンでゲートを形成する方法が開発されて利用さ
れている。上記多結晶シリコンゲートは電気的特性及び
熱特性が良好で、ソース及びドレーン領域を自己整合方
法で形成することのできるため高集積化に有利である。
晶シリコンでゲートを形成する方法が開発されて利用さ
れている。上記多結晶シリコンゲートは電気的特性及び
熱特性が良好で、ソース及びドレーン領域を自己整合方
法で形成することのできるため高集積化に有利である。
【０００４】最近、ＭＯＳ構造の半導体装置は多結晶シ
リコンゲートを利用してとても速い速度で高集積化され
、単位素子毎の占める面積が縮小されている。しかしな
がら、上記単位素子の面積が縮小されるゲートに印加さ
れる電圧が同じ割合で低くならず、酸化膜の厚さが薄く
なるので高いブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ
Ｖｏｌｔａｇｅ）を持つ酸化膜が必要となる。
リコンゲートを利用してとても速い速度で高集積化され
、単位素子毎の占める面積が縮小されている。しかしな
がら、上記単位素子の面積が縮小されるゲートに印加さ
れる電圧が同じ割合で低くならず、酸化膜の厚さが薄く
なるので高いブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ
Ｖｏｌｔａｇｅ）を持つ酸化膜が必要となる。
【０００５】図１は従来の一般的な半導体装置の断面図
である。上記半導体装置の構造を説明する。Ｐ形基板１
の所定部分に素子領域を限定するためのフィールド酸化
膜３があり、このフィールド酸化膜３の側面にＮ形不純
物がドーピングされて形成されたソース及びドレーン領
域８，９がある。かつ、上記ソース及びドレーン領域８
，９間の上部にゲート酸化膜５を介在させゲート７が形
成されている。上記ゲート７には電気伝導度を良くする
ために燐（Ｐｈｏｓｐｈｏｒｕｓ）のイオンがドーピン
グされている。
である。上記半導体装置の構造を説明する。Ｐ形基板１
の所定部分に素子領域を限定するためのフィールド酸化
膜３があり、このフィールド酸化膜３の側面にＮ形不純
物がドーピングされて形成されたソース及びドレーン領
域８，９がある。かつ、上記ソース及びドレーン領域８
，９間の上部にゲート酸化膜５を介在させゲート７が形
成されている。上記ゲート７には電気伝導度を良くする
ために燐（Ｐｈｏｓｐｈｏｒｕｓ）のイオンがドーピン
グされている。
【０００６】次に、上記半導体装置の製造方法を説明す
る。Ｐ形基板１の所定部分に通常のＬＯＣＯＳ方法によ
りフィールド酸化膜３を形成し、このフィールド酸化膜
３が形成されない基板１の表面にゲート酸化膜５を形成
する。次に、上述の構造の全表面に多結晶シリコン層を
堆積し、この多結晶シリコン層の電気的特性を良くする
ために高温でＰＯＣｌ３ 層を堆積させる。この時、上
記ＰＯＣｌ３ 中の燐のイオンが多結晶シリコンの粒界
（Ｇｒａｉｎ ｂｏｕｎｄ ａｒｙ）に沿って拡散
される。 次に、通常のフォトリソグラフィ方法によりゲート７を
形成し、露出された部分のゲート酸化膜５を除去する。 上記から多結晶シリコン層の上部にＰＯＣｌ３ を堆積
させる時に燐のイオンがゲート酸化膜中に拡散されると
、この燐のイオンとゲート酸化膜のＳｉ が反応するこ
とによって多結晶化されて膨張する。
る。Ｐ形基板１の所定部分に通常のＬＯＣＯＳ方法によ
りフィールド酸化膜３を形成し、このフィールド酸化膜
３が形成されない基板１の表面にゲート酸化膜５を形成
する。次に、上述の構造の全表面に多結晶シリコン層を
堆積し、この多結晶シリコン層の電気的特性を良くする
ために高温でＰＯＣｌ３ 層を堆積させる。この時、上
記ＰＯＣｌ３ 中の燐のイオンが多結晶シリコンの粒界
（Ｇｒａｉｎ ｂｏｕｎｄ ａｒｙ）に沿って拡散
される。 次に、通常のフォトリソグラフィ方法によりゲート７を
形成し、露出された部分のゲート酸化膜５を除去する。 上記から多結晶シリコン層の上部にＰＯＣｌ３ を堆積
させる時に燐のイオンがゲート酸化膜中に拡散されると
、この燐のイオンとゲート酸化膜のＳｉ が反応するこ
とによって多結晶化されて膨張する。
【０００７】
【発明が解決しようとする課題】従って上記多結晶化さ
れる部分でゲート酸化膜の厚さが薄くなり、かつ燐イオ
ンとＳｉの反応による膨張により多結晶シリコンの粒界
に沿って燐を多く含んだ酸化膜隆起（ｏｘｉｄｅ ｒ
ｉｇｅ）が形成される。上記のようにゲート酸化膜が薄
くなり酸化膜隆起が形成されると、ゲートに電圧を印加
した時にその部分に電界が集中され絶縁破壊現像が起き
る問題があった。
れる部分でゲート酸化膜の厚さが薄くなり、かつ燐イオ
ンとＳｉの反応による膨張により多結晶シリコンの粒界
に沿って燐を多く含んだ酸化膜隆起（ｏｘｉｄｅ ｒ
ｉｇｅ）が形成される。上記のようにゲート酸化膜が薄
くなり酸化膜隆起が形成されると、ゲートに電圧を印加
した時にその部分に電界が集中され絶縁破壊現像が起き
る問題があった。
【０００８】従って、この発明の目的は、ゲートの電気
特性を向上させるための不純物がゲート酸化膜と反応す
ることを防止してブレーンダウン電圧特性を向上させる
ことができる半導体装置を提供することにある。かつ、
この発明の他の目的は、上記半導体装置の製造方法を提
供することにある。
特性を向上させるための不純物がゲート酸化膜と反応す
ることを防止してブレーンダウン電圧特性を向上させる
ことができる半導体装置を提供することにある。かつ、
この発明の他の目的は、上記半導体装置の製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、半導体基板と上記半導体基板表面の
所定部分に形成されたソース及びドレーン領域と、上記
半導体基板表面のソース及びドレーン領域間に形成され
たゲート酸化膜と、上記ゲート酸化膜上に多層の多結晶
シリコンからなり下部の層が上部の層より粒子が大きい
ゲートを備えたことを特徴とする。
めに、この発明は、半導体基板と上記半導体基板表面の
所定部分に形成されたソース及びドレーン領域と、上記
半導体基板表面のソース及びドレーン領域間に形成され
たゲート酸化膜と、上記ゲート酸化膜上に多層の多結晶
シリコンからなり下部の層が上部の層より粒子が大きい
ゲートを備えたことを特徴とする。
【００１０】一方、上記この発明の他の目的を達成する
ために、この発明は、半導体基板表面に素子を分けする
フィールド酸化膜を形成する工程と、上記フィールド酸
化膜が形成されない半導体基板の表面にゲート酸化膜を
形成する工程と、上記の構造に非晶質シリコンと多結晶
シリコンを順次に堆積する工程と、上記多結晶シリコン
に不純物をドーピングするとともに非晶質シリコンを多
結晶シリコンに変化させる工程と、上記多層の多結晶シ
リコンによりゲートを形成する工程と、上記半導体基板
の表面にソース及びドレーン領域を形成する工程を有す
ることを特徴とする。
ために、この発明は、半導体基板表面に素子を分けする
フィールド酸化膜を形成する工程と、上記フィールド酸
化膜が形成されない半導体基板の表面にゲート酸化膜を
形成する工程と、上記の構造に非晶質シリコンと多結晶
シリコンを順次に堆積する工程と、上記多結晶シリコン
に不純物をドーピングするとともに非晶質シリコンを多
結晶シリコンに変化させる工程と、上記多層の多結晶シ
リコンによりゲートを形成する工程と、上記半導体基板
の表面にソース及びドレーン領域を形成する工程を有す
ることを特徴とする。
【００１１】
【実施例】以下、添付した図面を参照してこの発明を詳
細に説明する。
細に説明する。
【００１２】図２はこの発明の一実施例による半導体装
置の断面図である。上記半導体装置の断面構造を説明す
る。Ｐ形基板１１表面の所定部分に素子を分けするため
のフィールド酸化膜１３があり、このフィールド酸化膜
１３の側面にＮ形不純物がドーピングされたソース及び
ドレーン領域２１，２２が形成されている。上記ソース
及びドレーン２１，２２間の上部にゲート酸化膜１５が
形成されている。かつ、上記ゲート酸化膜１５の上部に
第２及び第１多結晶シリコン層１８，１９が積層されて
なるゲート２０が形成されている。
置の断面図である。上記半導体装置の断面構造を説明す
る。Ｐ形基板１１表面の所定部分に素子を分けするため
のフィールド酸化膜１３があり、このフィールド酸化膜
１３の側面にＮ形不純物がドーピングされたソース及び
ドレーン領域２１，２２が形成されている。上記ソース
及びドレーン２１，２２間の上部にゲート酸化膜１５が
形成されている。かつ、上記ゲート酸化膜１５の上部に
第２及び第１多結晶シリコン層１８，１９が積層されて
なるゲート２０が形成されている。
【００１３】上記第２多結晶シリコン層１８は上記第１
多結晶シリコン層１９より粒子（Ｇｒａｉｎ）がとても
大きなもので、ゲート２０の電気的特性を向上させるた
めに、第１多結晶シリコン１９のＰＯＣｌ３ を堆積さ
せる時多結晶シリコンの粒界を沿って拡散される燐のイ
オンが上記ゲート酸化膜１５にまで拡散されることを抑
制する。
多結晶シリコン層１９より粒子（Ｇｒａｉｎ）がとても
大きなもので、ゲート２０の電気的特性を向上させるた
めに、第１多結晶シリコン１９のＰＯＣｌ３ を堆積さ
せる時多結晶シリコンの粒界を沿って拡散される燐のイ
オンが上記ゲート酸化膜１５にまで拡散されることを抑
制する。
【００１４】従って上記ゲート酸化膜１５が上記燐のイ
オンと反応して膨張した場合であっても、これによる酸
化膜隆起の生成を抑制することができる。
オンと反応して膨張した場合であっても、これによる酸
化膜隆起の生成を抑制することができる。
【００１５】図３及び図４は従来の半導体装置とこの発
明による半導体装置のゲート酸化膜１５のブレークタウ
ン電圧特性を比較して示したもので、Ａは従来の半導体
装置に関するもので、Ｂはこの発明に関するものである
。
明による半導体装置のゲート酸化膜１５のブレークタウ
ン電圧特性を比較して示したもので、Ａは従来の半導体
装置に関するもので、Ｂはこの発明に関するものである
。
【００１６】図３はゲート酸化膜１５を湿式方法で、図
４はゲート酸化膜１５を乾式方法で各々形成したもので
ある。かつ、図３及び図４はゲート１５に印加される電
圧を０Ｖから上昇させゲート酸化膜１５に１μＡが流れ
た時を酸化膜のブレークダウン電圧としたもので、この
ブレークダウン電圧を酸化膜厚さで割った電界を横軸で
、故障率を縦軸で示す。
４はゲート酸化膜１５を乾式方法で各々形成したもので
ある。かつ、図３及び図４はゲート１５に印加される電
圧を０Ｖから上昇させゲート酸化膜１５に１μＡが流れ
た時を酸化膜のブレークダウン電圧としたもので、この
ブレークダウン電圧を酸化膜厚さで割った電界を横軸で
、故障率を縦軸で示す。
【００１７】図３及び図４においては、同一な電界が印
加される時に従来の半導体装置よりこの発明による半導
体装置の故障率が極めて低いことを示している。これは
ゲート酸化膜１５のブレークダウン電圧の特性が向上さ
れたことを意味する。
加される時に従来の半導体装置よりこの発明による半導
体装置の故障率が極めて低いことを示している。これは
ゲート酸化膜１５のブレークダウン電圧の特性が向上さ
れたことを意味する。
【００１８】図５〜図７は、図２の製造工程図である。
【００１９】図５を参照すると、Ｐ形の基板１１の所定
部分に通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方法により５００
０〜６０００Å程度の厚さのフィールド酸化膜１３を形
成する。次に、上述した構造の全表面に熱酸化方法によ
り１００〜３００Å程度の厚さのゲート酸化膜１５を、
その上部に２００〜１０００Å程度の厚さの非晶質（Ａ
ｍｏｒｐｈｏｕｓ）シリコン層１７と２５００〜３００
０Å程度の厚さの第１多結晶シリコン層１９を順次に形
成する。上記非晶質シリコン層１７と第１多結晶シリコ
ン層１９は通常のＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉ
ｔｉｏｎ）方法で一度の工程により形成される。即ち、
上記ＬＰＣＶＤ工程から５１０〜５６０℃の温度でシリ
コンを堆積すると低い温度により非晶質シリコン層１７
が形成され、その後６１０〜６４０℃の温度に上昇させ
てシリコンを堆積すると第１多結晶シリコン層１９が形
成される。
部分に通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方法により５００
０〜６０００Å程度の厚さのフィールド酸化膜１３を形
成する。次に、上述した構造の全表面に熱酸化方法によ
り１００〜３００Å程度の厚さのゲート酸化膜１５を、
その上部に２００〜１０００Å程度の厚さの非晶質（Ａ
ｍｏｒｐｈｏｕｓ）シリコン層１７と２５００〜３００
０Å程度の厚さの第１多結晶シリコン層１９を順次に形
成する。上記非晶質シリコン層１７と第１多結晶シリコ
ン層１９は通常のＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉ
ｔｉｏｎ）方法で一度の工程により形成される。即ち、
上記ＬＰＣＶＤ工程から５１０〜５６０℃の温度でシリ
コンを堆積すると低い温度により非晶質シリコン層１７
が形成され、その後６１０〜６４０℃の温度に上昇させ
てシリコンを堆積すると第１多結晶シリコン層１９が形
成される。
【００２０】図６を参照すると、上記第１多結晶シリコ
ン層１９の表面にＰＯＣｌ３ を堆積させ燐のイオンを
ドーピングさせる。上記ＰＯＣｌ３の堆積はＮ２ ある
いはＡｒ等の不活性ガス（Ｉｒｅｒｔｇａｓ）雰囲気の
拡散炉（ｄｉｆｆｕｓｉｏｎ ｆｕｒｎａｃｅ）から
８５０〜９５０℃程度の高温で行なう。上記から第１多
結晶シリコン層１９の上部にＰＯＣｌ３ が堆積される
と、多結晶シリコンの粒界を沿って第１多結晶シリコン
層１９に拡散される。この時、上記非晶質シリコン１７
は高い温度により結晶化され粒子が大きな第２多結晶シ
リコン層１８になる。従って、上記第２多結晶シリコン
層１８は燐のイオンがゲート酸化膜１５まで拡散される
ことを抑制する。
ン層１９の表面にＰＯＣｌ３ を堆積させ燐のイオンを
ドーピングさせる。上記ＰＯＣｌ３の堆積はＮ２ ある
いはＡｒ等の不活性ガス（Ｉｒｅｒｔｇａｓ）雰囲気の
拡散炉（ｄｉｆｆｕｓｉｏｎ ｆｕｒｎａｃｅ）から
８５０〜９５０℃程度の高温で行なう。上記から第１多
結晶シリコン層１９の上部にＰＯＣｌ３ が堆積される
と、多結晶シリコンの粒界を沿って第１多結晶シリコン
層１９に拡散される。この時、上記非晶質シリコン１７
は高い温度により結晶化され粒子が大きな第２多結晶シ
リコン層１８になる。従って、上記第２多結晶シリコン
層１８は燐のイオンがゲート酸化膜１５まで拡散される
ことを抑制する。
【００２１】図７を参照すると、通常のフォトリソグラ
フィ方法により第２及び第１多結晶シリコン層１８，１
９からなる２層構造のゲート２０を形成する。この時ゲ
ート酸化膜１５の露出された部分も除去される。次に、
砒素（Ａｓ）からなるＮ形の不純物を導入してソース及
びドレーン領域２１，２２を形成する。
フィ方法により第２及び第１多結晶シリコン層１８，１
９からなる２層構造のゲート２０を形成する。この時ゲ
ート酸化膜１５の露出された部分も除去される。次に、
砒素（Ａｓ）からなるＮ形の不純物を導入してソース及
びドレーン領域２１，２２を形成する。
【００２２】上述のようにゲートを形成することによっ
て、ゲート酸化膜の上部に非晶質シリコン層と多結晶シ
リコン層を積層し、電気的特性を向上させるために高温
で不純物をドーピングすると、非晶質シリコン膜は粒子
が大きな多結晶シリコン層となり、不純物がゲート酸化
膜のＳｉと反応することを抑制することができる。
て、ゲート酸化膜の上部に非晶質シリコン層と多結晶シ
リコン層を積層し、電気的特性を向上させるために高温
で不純物をドーピングすると、非晶質シリコン膜は粒子
が大きな多結晶シリコン層となり、不純物がゲート酸化
膜のＳｉと反応することを抑制することができる。
【００２３】なお、この発明の実施例は単一ゲートを持
つ半導体装置で見たが、この発明の思想と異ならないよ
うにＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒ
ｏｇｒａｍａｂｌｅ）及びＥＥＰＲＯＭ（Ｅｌｅｃｒｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒ
ａｍａｂｌｅ）等のように多結晶シリコンをゲート材料
で使用するすべての半導体装置に適用することができる
。
つ半導体装置で見たが、この発明の思想と異ならないよ
うにＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒ
ｏｇｒａｍａｂｌｅ）及びＥＥＰＲＯＭ（Ｅｌｅｃｒｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒ
ａｍａｂｌｅ）等のように多結晶シリコンをゲート材料
で使用するすべての半導体装置に適用することができる
。
【００２４】
【発明の効果】従ってこの発明は、不純物とゲート酸化
膜のＳｉの反応によりゲート酸化膜が膨張することを抑
制して、ゲート酸化膜が薄くなることを防止するととも
に酸化膜隆起形成を防止するので、ブレークダウン電圧
特性を向上させることができる利点がある。
膜のＳｉの反応によりゲート酸化膜が膨張することを抑
制して、ゲート酸化膜が薄くなることを防止するととも
に酸化膜隆起形成を防止するので、ブレークダウン電圧
特性を向上させることができる利点がある。
【図１】従来のＭＯＳトランジスタの断面構造を示す図
である。
である。
【図２】本発明のＭＯＳトランジスタの断面構造を示す
図である。
図である。
【図３】本発明と従来のＭＯＳトランジスタにおけるブ
レークダウン電圧特性を示す図である。
レークダウン電圧特性を示す図である。
【図４】本発明と従来のＭＯＳトランジスタにおけるブ
レークダウン電圧特性を示す図である。
レークダウン電圧特性を示す図である。
【図５】図１に示すＭＯＳトランジスタの製造工程を示
す工程図である。
す工程図である。
【図６】図５と共に図１に示すＭＯＳトランジスタの製
造工程を示す工程図である。
造工程を示す工程図である。
【図７】図５及び図６と共に図１に示すＭＯＳトランジ
スタの製造工程を示す工程図である。
スタの製造工程を示す工程図である。
１１ 半導体基板
１５ ゲート酸化膜
１８ 第２多結晶シリコン層
１９ 第１多結晶シリコン層
２０ ゲート
Claims (8)
- 【請求項１】 半導体基板と、上記半導体基板表面の
所定部分に形成されたソース及びドレーン領域と、上記
半導体基板表面のソース及びドレーン領域間に形成され
たゲート酸化膜と、上記ゲート酸化膜上に多層の多結晶
シリコンからなり下部の層が上部の層より粒子が大きい
ゲートを備えたことを特徴とする半導体装置。 - 【請求項２】 上記ゲートの上部にゲート酸化膜を介
在させこのゲートと同一な構造を持つゲートを備えたこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板表面に素子を分けするフィ
ールド酸化膜を形成する工程と、上述した構造の上部に
非晶質シリコンと多結晶シリコンを順次集積化する工程
と、上記多結晶シリコンに不純物をドーピングするとと
もに非晶質シリコンを多結晶シリコンに変換させる工程
と、上記多層の多結晶シリコンでゲートを形成する工程
と、上記半導体基板の表面にソース及びドレーン領域を
形成する工程を有することを特徴とする半導体装置の構
造方法。 - 【請求項４】 上記非晶質シリコンと多結晶シリコン
をＬＰＣＶＤ方法で一度の工程により形成することを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 上記非晶質シリコンを５１０〜５６０
℃程度の温度で形成することを特徴とする請求項４記載
の半導体の製造方法。 - 【請求項６】 上記多結晶シリコンを６１０〜６４０
℃程度の温度で形成することを特徴とする請求項４記載
の半導体装置の製造方法。 - 【請求項７】 上記ＬＰＣＶＤ方法は、雰囲気ガスに
Ｎ２ あるいは不活性ガスを使用することを特徴とする
請求項４記載の半導体装置の製造方法。 - 【請求項８】 上記不純物のドーピングは８５０〜９
５０℃程度の温度で行なうことを特徴とする請求項３記
載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910006292A KR920020763A (ko) | 1991-04-19 | 1991-04-19 | 반도체장치 및 그 제조방법 |
| KR1991-6292 | 1991-04-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326766A true JPH04326766A (ja) | 1992-11-16 |
Family
ID=19313463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206896A Pending JPH04326766A (ja) | 1991-04-19 | 1991-08-19 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH04326766A (ja) |
| KR (1) | KR920020763A (ja) |
| DE (1) | DE4128211A1 (ja) |
| GB (1) | GB2254960A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952721A (en) * | 1996-03-06 | 1999-09-14 | Nec Corporation | Semiconductor device having oxygen-doped silicon layer so as to restrict diffusion from heavily doped silicon layer |
| WO2001020684A1 (en) * | 1999-09-14 | 2001-03-22 | General Semiconductor, Inc. | Trench dmos transistor having improved trench structure |
| US6781196B2 (en) | 2002-03-11 | 2004-08-24 | General Semiconductor, Inc. | Trench DMOS transistor having improved trench structure |
| JP2005277318A (ja) * | 2004-03-26 | 2005-10-06 | Semiconductor Leading Edge Technologies Inc | 高誘電体薄膜を備えた半導体装置及びその製造方法 |
| WO2016110990A1 (ja) * | 2015-01-09 | 2016-07-14 | 株式会社日立製作所 | パワー半導体素子、パワーモジュール、および電力変換装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468666A (en) * | 1993-04-29 | 1995-11-21 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
| US5441904A (en) * | 1993-11-16 | 1995-08-15 | Hyundai Electronics Industries, Co., Ltd. | Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries |
| JP3599290B2 (ja) | 1994-09-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| CN1076865C (zh) * | 1995-04-28 | 2001-12-26 | 现代电子产业株式会社 | 形成半导体器件中的栅极电极的方法 |
| JPH11307765A (ja) | 1998-04-20 | 1999-11-05 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000150882A (ja) * | 1998-09-04 | 2000-05-30 | Toshiba Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| KR100559036B1 (ko) * | 1999-11-09 | 2006-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| US6902993B2 (en) * | 2003-03-28 | 2005-06-07 | Cypress Semiconductor Corporation | Gate electrode for MOS transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289166A (ja) * | 1988-05-17 | 1989-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249968A (en) * | 1978-12-29 | 1981-02-10 | International Business Machines Corporation | Method of manufacturing a metal-insulator-semiconductor utilizing a multiple stage deposition of polycrystalline layers |
| US4845047A (en) * | 1987-06-25 | 1989-07-04 | Texas Instruments Incorporated | Threshold adjustment method for an IGFET |
-
1991
- 1991-04-19 KR KR1019910006292A patent/KR920020763A/ko not_active IP Right Cessation
- 1991-08-19 JP JP3206896A patent/JPH04326766A/ja active Pending
- 1991-08-23 GB GB9118260A patent/GB2254960A/en not_active Withdrawn
- 1991-08-26 DE DE4128211A patent/DE4128211A1/de not_active Ceased
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920020763A (ko) | 1992-11-21 |
| GB9118260D0 (en) | 1991-10-09 |
| DE4128211A1 (de) | 1992-10-22 |
| GB2254960A (en) | 1992-10-21 |
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