JPH07122652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07122652A JPH07122652A JP5270826A JP27082693A JPH07122652A JP H07122652 A JPH07122652 A JP H07122652A JP 5270826 A JP5270826 A JP 5270826A JP 27082693 A JP27082693 A JP 27082693A JP H07122652 A JPH07122652 A JP H07122652A
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- Japan
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- silicon
- silicon film
- film
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- electrode
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Abstract
(57)【要約】
【目的】 表面積の大きいシリコン膜の凹凸より大きな
凹凸面を有する下層用電極を形成し、電極面積を増大さ
せて、キャパシタ容量を増大させることを目的とする。 【構成】 この発明は、不純物がドープされた第１のシ
リコン膜を堆積し、キャパシタの下層用電極８を形成す
る工程と、この下層用電極８より不純物のドープ量が少
なく且つ表面積の大きい第２のシリコン膜９をその上に
堆積する工程と、表面積の大きい第２のシリコン膜９を
エッチング除去し、下層用電極８表面に凹凸を形成する
工程と、上記下層用電極８膜上に容量絶縁膜１０，１１
を介して上層用電極１２を形成する工程と、を備えてな
る。
凹凸面を有する下層用電極を形成し、電極面積を増大さ
せて、キャパシタ容量を増大させることを目的とする。 【構成】 この発明は、不純物がドープされた第１のシ
リコン膜を堆積し、キャパシタの下層用電極８を形成す
る工程と、この下層用電極８より不純物のドープ量が少
なく且つ表面積の大きい第２のシリコン膜９をその上に
堆積する工程と、表面積の大きい第２のシリコン膜９を
エッチング除去し、下層用電極８表面に凹凸を形成する
工程と、上記下層用電極８膜上に容量絶縁膜１０，１１
を介して上層用電極１２を形成する工程と、を備えてな
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特に、ダ
イナミック型半導体記憶装置におけるスタック（積層）
型メモリセルのキャパシタの製造方法に関するものであ
る。
イナミック型半導体記憶装置におけるスタック（積層）
型メモリセルのキャパシタの製造方法に関するものであ
る。
【０００２】
【従来の技術】図３は、従来のこの種の半導体記憶装置
におけるスタック型メモリセルのキャパシタ部分を示す
断面図である。図に示すように、ｐ型シリコン基板１の
上面には酸化シリコン（ＳｉＯ2）からなるフィールド
酸化膜６が形成されており、このフィールド酸化膜６に
隣接してｎ型不純物がドープされたドレイン領域３、そ
して適宜の間隔をおいてソース領域２が形成されてい
る。さらに、フィールド酸化膜６の上方には多結晶シリ
コンからなる配線７が、ソース領域２とドレイン領域３
との間の上方には同じく多結晶シリコンからなるゲート
電極４が形成されており、配線７及びゲート電極４を被
うようにシリコン酸化膜５が形成されている。上記ソー
ス領域２とドレイン領域３及びゲート電極４にてＮＭＯ
Ｓトランジスタを構成している。
におけるスタック型メモリセルのキャパシタ部分を示す
断面図である。図に示すように、ｐ型シリコン基板１の
上面には酸化シリコン（ＳｉＯ2）からなるフィールド
酸化膜６が形成されており、このフィールド酸化膜６に
隣接してｎ型不純物がドープされたドレイン領域３、そ
して適宜の間隔をおいてソース領域２が形成されてい
る。さらに、フィールド酸化膜６の上方には多結晶シリ
コンからなる配線７が、ソース領域２とドレイン領域３
との間の上方には同じく多結晶シリコンからなるゲート
電極４が形成されており、配線７及びゲート電極４を被
うようにシリコン酸化膜５が形成されている。上記ソー
ス領域２とドレイン領域３及びゲート電極４にてＮＭＯ
Ｓトランジスタを構成している。
【０００３】そして、シリコン酸化膜５の上には配線７
の上方からゲート電極４の上方までの範囲にわたって多
結晶シリコンからなるキャパシタの下層用電極８が形成
されており、さらに全表面にわたってシリコン窒化膜１
０及びシリコン酸化膜１１が形成されている。その上に
配線７の周辺からゲート電極４の上方までの範囲にわた
ってキャパシタの上層用電極１２が形成されており、ス
タック型キャパシタを形成している。
の上方からゲート電極４の上方までの範囲にわたって多
結晶シリコンからなるキャパシタの下層用電極８が形成
されており、さらに全表面にわたってシリコン窒化膜１
０及びシリコン酸化膜１１が形成されている。その上に
配線７の周辺からゲート電極４の上方までの範囲にわた
ってキャパシタの上層用電極１２が形成されており、ス
タック型キャパシタを形成している。
【０００４】ところで、半導体記憶装置の高集積化に伴
い素子が微細化され、この種の半導体記憶装置において
は、キャパシタ部の占有面積が少なくなり、十分な容量
が確保できなくなっている。このように上述のスタック
型キャパシタの構造では、素子の微細化に伴い、蓄積電
極の表面積は減少する一方であるのに対し、キャパシタ
としての容量は一定に保たなければならない。そのため
に、キャパシタの占有面積を大きくする工夫が種々なさ
れている。
い素子が微細化され、この種の半導体記憶装置において
は、キャパシタ部の占有面積が少なくなり、十分な容量
が確保できなくなっている。このように上述のスタック
型キャパシタの構造では、素子の微細化に伴い、蓄積電
極の表面積は減少する一方であるのに対し、キャパシタ
としての容量は一定に保たなければならない。そのため
に、キャパシタの占有面積を大きくする工夫が種々なさ
れている。
【０００５】特開平３−２７２１６５号公報（国際特許
分類 Ｈ０１Ｌ ２７／０４）には、表面の少なくとも
一部にグレインに起因する微細な凹凸を有するシリコン
の表面形状をそのまま利用しキャパシタの下層用電極の
表面積をかせぐ方法が開示されている。
分類 Ｈ０１Ｌ ２７／０４）には、表面の少なくとも
一部にグレインに起因する微細な凹凸を有するシリコン
の表面形状をそのまま利用しキャパシタの下層用電極の
表面積をかせぐ方法が開示されている。
【０００６】図４はかかる方法を用いたキャパシタ部分
の断面図である。この図に示すように、ｐ型シリコン基
板１３上に層間絶縁膜１４を形成する。その上に多結晶
シリコン１５、シリコン酸化膜１６を堆積する。その
後、多結晶シリコンを堆積しキャパシタの下層用電極を
形成する。その後に、堆積膜の結晶状態が非晶質シリコ
ンから多結晶シリコンに変化する遷移温度で表面積の大
きいシリコン膜を全面に堆積し、リンまたはヒ素を熱拡
散により添加する。このままこの表面形状を利用する
か、この後にＲＩＥ（反応性イオンエッチング）法によ
り表面積の大きいシリコン膜を除去することにより形成
された表面積の大きい多結晶シリコン１７を下層用電極
とする。このことによりキャパシタの下層用電極の表面
積が増大する。その後、全表面にわたってシリコン窒化
膜１８及びシリコン酸化膜１９を形成し、最後にキャパ
シタ上層用電極となる多結晶シリコン２０を堆積し、ス
タック型キャパシタを形成する。
の断面図である。この図に示すように、ｐ型シリコン基
板１３上に層間絶縁膜１４を形成する。その上に多結晶
シリコン１５、シリコン酸化膜１６を堆積する。その
後、多結晶シリコンを堆積しキャパシタの下層用電極を
形成する。その後に、堆積膜の結晶状態が非晶質シリコ
ンから多結晶シリコンに変化する遷移温度で表面積の大
きいシリコン膜を全面に堆積し、リンまたはヒ素を熱拡
散により添加する。このままこの表面形状を利用する
か、この後にＲＩＥ（反応性イオンエッチング）法によ
り表面積の大きいシリコン膜を除去することにより形成
された表面積の大きい多結晶シリコン１７を下層用電極
とする。このことによりキャパシタの下層用電極の表面
積が増大する。その後、全表面にわたってシリコン窒化
膜１８及びシリコン酸化膜１９を形成し、最後にキャパ
シタ上層用電極となる多結晶シリコン２０を堆積し、ス
タック型キャパシタを形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た方法では、表面積の大きいシリコン膜の形状を反映し
た表面形状しか得られず、それ以上の表面積を得ること
はできないという問題があった。
た方法では、表面積の大きいシリコン膜の形状を反映し
た表面形状しか得られず、それ以上の表面積を得ること
はできないという問題があった。
【０００８】この発明は、上述した従来の問題点を解消
するためになされたものにして、表面積の大きいシリコ
ン膜の凹凸より大きな凹凸面を有する下層用電極を形成
し、電極面積を増大させて、キャパシタ容量を増大させ
ることを目的とする。
するためになされたものにして、表面積の大きいシリコ
ン膜の凹凸より大きな凹凸面を有する下層用電極を形成
し、電極面積を増大させて、キャパシタ容量を増大させ
ることを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、不純物がドープされた第１のシリコン膜を
堆積し、キャパシタの下層用電極を形成する工程と、こ
の第１のシリコン膜より不純物のドープ量が少ないもし
くは、ドープされていない表面積の大きい第２のシリコ
ン膜をその上に堆積する工程と、表面積の大きい第２の
シリコン膜をエッチング除去し、第１のシリコン膜表面
に凹凸を形成する工程と、上記第１のシリコン膜上に容
量絶縁膜を介して上層用電極を形成する工程と、を備え
てなる。
製造方法は、不純物がドープされた第１のシリコン膜を
堆積し、キャパシタの下層用電極を形成する工程と、こ
の第１のシリコン膜より不純物のドープ量が少ないもし
くは、ドープされていない表面積の大きい第２のシリコ
ン膜をその上に堆積する工程と、表面積の大きい第２の
シリコン膜をエッチング除去し、第１のシリコン膜表面
に凹凸を形成する工程と、上記第１のシリコン膜上に容
量絶縁膜を介して上層用電極を形成する工程と、を備え
てなる。
【００１０】
【作用】通常用いられるシランガス（ＳｉＨ4 ）ベース
の多結晶シリコン堆積温度と非晶質シリコン堆積温度の
中間温度にて表面積の大きいシリコン膜が堆積されるこ
とに着目し、これを下層用電極となるシリコン膜上に極
薄膜状に堆積することによりマスクとして用いる。
の多結晶シリコン堆積温度と非晶質シリコン堆積温度の
中間温度にて表面積の大きいシリコン膜が堆積されるこ
とに着目し、これを下層用電極となるシリコン膜上に極
薄膜状に堆積することによりマスクとして用いる。
【００１１】そして、この表面積の大きいシリコン膜と
下地の下層用電極のシリコン膜との不純濃度を変えるこ
とにより、等方性エッチングもしくは異方性エッチング
のエッチングレートの違いを利用して下層用電極のシリ
コン膜表面に大きな凹凸を設けることができる。特に異
方性エッチングを用いた場合ではこの表面積の大きいシ
リコン膜の凹凸より大きな凹凸を得ることができる。
下地の下層用電極のシリコン膜との不純濃度を変えるこ
とにより、等方性エッチングもしくは異方性エッチング
のエッチングレートの違いを利用して下層用電極のシリ
コン膜表面に大きな凹凸を設けることができる。特に異
方性エッチングを用いた場合ではこの表面積の大きいシ
リコン膜の凹凸より大きな凹凸を得ることができる。
【００１２】この結果、キャパシタの下層用電極の表面
もしくは全面に凹凸を設けることで蓄積電極の表面積を
大きくすることができ、キャパシタの容量値を大きくす
ることができる。
もしくは全面に凹凸を設けることで蓄積電極の表面積を
大きくすることができ、キャパシタの容量値を大きくす
ることができる。
【００１３】
【実施例】以下、この発明をスタック型メモリセルのキ
ャパシタに適用した実施例を示す図面に基づき具体的に
説明する。なお、従来例と同一部分には同一符号を付
す。
ャパシタに適用した実施例を示す図面に基づき具体的に
説明する。なお、従来例と同一部分には同一符号を付
す。
【００１４】図１（ａ）に示すように、ｐ型シリコン基
板に選択的にフィールド酸化膜６が形成され、そのフィ
ールド酸化膜６に囲まれた、素子形成領域の表面にはス
イッチングトランジスタのゲート電極４が形成される。
このゲート電極４は第１層目の多結晶シリコン層からな
りワード線として機能する。配線７は、隣接するメモリ
ーセルのワード線であり、ゲート電極４と同時にフィー
ルド酸化膜６上に形成される。上記ゲート電極４及び配
線７上にシリコン酸化膜５を形成した後、上記ｐ型のシ
リコン基板１の表面にｎ型不純物がイオン注入され、ソ
ース領域２、ドレイン領域３が形成される。
板に選択的にフィールド酸化膜６が形成され、そのフィ
ールド酸化膜６に囲まれた、素子形成領域の表面にはス
イッチングトランジスタのゲート電極４が形成される。
このゲート電極４は第１層目の多結晶シリコン層からな
りワード線として機能する。配線７は、隣接するメモリ
ーセルのワード線であり、ゲート電極４と同時にフィー
ルド酸化膜６上に形成される。上記ゲート電極４及び配
線７上にシリコン酸化膜５を形成した後、上記ｐ型のシ
リコン基板１の表面にｎ型不純物がイオン注入され、ソ
ース領域２、ドレイン領域３が形成される。
【００１５】さらに、ＳｉＨ4ガスを用いてＬＰＣＶＤ
法により多結晶シリコン膜を約３００ｎｍの厚みに形成
する。次に、この多結晶シリコン膜にリン（Ｐ）をイオ
ン注入し、不純物拡散を行う。レジスト材をマスクとし
てパターニングを行いドライエッチング法により多結晶
シリコン膜の不要物を除去し、キャパシタの下層用電極
８（第１のシリコン膜）を形成する。
法により多結晶シリコン膜を約３００ｎｍの厚みに形成
する。次に、この多結晶シリコン膜にリン（Ｐ）をイオ
ン注入し、不純物拡散を行う。レジスト材をマスクとし
てパターニングを行いドライエッチング法により多結晶
シリコン膜の不要物を除去し、キャパシタの下層用電極
８（第１のシリコン膜）を形成する。
【００１６】続いて、図１（ｂ）に示すように、多結晶
シリコン堆積温度と非晶質シリコン堆積温度の中間温度
である約５９０℃の温度で、ＳｉＨ4ガスを用いてＬＰ
ＣＶＤ法により表面積の大きいシリコン膜９（第２のシ
リコン膜）を約５０ｎｍ堆積させる。前述したように、
多結晶シリコン堆積温度と非晶質シリコン堆積温度の中
間温度にてシリコン膜を堆積させると、このシリコン膜
表面には微細な凹凸が生じ、表面積の大きいシリコン膜
が堆積される。そして、このシリコン膜９はノンドープ
膜かもしくはリンのドープ量が下層用電極８にドープし
たリンのドープ量より少なくなるように制御する。
シリコン堆積温度と非晶質シリコン堆積温度の中間温度
である約５９０℃の温度で、ＳｉＨ4ガスを用いてＬＰ
ＣＶＤ法により表面積の大きいシリコン膜９（第２のシ
リコン膜）を約５０ｎｍ堆積させる。前述したように、
多結晶シリコン堆積温度と非晶質シリコン堆積温度の中
間温度にてシリコン膜を堆積させると、このシリコン膜
表面には微細な凹凸が生じ、表面積の大きいシリコン膜
が堆積される。そして、このシリコン膜９はノンドープ
膜かもしくはリンのドープ量が下層用電極８にドープし
たリンのドープ量より少なくなるように制御する。
【００１７】次に、図１（ｃ）に示すように、ＲＩＥ法
による異方性エッチングにより、シリコン膜９が除去さ
れるまで全面エッチングを行う。この時表面積の大きい
シリコン膜９と下層用電極８を構成する多結晶シリコン
膜の不純物濃度が相違するため双方のエッチングレート
が相違する。
による異方性エッチングにより、シリコン膜９が除去さ
れるまで全面エッチングを行う。この時表面積の大きい
シリコン膜９と下層用電極８を構成する多結晶シリコン
膜の不純物濃度が相違するため双方のエッチングレート
が相違する。
【００１８】図２にＲＩＥエッチングにおける不純物濃
度（リン濃度）の違いによる多結晶シリコンのエッチレ
ートを示す。この図２からわかるように、不純物濃度が
高いほどエッチングの速さが速い。したがって、シリコ
ン膜９より下層用電極８を構成する多結晶シリコンの方
がエッチングされ易い。ＲＩＥ法による異方性エッチン
グにより、シリコン膜９を除去してゆくと、シリコン膜
９の凹部の部分がエッチング除去され、下層用電極８の
多結晶シリコン膜が露出した時点でまだ凸部のシリコン
膜９は残っている状態になる。この状態でさらにエッチ
ングを続けると、下層用電極８の多結晶膜の方がシリコ
ン膜９より多く除去され、シリコン膜９の全面除去を行
った時点では下層用電極８の表面にシリコン膜９の凹凸
以上の凹凸が形成される。この凹凸は両シリコン膜のエ
ッチングレート差が大きい程大きくなり、下層用電極８
の表面積が増大する。
度（リン濃度）の違いによる多結晶シリコンのエッチレ
ートを示す。この図２からわかるように、不純物濃度が
高いほどエッチングの速さが速い。したがって、シリコ
ン膜９より下層用電極８を構成する多結晶シリコンの方
がエッチングされ易い。ＲＩＥ法による異方性エッチン
グにより、シリコン膜９を除去してゆくと、シリコン膜
９の凹部の部分がエッチング除去され、下層用電極８の
多結晶シリコン膜が露出した時点でまだ凸部のシリコン
膜９は残っている状態になる。この状態でさらにエッチ
ングを続けると、下層用電極８の多結晶膜の方がシリコ
ン膜９より多く除去され、シリコン膜９の全面除去を行
った時点では下層用電極８の表面にシリコン膜９の凹凸
以上の凹凸が形成される。この凹凸は両シリコン膜のエ
ッチングレート差が大きい程大きくなり、下層用電極８
の表面積が増大する。
【００１９】一般に、図４に示すような表面積の大きい
シリコン膜を使用した場合、図３に示すような表面積の
大きいシリコン膜を使用しないスタック型キャパシタの
表面積の２倍程度の表面積になるが、この発明によれば
それ以上の表面積が得られる。
シリコン膜を使用した場合、図３に示すような表面積の
大きいシリコン膜を使用しないスタック型キャパシタの
表面積の２倍程度の表面積になるが、この発明によれば
それ以上の表面積が得られる。
【００２０】その後、図１（ｄ）に示すように、全表面
に、シリコン窒化膜１０、熱酸化シリコン膜１１及び多
結晶シリコン膜１２を形成する。シリコン窒化膜１０及
び多結晶シリコン膜１２はＬＰＣＶＤ法により形成し、
それぞれ膜厚は９ｎｍ，１５０ｎｍである。最後にレジ
スト材をマスクとして多結晶シリコン膜１２のパターニ
ングを行い不要部をドライエッチング法により除去し
て、この発明によるスタック型キャパシタが形成され
る。
に、シリコン窒化膜１０、熱酸化シリコン膜１１及び多
結晶シリコン膜１２を形成する。シリコン窒化膜１０及
び多結晶シリコン膜１２はＬＰＣＶＤ法により形成し、
それぞれ膜厚は９ｎｍ，１５０ｎｍである。最後にレジ
スト材をマスクとして多結晶シリコン膜１２のパターニ
ングを行い不要部をドライエッチング法により除去し
て、この発明によるスタック型キャパシタが形成され
る。
【００２１】なお、上述した実施例においては、表面積
の大きいシリコン膜９を形成する方法として、多結晶シ
リコン堆積温度と非晶質シリコン堆積温度の中間温度に
てシリコン膜を堆積させる方法を用いたが、この方法以
外に例えば、通常の多結晶シリコン膜を２０ｎｍ程度に
きわめて薄く堆積させることでその表面に凹凸が形成さ
せる方法を用いてもよく、その他の方法により表面積の
大きいシリコン膜を形成させてもよい。
の大きいシリコン膜９を形成する方法として、多結晶シ
リコン堆積温度と非晶質シリコン堆積温度の中間温度に
てシリコン膜を堆積させる方法を用いたが、この方法以
外に例えば、通常の多結晶シリコン膜を２０ｎｍ程度に
きわめて薄く堆積させることでその表面に凹凸が形成さ
せる方法を用いてもよく、その他の方法により表面積の
大きいシリコン膜を形成させてもよい。
【００２２】また、表面積の大きいシリコン膜を除去す
る時のエッチング方法をドライエッチングした場合やウ
エットエッチングにした場合或いはエッチングガスなど
の条件を代えることにより、キャパシタの下層用電極８
の表面積の制御を行うことができる。
る時のエッチング方法をドライエッチングした場合やウ
エットエッチングにした場合或いはエッチングガスなど
の条件を代えることにより、キャパシタの下層用電極８
の表面積の制御を行うことができる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、従来行程をそのまま使用することができ、何等新た
なマスクを必要とせずにキャパシタ用の下層電極の表面
積を大きくできるので、容量の大きなキャパシタを得る
ことができる。
ば、従来行程をそのまま使用することができ、何等新た
なマスクを必要とせずにキャパシタ用の下層電極の表面
積を大きくできるので、容量の大きなキャパシタを得る
ことができる。
【図１】この発明にかかるスタック型キャパシタの製造
過程を工程別に示す断面図である。
過程を工程別に示す断面図である。
【図２】ＲＩＥエッチングにおけるリン濃度と多結晶シ
リコンのエッチレートを示す特性図である。
リコンのエッチレートを示す特性図である。
【図３】従来のスタック型キャパシタを示す断面図であ
る。
る。
【図４】従来の表面積の大きいシリコン膜を用いたスタ
ック型キャパシタを示す断面図である。
ック型キャパシタを示す断面図である。
１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ ゲート電極 ８ キャパシタ用下層電極（第１のシリコン膜） ９ 表面積の大きいシリコン膜（第２のシリコン膜） １０ シリコン窒化膜 １１ 熱酸化膜 １２ キャパシタ用上層電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (1)
- 【請求項１】 不純物がドープされた第１のシリコン膜
を堆積し、キャパシタの下層用電極を形成する工程と、
この第１のシリコン膜より不純物のドープ量が少ないも
しくは、ドープされていない表面積の大きい第２のシリ
コン膜をその上に堆積する工程と、表面積の大きい第２
のシリコン膜をエッチング除去し、第１のシリコン膜表
面に凹凸を形成する工程と、上記第１のシリコン膜上に
容量絶縁膜を介して上層用電極を形成する工程と、から
なる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270826A JPH07122652A (ja) | 1993-10-28 | 1993-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270826A JPH07122652A (ja) | 1993-10-28 | 1993-10-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122652A true JPH07122652A (ja) | 1995-05-12 |
Family
ID=17491556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5270826A Pending JPH07122652A (ja) | 1993-10-28 | 1993-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732738A1 (en) * | 1995-03-09 | 1996-09-18 | Texas Instruments Incorporated | DRAM capacitor electrode process |
| US5928969A (en) * | 1996-01-22 | 1999-07-27 | Micron Technology, Inc. | Method for controlled selective polysilicon etching |
-
1993
- 1993-10-28 JP JP5270826A patent/JPH07122652A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732738A1 (en) * | 1995-03-09 | 1996-09-18 | Texas Instruments Incorporated | DRAM capacitor electrode process |
| US5726085A (en) * | 1995-03-09 | 1998-03-10 | Texas Instruments Inc | Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback |
| KR100441069B1 (ko) * | 1995-03-09 | 2004-12-03 | 텍사스 인스트루먼츠 인코포레이티드 | 반구형그레인(hsg)폴리실리콘및선택적폴리실리콘에치백을사용한다이내믹램(dram)셀커패시터제조방법 |
| US5928969A (en) * | 1996-01-22 | 1999-07-27 | Micron Technology, Inc. | Method for controlled selective polysilicon etching |
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