KR100242757B1 - 양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법 - Google Patents

양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

적층된 캐패시터형 반도체 디바이스에 있어서, 제1 및 제2절연층(6,8,21)이 반도체 기판(1)상에 형성된다. 캐패시터 하부 전극층(22)이 제2절연층내에 형성된 개구에 형성되며, 제1 절연층의 컨택트홀(CONT2)을 통해 반도체 기판의 불순물 도핑 영역에 전기적으로 접속된다. 캐패시터 절연층(23)이 캐패시터 하부 전극층상에 형성되며, 캐패시터 상부 전극층(24)이 캐패시터 절연층상에 형성된다.

Description

양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법
제1도는 종래의 DRAM 디바이스를 도시하는 단면도.
제2도는 본 발명에 따른 DRAM 디바이스의 제1실시예를 도시한 단면도.
제3도는 제2도의 캐패시터 하부 전극층 및 캐패시터 상부 전극층의 횡단면도.
제4(a)도 내지 제4(i)도는 제2도의 디바이스 제조 단계를 도시한 단면도.
제5도는 본 발명에 따른 DRAM 디바이스의 제2실시예를 도시하는 단면도.
제6도는 제5도의 캐패시터 하부 전극층 및 캐패시터 상부 전극층의 횡단면도.
제7(a)도 내지 제7(m)도는 제5도의 디바이스 제조 단계를 도시한 단면도.
제8도는 제5도의 디바이스의 변형예를 도시하는 단면도.
제9도는 본 발명에 따른 DRAM 디바이스의 제3실시예를 도시하는 단면도.
제10도는 제9도의 캐패시터 하부 전극층 및 캐패시터 상부 전극층의 횡단면도.
제11(a)도 내지 제11(i)도는 제9도의 디바이스 제조 단계를 도시하는 단면도.
제12도는 제9도의 디바이스의 변형예를 도시하는 단면도.
제13도는 본 발명에 따른 DRAM 디바이스의 제4실시예를 도시한 단면도.
제14(a)도 내지 제14(k)도는 제13도의 디바이스 제조 단계를 도시하는 단면도.
제15도는 제13도의 디바이스의 변형예를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 단결정 실리콘 기판 2 : 두꺼운 필드 실리콘 산화물층
3 : 얇은 게이트 실리콘 산화물층 4 : 게이트 전극층
5-1 내지 5-5 : N＋형 불순물 도핑 영역 6 : 실리콘 산화물층
7 : 도전층 8 : 절연층
9 : 캐패시터 하부 전극층 10 : 캐패시터 절연층
11 : 전극층 12 : 절연층
13 : 제1배선층
[발명의 분야]
본 발명은 동적 랜덤 액세스 메모리(DRAM) 디바이스의 메모리셀에 사용되는 적층된 캐패시터에 관한 것이다.
[관련 기술의 설명]
일반적으로, DRAM 디바이스에서, 각 메모리셀은 MOS 트랜지스터 및 캐패시터로 구성되어 있다. 하부 및 상부 전극과 이 전극들 사이에 있는 절연층을 갖는 적층된 캐패시터가 캐패시터로서 사용되어 왔다. 적층된 캐패시터가 3차원 구조이므로, 이 캐패시터의 캐패시턴스가 증가되어 DRAM 디바이스의 집적도를 향상시킬 수 있다.
종래 기술의 적층된 캐패시터형 DRAM 디바이스에서는, 절연층이 반도체 기판상에 형성된다. 캐패시터 전극층은 절연층상에 형성되며 절연층의 컨택트홀(contact hall)을 통해서 반도체 기판의 불순물 도핑 영역에 전기적으로 접속된다. 또한, 캐패시터 절연층은 캐패시터 하부 전극층상에 형성되고, 캐패시터 상부 전극층은 캐패시터 절연층상에 형성된다. 이에 대해서는 이하에서 보다 자세하게 설명될 것이다.
그러나, 상술한 종래의 적층된 캐패시터형 DRAM 디바이스에서는, 메모리셀어레이 영역 및 주변 회로 영역간의 스텝(step)이 너무 커서 상기 메모리셀 어레이영역 및 주변 회로 영역간의 경계면 주변에 배선 패턴을 배열하는 것이 곤란하다. 특히, 디바이스를 고집적화 하는 경우에, 리소그래피(lithography) 공정에서 사용되는 노광 시스템의 초점 깊이가 감소되므로 이러한 스텝 상에서는 미세 패턴을 형성할 수 없었다.
[발명의 개요]
본 발명의 목적은, DRAM 디바이스에서, 적층딘 캐패시터의 메모리셀 어레이 영역 및 주변 회로 영역들간의 스텝을 감소시키는데 있다.
본 발명의 또다른 목적은 고집적화한 적층된 캐패시터형 반도체 디바이스를 제공하는 것이다.
본 발명에 의하면, DRAM 디바이스에서, 제1 및 제2절연층이 반도체 기판의 메모리셀 어레이 영역 및 주변 회로 영역상에 형성된다. 복수의 개구(opening)가 메모리셀 어레이 영역상의 제2절연층에 형성된다. 적층된 캐패시터는 개구에 매설되며, 제1절연층의 접촉홀을 통해서 반도체 기판의 불순물 도핑 영역에 전기적으로 접속된다.
또한, 본 발명에 따라, DRAM 디바이스에서, 제1 및 제2절연층은 반도체 기판의 메모리셀 어레이 영역 및 주변 회로 영역상에 형성된다. 제2 절연층에 홈(groove)이 형성되어 메모리셀 어레이 영역의 제2 절연층은 복수의 아일랜드(islands)로 분할된다. 적층된 캐패시터는 아일랜드 상에 형성되며 제2 절연층의 컨택트홀 및 제1절연층의 컨택트홀을 통해서 반도체 기판의 불순물 도핑 영역에 전기적으로 접속된다.
따라서, 메모리셀 어레이 영역 및 주변 회로 영역간의 스텝은 감소된다.
이제 본 발명은 종래 기술과 비교하여 첨부 도면을 참조한 하기의 상세한 설명으로부터 보다 명확히 이해될 것이다.
[양호한 실시예의 설명]
양호한 실시예의 설명에 앞서, 종래의 DRAM 디바이스에 대해 제1도를 참조하여 설명한다.
제1도에서, X는 메모리셀 어레이 영역을 나타내고, Y는 어드레스 버퍼, 어드레스 디코더, 감지 증폭기 등의 주변 회로 영역을 나타낸다. P－형 단결정 실리콘 기판(1)에서, 두꺼운 필드 실리콘 산화물층(2) 이 소자들을 상호 분리시키기 위하여 형성된다. 또한, 얇은 게이트 실리콘 산화물층(3) 및 게이트 전극층(4)이 상기 실리콘 산화물층(2)상에 형성된다. 또한, N＋형 불순물 도핑 영역(5-1 내지 5-5)이 실리콘 기판(1)내에 형성된다. 영역(5-1)은 비트선을 접속시키기 위한 MOS트랜지스터 또는 소위 셀 트랜지스터의 드레인 영역이며, 영역(5-2)은 셀 트랜지스터의 소스 영역, 영역(5-3 및 5-4)은 주변 회로 영역(Y)의 트랜지스터의 소스 및 드레인 영역이다.
또한, 실리콘 산화물층(6)은 게이트 전극층(3)상에 형성되고, 화학적 기계연마(chemical mechanical polishing, CMP)처리에 의해 평탄화 된다. 컨택트홀(CONT1)이 실리콘 산화물층(6)내에 형성되고 도전층(7)이 화학 기상 증착(CVD) 처리에 의해 상기 실리콘 산화물층(6)상에 증착된다. 이런 경우에, 도전층(7) 역시 컨택트홀(CONT1)에 매설되고, 도전층(7)이 패터닝되어 하나의 비트선을 형성한다. 도전층(7)은 인 또는 비소 도핑된 다결정질 실리콘 또는 Ti, W 등의 고융점 금속으로 만들어진다.
또한, 절연층(8)이 상기 도전층(7)상에 형성된다. 절연층(6 및 8)이 패터닝되어 컨택트홀(CONT2)을 형성한다.
또한, 캐패시터 하부 전극층(9)은 상기 절연층상에 형성되어, 컨택트홀(CONT2)을 통해 불순물 도핑 영역(5-2)에 접속된다. 또한, 래미네이트된(laminated) 질화티타늄(TiN) 및 W로 이루어진 셀 플레이트(cell plate)라 칭하는 캐패시터 상부 전극층(11) 및 캐새피터 절연층(10) 모두 메모리셀에 대해 형성된다.
그리고, 절연층(12)이 상기 층(10,11)상에 형성되고 알루미늄으로 이루어진 제1배선층(13)이 스퍼터링 처리를 이용하여 형성된다. 최종적으로, 또다른 절연층 및 제2배선층(도시되지 않음)이 형성된다.
제1도에 도시된 바와 같이 디바이스의 집적도를 향상시키면서 각각의 적층된 캐패시터의 캐패시턴스를 증가시키기 위하여, 캐패시터 하부 전극층(9)의 높이가 증가되어야만 한다. 즉, 캐패시터 하부 전극층(9)의 종횡비는 증가되어야만 된다. 예를들어, 256 Mbit DRAM 디바이스에 있어서, 하나의 메모리셀당 면적은 약 0.5 내지 0.6㎛2이고 이 영역은 캐패시턴스는 메모리셀 축소 규칙에 따라서 30fF 이상이어야 한다. 그러므로, 캐패시터 절연층(10)이 4nm 두께의 실리콘 산화물층과 등가이면, 캐패시터 하부 전극층(9)의 높이는 내략 1㎛가 되어야만 된다.
따라서, 256 Mbit 구성에 적용되는 제1도에 도시된 바와 같은 종래의 DRAM 디바이스에 있어서, 메모리셀 어레이 영역(X) 및 주변 회로 영역(Y) 간의 스텝(S)이 예컨대 1㎛로 커지므로, 리소그래피 공정에 사용되는 노광 시스템의 감소됨 초점 깊이로 인해 상기 메모리셀 어레이 영역(X) 및 주변 회로 영역(Y) 간의 경계부 주변에 제1배선층(13) 및 제2배선층을 형성하는 것이 불가능하다.
본 발명의 제1 실시예를 도시하는 제2도에 있어서, 실리콘 산화물로 이루어진 약 500 내지 1000nm 두께의 절연층(21)이 절연층(8)상에 형성된다. 복수의 개구가 절연층(21)에 형성되고, 적층된 캐패시터는 개구에 매설되는데, 즉 캐패시터 하부 전극층(22)이 각 개구 내에 형성된다. 캐패시터 하부 전극층(22)은 비소 또는 인이 도핑된 다결정 실리콘 또는 TiN 등의 고융점 금속으로 이루어진다. 캐패시터 하부 전극층(22)은 컨택트홀(CONT2)을 통해 불순물 도핑 영역(5-2)에 전기적으로 접속된다. 또한, 래미네이트된 TiN 및 W로 이루어진 캐패시터 상부 전극층(2X) 및 캐패시터 절연층 모두 메모리셀에 대해 형성된다.
그리고 나서, 절연층(25)이 상기 층(23,24)상에 형성되고 알루미늄으로 이루어진 제1 배선층(26)은 스퍼터링 처리에 의해 형성된다. 최종적으로, 또다른 절연층 및 제2배선층(도시되지 않음)이 형성된다.
따라서, 제2도에 도시된 제1실시예에서, 메모리셀 어레이 영역(X) 및 주변 회로 영역(Y) 간의 스텝(S)은 현저하게 감소된다. 스텝(S)은 두께 200 nm 미만의 캐패시터 상부 전극층(24)의 두께에 의해서 주로 좌우된다.
제2도의 절연층(21)의 개구 중앙의 선을 따라 절취한 캐패시터 하부 전극층(22) 및 캐패시터 상부 전극층(24)의 횡단면도인 제3도에서, 적층된 캐패시터는, 캐패시터 하부 전극층(22), 캐패시터 상부 전극층(24), 및 이들 전극층간에 위치하는 캐패시터 절연층(23)에 의해 형성된다. 상기 층들(22,23,24) 모두는 절연층(21)의 개구내에 위치된다.
제2도는 디바이스의 제작에 대해 제4(a)도 내지 제4(i)도를 참조하여 기술한다.
우선, 제4(a)도를 참조하면, 두꺼운 필드 실리콘 산화물층(2)이 실리콘의 국부 산화(LOCOS) 처리에 의해 P－형 단결정 실리콘 기판(1)에 형성된다. 그리고 나서, 얇은 게이트 실리콘 산화물층(3)이 실리콘 기판(1)을 열산화시킴으로써 형성되고, 게이트 전극층(4)이 CVD 처리에 의해 상기 층(3)상에 형성된다. 그리고 나서, N＋형 불순물 도핑 영역(5-1 내지 5-4)이 필드 실리콘 산화물층(2) 및 게이트 전극층(4)을 마스크로 하여 N형 불순물 이온을 실리콘 기판(1)내에 도입함으로써 형성딘다. 그리고 나서, 실리콘 산화물층(6)이 CVD 처리에 의해 형성되어 CMP 처리에 의해 평탄화된다. 그리고 나서, 컨택트홀(CONT1)이 실리콘 산화물층(6)에 형성된다. 그리고 나서, 인 또는 비소가 도핑된 다결정 실리콘 또는 Ti 및 W 등의 고융점 금속으로 이루어진 도전층(7)은 CVD 처리에 의해 형성되어 하나의 비트선을 형성한다. 도전층(7)은 컨택트홀(CONT1)을 통해서 불순물 도핑 영역(5-1)에 전기전으로 접속된다. 그리고 나서, 절연층(8)이 CVD 처리에 의해 상기 층(7)상에 형성된다. 절은층(8)은 2 내지 12 at% 이상의 실리콘을 함유하는 실리콘 산화물로 이루어지는데, 이 층을 소위 실리콘 리치 산화물(silicon rich oxide, SRO) 층이라 칭한다.
다음에, 제4(b)도를 참조하면, 컨택트홀(CONT2)은 절연층(8) 및 실리콘 산화물층(7)에 형성된다. 그리고 나서, 인이 도피오딘 다결정 실리콘층(22＇)이 CVD 처리에 의해 상기 층(8,9)상에 형성된다. 다음에, 다결정 실리콘층(22＇)은 CMP 처리에 의해 평탄화되므로 다결정 실리콘층(22＇)이 제4(c)도에 도시된 바와 같이 컨택트홀(CONT2)에 매설된다.
다음에, 제4(d)도를 참조하면, 실리콘 산화물로 이루어진 약 500 내지 1000nm 두께의 절연층(21)이 CVD 처리에 의해 형성된다. 그리고 나서, 개구(21a)가 C4H8및 CO 의 혼합 기체를 이용한 반응 이온 에칭(reactive ion etching, RIE) 처리에 의해 절연층(21)에 형성된다. 이 RIE 처리에 따라, 절연층(SiO2)(21)의 에칭 속도가 절연층(SRO)(8)의 에칭 속도보다 현저하게 크므로 절연층(8)은 거의 에칭되지 않는다. 또한, 다결정 실리콘층(22＇)도 거의 에칭되지 않는다.
절연층(SRO)(8)의 과잉 실리콘이 12at% 이상인 경우, 절연 특성은 현저하게 감소된다. 즉, 저항값이 실리콘 산화물과 비교해서 1/100 이하로 감소된다. 그러므로, 절연층(8)의 과잉 실리콘은 약 2 내지 12at%가 바람직하다.
다음에, 제4(e)도를 참조하면, 인이 도핑된 다결정 실리콘 또는 TiN, Pt 또는 W 등의 고융점 금속으로 이루어진 캐패시터 하부 전극층(22)이 CVD 처리 또는 스퍼터링 처리에 의해 형성된다. 그 후에, 포스포-실리케이트 유리(phospho-silicated glass : BPSG)를 포함하는 붕소로 이루어진 코어 절연층(27)이 CVD 처리에 의해 형성된다.
다음에, CMP 처리가 코어 절연층(27)에 대해 행하여지고 나서, CMP 처리는 캐패시터 하부 전극층(22)에 대해 더 행하여진다. 따라서, 제4(f)도에 도시된 바와같이, 코어 절연층(27)은 절연층(21)의 개구에 남아 있게 된다.
다음에, 제 4G도를 참조하면, 코어 절연층(27)은 약 200℃의 실온에서 100Torr 이하의 저압하에서 플루오르 수소 기체에 의해 에칭된다. 이 에칭 처리에서, 코어 절연층(BPSG)(27)의 에칭 속도는 절연층(21)의 에칭 속도보다 약 1000 배 이상 크게 되므로 절연층(21)은 거의 에칭되지 않는다. 따라서, 캐패시터 하부 전극층(22)은 컨택트홀(CONT2)을 통해서 불순물 도핑 영역(5-2)과 전기적으로 접속된다.
다음에, 제4(h)도를 참조하면, 실리콘 질화물, 또는 탄탈 산화물, 스트론튬티탄(STO), 바륨 스트론튬 티탄(BST) 또는 납 티타늄 지르코눔(PZT) 등의 강유전성 재료로 이루어진 캐패시터 절연층(23)이 형성된다. 그리고 나서, 래미네이트된 TiN 및 W 로 이루어진 캐패시터 상부 전극층(24)이 스퍼터링 처리에 의해 형성된다.
최종적으로, 제4(i)도를 참조하면, 캐패시터 상부 전극층(24) 및 캐패시터 절연층(23)이 패터닝된다.
그리고 나서, 절연층(25) 및 제1 알루미늄 배선층(26)이 형성되어 제2도의 디바이스를 완성시킨다.
본 발명의 제2실시예를 도시하는 제5도에 있어서, 또다른 캐패시터 상부 전극층(24a)이 제2도의 절연층(21)의 개구의 측벽상에 형성되고 또다른 캐패시터 절연층(23a)이 캐패시터 하부 전극층(22) 및 캐패시터 상부 전극층(24a) 간에 형성된다. 캐패시터 상부 전극층(24a)은 컨택트홀(CONT3)을 통해 캐패시터 상부 전극층(24)에 전기적으로 접속된다.
따라서, 제5도는 도시된 제2실시예에서도, 메모리셀 어레이 영역(X) 및 주변 회로 여역(Y) 간의 스텝(S)이 현저하게 감소된다.
제5도의 절연층(21)의 개구의 중앙의 선을 따라 절취한 캐패시터 하부 전극층(22) 및 캐패시터 상부 전극층(24(24a))의 횡단면도인 제6도에 있어서, 적층된 캐패시터는 캐패시터 하부 전극층(22), 캐패시터 상부 전극층(24), 및 이들 층(22, 24)간의 캐패시터 졀연층(23)에 의해 형성될 뿐만 아니라, 캐패시터 하부 전극층(22), 캐패시터 상부 전극층(24A) 및 이들 층(22, 24a) 간의 패캐시터 절연층(23a)에 의해서도 형성된다. 또한, 적층된 캐패시터의 소자는 절연층(21)의 개구내에 위치한다. 따라서, 적층된 캐패시터의 캐패시턴스는 제1실시예의 캐패시턴스와 비교해서 증가된다.
제5도의 디바이스 제조는 제7(a)도 내지 제7(i) 도를 참조하여 이하에서 기술된다.
우선, 제7(a)도, 7(b)도, 및 7(c)도를 참조하면, 제4(a)도, 4(b)도, 및 4(c)도에 도시한 동일한 처리가 행하여진다.
다음에, 제7(d)도를 참조하면, 실리콘 산화물로 이루어진 약 500 내지 1000nm 두께의 절연층(21)이 CVD 처리에 의해 형성된다. 그리고 나서, 100 내지 200nm 두께의 티타늄 질화물층(31)이 상기 절연층상에 형성된 후, 백에칭 처리를 위한 약 100nm 두께의 실리콘 산화물층(32)이 형성된다.
다음에, 제7(e)도를 참조하면, 실리콘 산화물층(32) 및 티타늄 질화물층(31)이 포토레지스트 마스크(도시되지 않음)로 RIE 처리에 의해 에칭된다. 다음에, 개구(21a)는 이 RIE 처리에 의해 절연층(21)에 형성된다. 제4(d)도에서와 동일한 방식으로, 이 RIE 처리는 C4H8및 CO 의 혼합 기체를 이용한다. 이 RIE 처리에 다라, 절연층(SiO2)(21)의 애칭 속도는 절연층(SRO)(8)의 에칭 속도보다 매우 크게 되므로 절연층(8)은 거의 에칭되지 않는다. 다결성 실리콘층(22＇) 또한 거의 에칭되지 않는다.
다음에, 제7(f)도를 참조하면, 티타늄 질화물층(33)이 또다시 형성된다. 티타늄 질화물층(33) 두께는 티타늄 질화물층(31)의 두께보다 작다. 티타늄 질화물층(33)은 HBr 및 Cl2혼합 기체를 이용한 RIE 처리에 의해 비등방성적으로 다시 에칭된다. 따라서, 제7(g)도에 도시된 바와 같이, 티타늄 질화물층(33)은 절연층(21)의 개구(21a)의 측벽에만 남아 있게 된다.
그리고 나서, 실리콘 산화물층(32)은 제7(e)도에 도시된 바와 같은 RIE 처리를 이용하여 에칭된다. 그 결과, 제7(h)도에 도시된 바와 같이, 캐패시터 상부 전극층(24a)은 층(31 및 33)에 의해 형성된다.
다음에, 제7(i)도를 참조하면, 실리콘 질화물, 또는 탄탈 산화물, STO, BST 또는 RZT 등의 강유전성 재료로 이루어진 캐패시터 절연층(23a)이 CVD 처리에 의해 형성된다.
다음에, 제7(j)도를참조하면, 제4(e)도에서와 유사한 방식으로, 인이 도핑된 다결정 실리콘 또는 TiN, Pt 또는 W 등의 고융점 금속으로 이루어진 캐패시터 하부 전극층(22)이 CVD 처리 또는 스퍼터링 처리에 의해 형성된다. 그 후, BPSG로 이루어진 코어 절연층(27)이 CVD 처리에 의해 형성된다.
다음, 코어 절연층(27)에 대해 CMP 처리가 실행되며, 그 후, 캐패시터 하부 전극층(22)에 대해서도 CMP 처리가 더 실행된다. 그 결과, 제7(j)도에 도시된 바와 같이, 코어 절연층(27)이 절연층(21)의 개구에 남아 있게 된다.
다음에, 제7(k)도를 참조하면, 제4(g)도에서와 동일한 방법으로, 코어 절연층(27)이 실온 200℃에서 100Torr 미만의 저압하에서 플루오르 수소 기체에 의해 에칭된다. 이 에칭 처리에서, 코어 절연층(BPSG)(27)의 에칭 속도는 절연층(21)의 에칭 속도보다 약 1000배 빠르기 때문에 절연층(21)은 거의 에칭되지 않는다. 따라서, 캐패시터 하부 전극층(22)은 컨택트홀(CONT2)을 통해 불순물 도핑 영역(5-2)에 전기적으로 접속된다. 또한, 컨택트홀(CONT3)은 캐패시터 절연층(23a)에 형성된다.
다음, 제7(l)도를 참조하면, 제4(h)도에서와 동일한 방법으로, 실리콘 질화물이나, 탄탈 산화물, STO,BST , 또는 PZT 등의 강유전체로 이루어진 캐패시터 절연층(23)이 형성된다. 래미네이트된 TiN과 W로 이루어진 캐패시터 상부 전극층(24)이 스퍼터링 처리에 의해 형성된다.
마지막으로, 제7(m)도를 참조하면, 제4(i) 도에서와 동일한 방법으로, 캐패시터 상부 전극층(24)과 캐패시터 절연층(23)이 패터닝된다.
그 다음, 절연층(25)과 제1알루미늄 배선층(26)이 형성되어 제5도의 디바이스가 완성된다.
제5도의 디바이스의 변형예인 제8도에서는, 패캐시터 상부 전극층(22a)이 절연층(21)의 개구의 측벽에만 제공된다. 즉, 캐패시터 상부 전극층(22a)은 절연층(21)에는 제공되지 않는다. 이런 경우에, 캐패시터 상부 전극층(22a)은 캐패시터 전극층(22)에 직접 접속된다. 그래서, 제8도의 디바이스에서, 메모리셀 어레이 영역(X) 및 주변 회로 영역(Y) 사이의 스텝(S)이 제5도에 도시된 제2실시예에 비해서 감소된다. 그렇지만, 적층된 캐패시터의 캐패시턴스는 제5도에 도시된 제2실시예에 비해서 약간 감소된다. 제8도의 디바이스 제조는 제5도의 디바이스의 제조와 동일하지만 제7(d)도에 도시된 티타늄 질화물층(31)과 실리콘 산화물층(32)은 형성되지 않는다는 것이 다르다.
본 발명의 제3실시예를 도시하는 제9도에서, 실리콘 산화물로 이루어진 약 500 내지 1000nm 두께의 절연층(21)이 절연층(8) 위에 형성된다. 직사각형 모양 홈 등의 복수의 홈이 절연층(21)에 형성되므로, 복수의 절연 아일랜드(21＇)가 메모리셀 어레이 영역(X)에 형성된다. 적층된 캐패시터가 절연 아일랜드(21＇)상에 형성된다. 즉, 각각의 절연 아일랜드(21＇)상에 캐패시터 하부 전극층(22)이 형성된다. 캐패시터 하부 전극층(22)은 인 또는 비소가 도핑된 다결정 실리콘이나, TiN등의 고융점 금속으로 이루어진다. 캐패시터 하부전극층(22)은, 각각의 절연 아일랜드(21＇)의 컨택트홀(CONT4) 및 컨택트홀(CONT2)을 통해 불순물 도핑 영역(5-2)에 전기적으로 접속된다. 또한, 실리콘 질화물이나, 또는 탄탈 산화물, STO,BST 또는 PZT 등의 강유전성 재료로 이루어진 캐패시터 절연층(23)이 캐패시터 하부 전극층(22) 위에 형성된다. 또한, 래미네이트된 TiN 과 W로 이루어진 캐패시터 상부 전극층(24)이 공통적으로 메모리셀용으로 형성된다. 그 다음, 그 위에 절연층(25)이 형성되고, 알루미늄으로 이루어진 제1배선층(26)이 스퍼터링 처리를 사용하여 형성된다. 마지막으로, 또다른 절연층과 제2배선층(도시 안됨)이 형성된다.
따라서, 제9도에 도시된 제3실시예에서도, 메모리셀 어레이 영역(X) 및 주변회로 영역(Y) 사이의 스텝(S)이 현저하게 감소된다.
제10도는 제9도의 절연층(21)의 절연 아일랜드(21＇)의 중앙의 선을 따라 절취한 캐패시터 하부 전극층(22)과 캐패시터 상부 전극층(24)의 횡단면도로서, 적층된 캐패시터가, 캐패시터 하부 전극층(22)과, 캐패시터 상부 전극층(24)과, 이 두 층 사이의 캐패시터 절연층(23)에 의해 형성된다.
제9도의 디바이스 제조에 대해서는 다음의 제11(a)도 내지 제11(k) 도를 참조하여 설명한다.
먼저, 제11(a), 11(b), 및 11(c)도를 참조하면, 제4(a), 4(b), 및 4(c)도에서와 동일한처리가 실행된다.
다음에, 제11(d)도를 참조하면, 실리콘 산화물로 이루어진 약 500 내지 1000nm 두께의 절연층(21)이 CVD 처리에 의해 형성된다. 그 다음, 컨택트홀(CONT4)이 절연층(21)에 형성된다. 그 다음에, 인이 도핑된 다결정 실리콘층(22＇)이 컨택트홀(CONT2)에 매설되는 것과 동일한 방법으로 인이 도핑된 다결정 실리콘층(22＂)이 컨택트홀(CONT4)에 매설된다. 그 다음, 그 위에 약 100 내지 200nm 두께의 티타늄 질화물층(41)이 형성되고, 그 후, 백에칭 처리를위한 약 100nm 두께의 실리콘산화물층(32)이 형성된다.
다음, 제11(e)도를 참조하면, 실리콘 산화물층(42)과 티타늄 질화물층(41)이 포토레지스트 마스크(도시안됨)를 이용하여 RIE 처리에 의해 에칭된다. 계속해서, RIE 처리에 의해 절연층(21)에 홈(21b)이 형성된다. 그 결과, 절연 아일랜드(21＇)가 메모리셀 어레이(X)에 형성된다. 이 RIE 처리는 제4(d)도에서와 동일한 방법으로 C4H8및 CO의 혼합 기체를 사용한다. 그러므로, 절연층(SiO2)(21)의 에칭속도는 절연층(SRO)(8)의 에칭 속도보다 현저하게 빠르므로 절연층(8)은 거의 에칭되지 않는다.
다음, 제11(f)도를 참조하면, 티타늄 질화물층(43)이 다시 형성된다. 티타늄 질화물층(43)의 두께는 티타늄 질화물층(41)의 두께보다 얇다. 티타늄 질화물층(43)은 HBr과 Cl2의 혼합 기체를 이용한 RIE 처리에 의해 비등방성적으로 다시 에칭된다. 그 결과로, 제11(g)도에 도시된 바와 같이, 티타늄 질화물층(43)은 절연층(21)의 절연 아일랜드(21＇)의 측벽에만 남아 있게 된다.
그래서, 층(41,42)에 의해 캐패시터 하부 전극층(22)이 형성된다.
다음, 제11(h)도를 참조하면, 실리콘 질화물이나, 또는 탄탈 산화물, STO,BST 또는 PZT 등의 강유전성 재료로 이루어진 캐패시터 절연층(23)의 CVD 처리에 의해 형성된다. 그 다음, 래미네이트된 TiN과 W로 이루어진 캐패시터 상부 전극층(24)이 스퍼터링 처리에 의해 형성된다.
마지막으로, 제11(i)도를 참조하면, 캐패시터 상부 전극층(240과 캐패시터 절연층(23)이 패터닝된다.
그 다음, 절연층(25)과 제1알루미늄 배선층(26)이 형성되어 제9도의 디바이스가 완성된다.
제9도의 디바이스의 변형예인 제12도에서, 주변 회로 영역(Y)의 절연층(21)상에 있는 캐패시터 하부 전극층(22)은 제공되지 않는다. 그 결과, 메모리셀 영역(X)과 주변 회로 영역(Y) 사이의 스텝(S)이 제9도에 도시된 제3실시예에 비해 감소된다. 제12도의 디바이스 제조는 제9도의 디바이스 제조와 동일하지만, 포토레지스트 패턴을 사용하는 RIE 처리가 부가되어 제11(g)도에서의 절연층(21)상의 캐패시터 하부 전극(22)을 제거하는 것이 다르다.
본 발명의 제4실시예를 설명하는 제13도에서, 제9도의 절연층(8)상에 또다른 캐패시터 상부 전극층(24b)이 형성되며, 캐패시터 하부 전극층(22b)과 캐패시터 상부 전극층(24b) 사이에 또다른 캐패시터 절연층(23b)이 형성된다. 캐패시터 상부 전극층(24b)은 캐패시터 상부 전극층(24)에 전기적으로 접속된다.
그래서, 제13도에 도시된 바와 같이 제4실시예에서도, 메모리셀 어레이영역(X)과 주변 회로 영역(Y) 사이의 스텝(S)이 현저하게 감소된다. 또한, 적층된 캐패시터의 캐패시턴스가 제3실시예에서의 캐패시턴스에 비해 증가된다.
이제 제13도의 디바이스 제조에 대해 제14(a)도 내지 제14(k)도를 참조하여 이하에서 설명한다.
먼저, 제14(a),14(b) 및 14(c)도를 참조하면, 제4(a),4(b) 및 4(c)도에 도시된 바와 동일한 처리가 실행된다. 이 경우에, 절연층(8)은 그 위에 실리콘 산화물과 에칭 스토퍼 재료(etching stopper material)로 이루어진다.
다음, 제14(d)도를 참조하면, 인이 도핑된 다결정 실리콘으로 이루어진 캐패시터 상부 전극층(24b)이 CVD 처리에 의해 형성된다. 그 다음, 약 100nm 두께의 실리콘 질화물로 이루어진 캐패시터 절연층(23b)이 CVD 처리에 의해 형성된다. 그 후, 약 100nm 두께의 티타늄 질화물로 이루어진 캐패시터 하부 전극층(22b)이 CVD 처리에 의해 형성된다.
다음, 제14(e)도를 참조하면, 캐패시터 하부 전극층(22b), 캐패시터 절연층(23b) 및 캐패시터 상부 전극층(24b)이 패터닝된다.
다음, 제14(f)도를 참조하면, 제11(d)도와 동일한 방법으로, 실리콘 산화물로 이루어진 약 500 내지 1000nm 두께의 절연층(21)이 CVD 처리에 의해 형성된다. 그 다음, 절연층(21)에 컨택트홀(CONT4)이 형성된다. 그 다음, 인이 도핑된 다결정 실리콘층(22＇)이 컨택틀홀(CONT2)에 매설되는 것과 동일한 방법으로 인이 도핑된 다결정층(22＂)이 컨택트홀(CONT4)에 매설된다. 그 다음, 그 위에약 100 내지 200nm 두께의 티타늄 질화물층(41)이 형성되고, 그 후, 백에칭 처리를위한 약 100nm 두께의 실리콘 산화물층(32)이 형성된다.
다음, 제14(g)도를 참조하면, 제11(e)도와 동일한 방법으로, 실리콘 산화물층(42)과 티타늄 질화물층(41)이 포토레지스트 마스크(도시안됨)를 이용하여 RIE 처리에 의해 에칭된다. 계속해서, 상기 RIE 처리에 의해 절연층(21)에 홈(21b)이 형성된다. 그 결과, 메모리셀 어레이(X)에 절연 아일랜드(21＇)가 형성된다.
다음, 제14(h)도를 참조하면, 제11(f)도에서와 동일한 방법으로, 티타늄 절화물층(43)이 다시 형성된다. 티타늄 질화물층(43)의 두께는 티타늄 질화물층(41)의 두께보다 얇다. 티타늄 질화물층(43)은 HBr과 Cl2의 혼합 기체를 사용하는 RIE 처리에 의해 비등방성적으로 백에칭된다. 그 결과, 제14(i)도에 도시된 바와 같이, 티타늄 질화물층(43)이 절연층(21)의 절연 아일랜드(21＇)의 측벽에만 남는다. 따라서, 캐패시터 하부 전극층(22)이 층(41, 43)에 의해 형성되고, 절연층(21)의 홈 바닥부의 캐패시터 하부 전극층(22b)에 연결된다. 또한, 이 경우에, 캐패시터 절연층(23b)은 캐패시터 하부 전극층(22)의 마스크를 사용하여 에칭된다.
다음, 제14(j)도를 참조하면, 제11(h)도와 동일한 방법으로, 실리콘 질화물이나, 또는 탄탈 산화물, STO, BST 또는 PZT 등의 강유전체로 이루어진 캐패시터 절연층(23)이 CVD 처리에 의해 형성된다. 또한, 실리콘 질화물이나, 또는 탄탈 산화물, STO, BST 또는 PZT 등의 강유전체로 이루어진 캐패시터 절연층(23)이 형성된다. 그 다음, 래미네이트된 TiN 및 W 로 이루어진 캐패시터 상부 전극층(23)이 스퍼터링 처리에 의해 형성된다.
마지막으로, 제14(k)도를 참조하면, 제11(i)도와 동일한 방법으로, 캐패시터 상부 전극층(24)과 캐패시터 절연층(23)이 패터닝된다. 캐패시터 상부 전극층(24b)은 캐패시터 상부 전극층(24)에 전기적으로 접속된다.
그 다음, 절연층(25)과 제1알루미늄 배선층(26)이 형성되어 제13도의 디바이스가 완성된다.
제13도의 디바이스의 변형예인 제15도에서, 주변 회로 영역(Y)의 절연층(21)위에 있는 캐패시터 하부 전극층(22)은 제공되지 않는다. 그 결과, 메모리셀 어레이 영역(X)과 주변 회로 영역(Y) 사이의 스텝(S)이 제13도에서 설명된 제4 실시예에 비해 감소된다. 제15도의 디바이스의 제조는 제13도의 디바이스의 제조와 동일하지만, 포토레지스트 패턴을 사용하는 RIE 처리가 부가되어 제14(i)도의 절연층(21)의 캐패시터 하부 전극층(22)을 제거한다는 것이 다르다.
종래의 256 Mbit DRAM 디바이스에서는 메모리셀 어레이 영역과 주변 회로 영역 사이의 상술한 스텝(S)이 0.8 내지 1.0㎛이지만, 본 발명에 따른 256 Mbit DRAM 디바이스에서는 상기 스텝(2)이 0.3㎛ 미만이다.
위에서 언급한 바와 같이, 본 발명에 따라, 메모리셀 어레이 영역과 주변 회로 영역 사이의 스텝(S)이 감소될 수 있으므로, 상기 두 영역 사이의 경계부 주위에 미세한 배선 패턴이 배열될 수 있어 디바이스의 집적도가 향상된다. 또한, 고집적화의 적층된 캐패시터를 얻을 수 있다.

Claims (28)

  1. 동적 랜덤 엑세스 메모리 디바이스에 있어서, 반도체 기판(1)과, 상기 반도체 기판의 메모리셀 어레이 영역(X)과 주변 회로 영역(Y)상에 형성되고 복수의 불순물 도핑 영역으로 각각 통하는 복수의 홀을 가지는 제1절연층(6,8)과, 상기 복수의 홀중 하나의 홀에 각각 형성된 복수의 접촉 수단과, 상기 제1절연층상에 형성되고 상기 메모리셀 어레이 영역에 복수의 개구(21a)를 가지는 제2절연층(21)과, 상기 개구중 하나에 각각 매설되는 복수의 적층된 캐패시터를 포함하며, 상기 각각의 적층된 캐패시터는 상기 복수의 접촉 수단중 하나를 통해 상기 반도체 기판의 상기 복수의 불순물 도핑 영역중 한 영역에 전기적으로 접속되는, 동적 랜덤 액세스 메모리 디바이스.
  2. 동적 랜덤 액세스 메모리 디바이스에 있어서, 반도체 기판(1)과, 상기 반도체 기판의 메모리셀 어레이 영역(X)과 주변 회로 영역(Y)상에 형성된 제1절연층(6,8)과, 상기 제1절연층상에 형성되는 제2절연층(21)으로서, 상기 메모리셀 어레이 영역의 상기 제2절연층을 복수의 아일랜드(21＇)로 분할하기 위해 상기 메모리셀 어레이 영역에 홈(21b)을 가지는 제2절연층(21)과, 상기 아일랜드중 하나에 각각 형성되는 복수의 적층된 캐패시터를 포함하며, 상기 적층된 캐패시터는 상기 아일랜드의 컨택트홀(CONT4)과 상기 제1절연층의 컨택트홀(CONT2)에 형성된 접촉 수단을 통해 상기 반도체 기판의 불순물 도핑 영역에 전기적으로 접속되는 동적 랜덤 액세스 메모리.
  3. 적층된 캐패시터형 반도체 메모리 디바이스에 있어서, 반도체 기판(1)과 상기 반도체 기판내에 형성된 불순물 도핑 영역(5-2)과, 상기 반도체 기판상에 형성되고 상기 불순물 도핑 영역으로 통하는 제1컨택트홀(CONT1)을 가지는 제1절연층(6,8)과, 상기 제1컨택트홀에 형성되는 접촉수단과, 상기 제1절연층상에 형성되고 상기 제1절연층으로 통하는 개구(21a)를 가지는 제2절연층(21)과, 상기 개구내에 형성되며 상기 접촉 수단을 통해 상기 불순물 영역에 전기적으로 접속되는 캐패시터 하부 전극층(22)과, 상기 캐패시터 하부 전극층에 형성되는 제1캐패시터 절연층(23)과, 상기 제1캐패시터 절연층상에 형성되는 제1캐패시터 상부 전극층(24)을 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 제2절연층의 상기 개구내의 측벽상에 형성된 제2캐패시터 상부 전극층(24a)과, 상기제2캐패시터 상부 전극층과 상기 캐패시터 하부 전극 사이에 형성된 제2캐패시터 절연층(23a)더 포함하며, 상기 제2캐패시터 상부 전극층은 상기 제1캐패시터 상부 전극층에 전기적으로 접속되는, 적층된 캐패시터형 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 제2절연층상에형성된 제3캐패시터 상부 전극층(24a)과, 상기 제1캐패시터 상부 전극층과 상기 제3캐패시터 상부 전극층 사이에 형성된 제3 캐패시터 절연층을 더 포함하며, 상기 제3캐패시터 상부 전극층은 상기 제3캐패시터 절연층의 컨택트홀(CONT3)을 통해 상기 제1캐패시터 상부 전극층에 접속되는, 적층된 캐패시터 반도체 메모리 디바이스.
  6. 적층된 캐패시터형 반도체 메모리 디바이스에 있어서, 반도체 기판(1)과, 상기반도체 기판내에 형성된 불순물 도핑 영역(5-2)과, 상기 반도체 기판상에 형성되고 상기 불순물 도핑 영역으로 통하는 제1컨택트홀(CONT1)을 가지는 제1절연층(6,8)과, 상기 제1절연층상에 형성되고 상기 제1컨택트홀로 통하는 제2컨택트홀(CONT4)을 가지는 절연 아일랜드(21＇)를 형성하도록 복수의 홈(21b)을 가지는 제2절연층(21)과, 상기 절연 아일랜드의 위 및 그 주위에 형성되며 상기 제1 및 제2컨택트홀에 형성된 접촉 수단을 통해 상기 불순물 영역에 전기적으로 접속되는 캐패시터 하부 전극층(22)과, 상기 캐패시터 하부 전극층상에 형성되는 제1캐패시터 절연층(23)과, 상기 제1캐패시터 절연층상에 형성되는 제1캐패시터 상부 전극층(24)을 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  7. 제6항에 있어서, 상기 제1절연층상에 형성되고 상기 제1캐패시터 상부 전극층에 전기적으로 접속된 제2캐패시터 상부 전극층과, 상기 제2캐패시터 상부 전극을 상기 캐패시터 하부 전극으로부터 절연시키기 위해 상기 제2캐패시터 상부 전극상에 형성된 제2절연층을 더 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  8. 적층된 캐패시터형 반도체 메모리 디바이스에 있어서, 반도체 기판(1)과, 상기 반도체 기판내에 형성된 복수의 불순물 도핑 영역(5-2)과, 상기 반도체 기판상에 형성되고 상기 불순물 도핑 영역중 한 영역으로 각각 통하는 복수의 컨택트홀(CONT2)을 가지는 제1 절연층(6,8)과 상기 제1절연층상에 형성되고 상기 컨택트홀중 하나에 각각 대응하는 복수의 개구(21a)를 가지는 제2절연층(21)과, 상기 복수의 컨택트홀중 하나에 각각 형성되는 복수의 접촉 수단과, 상기 개구중 한 개구의 바닥부 상에 및 그 개구의 측벽을 따라 각각 형성되고 상기 복수의 접촉수단중의 하나를 통해 상기 불순물 도핑 영역중 하나에 전기적으로 접속되는 복수의 캐패시터 전극층(22)과, 상기 캐패시터 전극층상에 형성된 캐패시터 절연층(23)과, 상기 캐패시터 절연층상에 형성된 카운터 캐패시터 전극층(24)을 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  9. 적층된 캐패시터형 반도체 메모리 디바이스에 있어서, 반도체 기판(1)과, 상기 반도체 기판내에 형성된 복수의 불순물 도핑 영역(5-2)과, 상기 반도체 기판상에 형성되고 상기 불순물 도핑 영역중의 한 영역으로 각각 통하는 복수의 제1컨택트홀(CONT2)을 가지는 제1절연층(6,8)과, 상기 제1절연층상에 형성되고 상기 제1컨택트홀중 하나에 각각 대응하는 복수의 개구(21a)를 가지는제2절연층(21)과, 상기 복수의 컨택트홀중 하나에 각각 형성되는 복수의 접촉 수단과, 복수의 캐패시터 전극층으로서, 각각이 상기 개구중 한 개구의 바닥부상에 형성되고 그 개구의 측벽을 따라 연장되며, 상기 접촉 수단중 하나를 통해 상기 불순물 도핑 영역중 하나에 전기적으로 접속되는 복수의 캐패시터 전극층(22)과, 상기 캐패시터 전극층의 표면상에 형성된 제1캐패시터 절연층(23)과, 상기 제1캐패시터 절연층상에 형성된 제1카운터 캐패시터 전극층(24)과, 상기 개구중 한 개구의 측벽에 각각 형성되는 복수의 제2카운터 캐패시터 전극층(24a)과, 복수의 제2절연층으로서, 각각이 상기 제1카운터 캐패시터 전극층 및 상기 제2카운터 캐패시터 전극층중 하나 사이에 형성되고, 상기 제2카운터 캐패시터 전극층이 상기 제2캐패시터 절연층의 제2컨택트홀(CONT3)을 통해 상기 제1카운터 캐패시터 전극층에 전기적으로 접속되는 복수의 제2절연층(23a)을 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  10. 적층된 캐패시터형 반도체 메모리 디바이스에 있어서, 반도체 기판(1)과, 상기 반도체 기판내에 형성된 복수의 불순물 도핑 영역(5-2)과, 상기 반도체 기판상에 형성되고 상기 불순물 도핑 영역중의 한 영역으로 각각 통하는 복수의 제1컨택트홀(CONT2)을 가지는 제1절연층(6,8)과 복수의 절연 아일랜드로서, 각각이 상기 제1컨택트홀중의 하나로 통하는 제2컨택트홀을 가지는, 복수의 절연 아일랜드와, 복수의 캐패시터 전극층으로서, 각각이 상기 절연 아일랜드중 하나의 상부 표면 및 적어도 그 아일랜드의 측벽에 각각 형성되며, 상기 제2컨택트홀중 각 하나의 컨택트홀 및 상기 제1컨택트홀중 각 하나의 컨택트홀에 형성된 접속 수단을 통해 상기 불순물 도핑 영역중 하나에 전기적으로 접속되는 복수의 캐패시터 전극층(22)과, 상기 캐패시터 전극층상에 형성된 제1캐패시터 절연층(22)과, 상기 제1캐패시터 절연층상에 형성된 제1카운터 캐패시터 전극층(24)을 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  11. 제10항에 있어서, 상기 제1절연층 상에 및 상기 절연 아일랜드 주위에 형성되며, 상기 제1카운터 캐패시터 전극층에 전기적으로 접속되는 제2카운터 캐패시터 전극층(24b)과, 상기 제2카운터 캐패시터 전극층 및 상기 복수의 캐패시터 전극층 사이에 형성되는 제2캐패시터 절연층(23b)을 더 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스.
  12. 제1항에 있어서, 상기 제2절연층은 두껍게 형성되고 상기 적층된 캐패시터는 상기 제절연층에 매설되어 상기 주변 회로 영역 및 상기 메모리셀 어레이 영역의 디바이스 두께의 상대적 차이인 수직 스텝을 최소화함으로써 상기 랜덤 액세스 디바이스의 집적도를 향상시키는, 동적 랜덤 액세스 메모리 디바이스.
  13. 제12항에 있어서, 상기 제2 절연층은 500 내지 1000nm의 두께를 가지는, 동적 랜덤 액세스 메모리 디바이스.
  14. 제12항에 있어서, 상기 제1절연층은 절연 재료로 된 두 개의 분리층을 포함하며, 상기 두 분리층은 상기 메모리셀 어레이 영역 및 상기 주변 회로 영역 위에서 한 분리층의 상부에 나머지 다른 분리층이 형성되는 동적 랜덤 액세스 메모리 디바이스.
  15. 제2항에 있어서, 상기 제2절연층은 두껍게 형성되고 상기 적층된 캐패시터는 상게 제2절연층의 상기 아일랜드 상에 형성되어 상기 주변 회로 영역 및 상기 메모리셀 어레이 영역의 디바이스 두께의 상대적 차이인 수직 스텝을 최소화함으로써 상기 랜덤 엑세스 디바이스의 집적도를 향상시키는, 동적 랜덤 엑세스 메모리 디바이스.
  16. 제15항에있어서, 상기 제2절연층은 500 내지 1000nm의 두께를 가지는, 동적 랜덤 액세스 메모리 디바이스.
  17. 제15항에 있어서, 상기 제1절연층은 절연 재료로 된 두 개의 분리층을 포함하며, 상기 두 분리층은 상기 메모리셀 어레이 영역 및 상기 주변 회로 영역 위에서 한 분리층의 상부에 나머지 다른 분리층이 형성되는, 동적 랜덤 액세스 메모리 디바이스.
  18. 동적 랜덤 액세스 메모리 디바이스에 있어서, 반도체 기판과, 상기 반도체 기판의 메모리셀 어레이 영역 및 주변 회로 영역 상에 형성된 제1 절연층과, 상기 메모리셀 어레이 영역 상에 형성된 복수의 적층된 캐패시터와, 상기 반도체 기판의 상기 메모리셀 어레이 영역 및 상기 주변 회로 영역 사이의 영역을 평탄화하는 수단으로서, 이것에 의해 상기 메모리셀 어레이 영역 및 상기 주변 회로 영역사이의 수직 스텝을 감소시키고 상기 랜덤 액세스 디바이스의 직접도를 향상시키는 상기 평탄화 수단을 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  19. 제18항에있어서, 상기 평탄화 수단은 상기 적층된 캐패시터를 포함하고 상기 주변 회로 영역에서 상기 메모리셀 어레이 영역의 상기 적층된 캐패시터의 높이를 보상하도록 500 내지 1000nm 두께의 절연체를 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  20. 적층된 캐패시터형 반도체 메모리 디바이스의 제조 방법에 있어서, 반도체 기판(1)상에 제1재료로 이루어진 제1절연층(6,8)을 형성하는 단계와, 상기 제1절연층상에 상기 제1재료와는 다른 제 2재료로 이루어진 제2절연층(21)을 형성하는 단계와, 상기 제2절연층에 복수의 개구(21a)를 형성하는 단계와, 상기 제2절연층의 상기 개구내의 측벽상에 복수의 제1캐패시터 상부 전극층(24a)을 형성하는 단계와, 상기 제1캐패시터 상부 전극층상에 제1캐패시터 절연층(23a)을 형성하는 단계와, 상기 제1캐패시터 절연층상에 및 상기 제2절연층의 상기 개구내의 바닥면 상에 복수의 캐패시터 하부 전극층(22)을 형성하는 단계와, 상기 제1캐패시터 절연층에 복수의 제1컨택트홀(CONT3)을 형성하는 단계와, 상기 캐패시터 하부 전극층 상에 제2캐패시터 절연층(23)을 형성하는 단계와, 상기 캐패시터 절연층 상에, 상기 제1컨택트홀을 통해 상기 제1캐패시터 상부 전극에 전기적으로 접속되는 제2캐패시터 상부 전극층(24)을 형성하는 단계를 포함하는 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  21. 제20항에 있어서, 상기 반도체 기판에 복수의 불순물 도핑 영역(5-2)을 형성하는 단계와, 상기 제1절연층에, 상기 불순물 도핑 영역중의 한 영역으로 각각 통하는 복수의 제2컨택트홀(CONT2)을 형성하는 단계와, 상기 제2컨택트홀에 매설된 도전층(22＇)을 형성하는 단계를 더 포함하여, 상기 캐패시터 하부 전극층이 상기 제2컨택트홀을 통해 상기 불순물 도핑영역에 전기적으로 접속되는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  22. 제20항에있어서, 상기 제1캐패시터 상부 전극층에 전기적으로 접속되는 제3캐패시터 상부 전극층(31)을 상기 제2절연층상에 형성하는 단계를 더 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  23. 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법에 있어서, 반도체 기판(1)상에 제1재료로 이루어진 제1절연층(6,8)을 형성하는 단계와, 상기 제1절연층상에 제1캐패시터 상부 전극층(24b)을 형성하는 단계와, 상기 제1캐패시터 상부 전극층상에 제1캐패시터 절연층(23b)을 형성하는 단계와, 상기 제1캐패시터 절연층상에 제1캐패시터 하부 전극층(22b)을 형성하는 단계와, 상기 제1 절연층 및 상기 제1캐패시터 하부 전극층 상에 상기 제1재료와는 다른 제2 재료로 이루어진 제2 절연층(21)을 형성하는 단계와, 상기 제2 절연층이 복수의 절연 아일랜드(21＇)로 분할되도록 상기 제2절연층에 홈(21b)을 형성하는 단계와, 상기 절연 아일랜드의 상부면 및 측벽상에, 상기 제1캐패시터 하부 전극층 중 하나에 각각 접속되는 복수의 제2 캐패시터 하부 전극층(22)을 형성하는 단계와, 상기 제2캐패시터 하부 전극층중 하나의 층상에 복수의 제2 캐패시터 절연층(23)을 각각 형성하는 단계와, 상기 캐패시터 절연층상에, 상기 제1 캐패시터 상부 전극층에 접속되는 제2캐패시터 상부 전극층(24)을 형성하는 단계를 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  24. 제23항에 있어서, 상기 반도체 기판에 복수의 불순물 도핑 영역(5-2)을 형성하는 단계와, 상기 제1절연층에, 상기 불순물 도핑 영역중의 한 영역으로 각각 통하는 복수의 제1 컨택트홀(CONT2)을 형성하는 단계와, 상기 제1 컨택트홀에 매설된 제1도전층(22＇)을 형성하는 단계와, 상기 제1 컨택트홀중 하나에 각각 통하는 복수의 제2 컨택트홀(CONT4)을 상기 절연 아일랜드에 형성하는 단계와, 상기 제2 캐패시터 하부 전극층이 상기 제1 및 제2 컨택트홀을 통해 상기 불순물 도핑 영역에 전기적으로 접속되도록 상기 제2 컨택트홀에 매설된 제2도전층(22＂)을 형성하는 단계를 더 포함하는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  25. 제20항에 있어서, 상기 제2절연층은 두껍게 형성되고, 상기 캐패시터 하부 전극과 상기 제1캐패시터 절연층과 상기 제2캐패시터 절연층과 상기 제1 캐패시터 상부 전극층과 상기 제2 캐패시터 상부 전극층으로 구성되는 적층된 캐패시터가, 상기 제2절연층에 매설되어 주변 회로 영역 및 메모리셀 어레이 영역의 디바이스 두께의 상대적 차이인 수직 스텝을 최소화함으로써 상기 반도체 메모리 디바이스의 집적도를 향상시키는, 적층딘 캐패시터형 반도체 메모리 디바이스 제조 방법.
  26. 제25항에 있어서, 상기 제2절연층은 500 내지 1000nm의 두께를 가지는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  27. 제23항에 있어서, 상기 제2절연층은 두껍게 형성되고, 상기 제1캐패시터 하부 전극층과 상기 제2캐패시터 하부 전극층과 상기 제1 캐패시터 절연층과 상기 제2캐패시터 절연층과 상기 제1 캐패시터 상부 전극층과 상기 제2 캐패시터 상부 전극층을 포함하는 적층된 캐패시터가, 상기 제2 절연층의 상기 절연 아일랜드 주위에 형성되어 주변 회로 영역 및 메모리셀 어레이 영역의 디바이스 두께의 상대적 차이인 수직 스텝을 최소화함으로써 상기 랜덤 액세스 디바이스의 집적도를 향상시키는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
  28. 제27항에 있어서, 상기 제2절연층은 500 내지 1000nm의 두께를 가지는, 적층된 캐패시터형 반도체 메모리 디바이스 제조 방법.
KR1019950023746A 1994-07-29 1995-07-29 양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법 KR100242757B1 (ko)

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