KR100425756B1 - Ｄｒａｍ커패시터들을 갖는 반도체장치 제조방법 - Google Patents

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Abstract

하나의 칩상에 혼재되는 CMOS논리회로부 및 DRAM부를 갖는 반도체장치 제조방법이 개시된다. 바람직하게는, DRAM부는 실린더구조커패시터소자를 갖는다. 제조방법에서, 폴리실리콘막이 층간막, 및 층간막에 형성된 실린더 형상의 개구부의 내벽상에 형성된다. HSG가 일컬어지는 구형 또는 반구형 입자들이 폴리실리콘막상에 형성된다. 층간막 상면상의 폴리실리콘막 및 HSG는 제거되지만, 실린더 내벽상의 폴리실리콘막 및 HSG는 유지된다. 이 단계들을 이 순서로 수행함으로써, HSG는 불량없이 실린더 내벽상에 확실하게 형성된다. 그러므로, 고용량을 갖는 소형화된 커패시터소자가 CMOS논리회로부 및 DRAM부가 하나의 칩상에 혼재된 반도체장치에 형성될 수 있다.

Description

ＤＲＡＭ커패시터들을 갖는 반도체장치 제조방법{Manufacturing method of semiconductor device having DRAM capacitors}
본 발명은 하나의 칩상에 혼재되는 CMOS논리회로부 및 DRAM을 갖는 반도체장치 제조방법에 관한 것이다.
일반용 DRAM에는, 복수개의 메모리셀들 및 주변회로들이 동일한 반도체기판상에 형성된다. 복수개의 메모리셀들은 정보를 저장한다. 주변회로들은 메모리셀을 선택하기 위해 복호화회로 등을 포함한다.
메모리셀에는, 신호전하를 축적함으로써 정보를 저장하기 위한 커패시터소자, 및 신호전하를 커패시터소자에 축적하고 커패시터소자에 축적된 신호전하를 읽기 위한 스위칭소자로서 트랜지스터가 제공된다. 트랜지스터로서 집적도를 높게하는 데 유리하므로, 금속산화반도체(Metal Oxide Semiconductor, MOS)구조 및 금속절연반도체(Metal Insulator Semiconductor; MIS)구조의 전계효과트랜지스터(Field Effect Transistor, FET)가 사용된다는 점에 유의해야 한다. 주변회로용 트랜지스터로서, 제조공정을 메모리셀의 제조공정으로 통합하기 위해 메모리셀의 구조와 동일한 구조를 갖는 FET가 사용된다.
요즈음, 일반용 DRAM들의 메모리셀들은, 일반용 DRAM의 집적도를 증가시키기 위해 점점 더 소형화가 요구된다. 그러나, 커패시터소자의 용량값이 기본적으로 전극들의 면적, 및 그것들간에 개재된 절연막의 비유전율에 의존하므로, 고용량 및 소형화를 모두 이루기 위해서는 특별한 대책이 요구된다. 그러므로, 소정의 용량을 확보하기 위해서, 커패시터소자를 3차원으로 형성하는 것이 고려되어 왔다. 예를 들면, 도 1에서 보여진 실린더구조 및 도 2에 보여진 스택구조가 채택되었다.
도 1은 실린더구조의 커패시터소자들을 갖는 일반용 DRAM의 일부 구조를 보여주는 측단면도이고, 도 2는 스택구조의 커패시터소자들을 갖는 일반용 DRAM의 일부 구조를 보여주는 측단면도이다.
도 1에 보여진 바와 같이, 실린더구조의 커패시터소자에는, 홈(실린더, 103)이 기판의 전표면상에 형성된 층간막(102)에 형성된다.
하부전극(이하, "커패시터하부전극"이라 함; 104)이 실린더(103)의 내벽을 따라 형성된다. 하부전극(104)은 인(P)과 같은 불순물이 주입된 폴리실리콘막으로 만들어진다. Si3N4막, Ta2O5등으로 형성된 커패시터막(105) 및 하부전극(104)의 막과 유사한 폴리실리콘막으로 형성된 상부전극(107)이 실린더(103)의 내벽을 따라 이 순서로 적층된다. 실린더(103)의 깊이를 증가시킴으로써, 하부전극(104) 및 상부전극(107)의 표면적이 증가하게 된다.
폴리실리콘막이 커패시터소자의 하부전극(104)으로서 사용될 때, 미세한 요철이 하부전극(104)의 표면상에 제공되어 표면적을 증가시키기 위한 방법이 시도되었다는 점에 유의해야 한다. 보다 상세하게는, 반구형 입자(grain)로 된 폴리실리콘(Hemispherical Grained Polysilicon; HSG, 미도시)이라 일컬어지는 구형 또는 반구형 입자들이 하부전극(104)의 표면에 형성된다. Ta2O5막이 커패시터막(105)으로서 형성되는 경우, Ta2O5막 및 폴리실리콘간의 반응을 억제하기 위해 질화타타늄(TiN)막(106)이 Ta2O5막상에 형성된다.
한편, 도 2에 보여진 바와 같이, 스택구조의 커패시터소자에서는, 인(P)과 같은 불순물이 주입된 폴리실리콘막으로 형성된 볼록형상의 하부전극(204)이 기판의 전표면에 형성된 층간절연막(202)상에 형성된다. Si3N4막, Ta2O5등으로 형성된 커패시터막(205) 및 하부전극(204)의 막과 유사한 폴리실리콘막으로 형성된 상부전극(207)이 하부전극(204)상에 이 순서로 적층되도록 구성된다. 볼록형상의 하부전극(204)을 크게 형성함으로써, 하부전극(204) 및 상부전극(207)의 표면적이 커지게 된다. 폴리실리콘막이 커패시터소자의 하부전극(204)으로서 사용되는 경우, 도 2에 보여진 바와 같이, HSG(206)은 하부전극(204)의 표면적을 증가시키도록 형성된다는 점에 유의해야 한다.
다음, 전술한 커패시터소자를 갖는 반도체장치(일반용 DRAM)의 제조방법을 도 3 내지 도 5를 사용하여 설명한다.
도 3a 내지 도 3g는 종래 실린더구조의 커패시터소자를 갖는 반도체장치의 제조절차를 보여주는 측단면도들이다. 도 4는 종래 실린더구조의 커패시터소자를 갖는 반도체장치의 또 다른 제조절차를 보여주는 측단면도이다. 도 5는 종래 스택구조의 커패시터소자를 갖는 반도체장치의 제조절차를 보여주는 측단면도이다.
도 3 내지 도 5는, 메모리셀들용 트랜지스터들로서, MOS구조를 갖는 n채널트랜지터들이 p형반도체기판상에 형성되는 경우를 도시한다는 점에 유의해야 한다. 주변회로용 트랜지스터들이 도 3 내지 도 5에 도시되지는 않았지만, 주변회로들을 위한 n채널트랜지터들의 구조가 메모리셀들용 트랜지스터들의 구조와 동일하고, p채널트랜지터들의 구조가, 채널영역 및 소스/드레인영역에서 불순물의 종류가 다르다는 것을 제외하고는 기본적으로 동일하다는 점도 유의해야 한다.
우선, 실린더구조의 커패시터소자를 갖는 일반용 DRAM의 제조방법의 예들이 도 3 및 도 4를 사용하여 설명된다.
우선, 각각의 트랜지스터들을 분리하기 위한 소자분리영역들(111)로서, 균일한 깊이를 갖고 산화막으로 채워진 홈들(Shallow Trench Isolation, STI)이, 도 3에 도시한 바와 같이, 종래 방법을 사용하여 p형반도체기판(110)상에 형성된다.
그런 다음, 예를 들면, 붕소(B)가 트랜지스터를 형성하기 위한 영역에 주입되어 채널영역(미도시)을 형성한 후, 약 70∼80Å 두께의 게이트산화막(112)이 p형반도체기판(110)의 표면을 열산화함으로써 형성된다. 또, 게이트전극이 되는 약1,500Å(3,000Å 이하) 두께의 폴리실리콘막이 CVD법에 의해 게이트산화막(112)상에 형성된다. 포토리소그래피기법을 사용하여 원하는 형상으로 패터닝함으로써 게이트전극(113)이 형성된다.
그런 다음, 비소(As) 또는 인은, 게이트전극(113)이 마스크로서 사용되는 p형반도체기판(110)에 주입되어, 소스/드레인(SD)확장영역(미도시)을 형성한다. 다음, 실리콘산화막, 실리콘질화막 또는 그 적층들인 절연막이 전표면 위에 증착되고, 에치백(etch back)공정이 수행되어 게이트전극(113)의 측면들상에 측벽들(114)을 형성한다. 그런 다음, 게이트전극(113) 및 측벽들(114)이 마스크로서 사용되어, 비소 또는 인이 p형반도체기판(110)에 주입되어 도 3b에 보여진 바와 같이, 소스/드레인영역(115)을 형성한다.
그런 다음, 5,000∼8,000Å 두께의 SiO2로 형성된 층간절연막(116)이 기압CVD법을 사용하여 전표면 위에 형성된다. 포토레지스트(117)가 층간절연막(116)상에 형성되며, 패터닝이 실행되고, 포토레지스트(117)의 개구부에 층간절연막(116)이 에칭, 제거되고, 트랜지스터의 드레인을 층간절연막(116)의 상면에 연결하는 커패시터접촉(118)이 형성된다(도 3c). 층간절연막(116)은 BPSG (Borophosphosilicate Glass)을 포함하도록 구성될 수 있다는 점에 유의해야 한다.
그런 다음, 포토레지스트(117)가 제거된 후, 예를 들면, 인이 도핑된 폴리실리콘막으로 형성된 커패시터전극(119)이 커패시터접촉(118)내에 매립된다. 또, 6,000∼14,000Å 두께의 BPSG 등으로 형성된 실린더층간막(120)이 층간절연막(116)상에 형성되고, 열처리가 약 800∼850℃에서 10∼30분 동안 실행되어 BPSG를 굽는다. 실린더층간막(120)은, 기압CVD법에 의해 형성된 SiO2가 BPSG막상에 적층되도록 구성될 수 있다는 점에 유의해야 한다.
다음, 포토레지스트(121)가 전표면에 형성되며, 패터닝이 실행되고, 포토레지스트(121)의 개구부의 실린더층간막(120)이 에칭, 제거되고, 커패시터접촉(118)과 실린더층간막(120)의 상면을 연결하는 홈(실린더, 122)이 형성된다 (도 3d). DRAM용 커패시터소자가 실린더(122)내에 형성된다.
그런 다음, 포토레지스트(121)가 제거된 후, 폴리실리콘막이, 도 3e에 도시한 바와 같이, 실린더(122)의 내벽들을 포함하는 전체 표면에 형성됨으로써, 커패시터소자의 하부전극(123)을 형성한다. 폴리실리콘막은 인(도스량:약 1×1019-1×1020atoms/㎤)이 도핑되고, 약 1,5000∼3,000Å의 두께를 갖는다. 또, 포토레지스트(124)가 전표면상에 형성되며, 포토레지스트(124)가 실린더(122)내에만 남아있도록 패터닝이 실행되고, 실린더층간막(120)의 상면의 폴리실리콘막은 에칭, 제거된다.
다음, 실린더(122)내의 포토레지스트(124)가 제거된 후, 실란이 증착되어 어닐링(약 500∼600℃에서 10∼60분 동안)이 실행되고, HSG의 핵들을 하부전극에 형성한다. 한정없이, 실란이 증착되어 HSG의 핵들을 형성할 수 있는 방법의 일예는, 하부전극의 표면을 실란으로 조사하는 것이다. 한정없이, 표면에 대한 이 조사가 실행되는 방법의 일예는 분자빔증착이다. 또, 진공중의 어닐링(약 500∼600℃에서10∼60분 동안)에 의해, 도 3f에 도시한 바와 같이, 입자(grain)들이 핵들 둘레에서 성장하게 되어 HSG(125)를 형성한다.
결국, 커패시터막(126), TiN막(127) 및 상부전극(128)이, 도 3g에 도시한 바와 같이, 하부전극상에 이 순서로 형성된다. 상부전극(128)은 인이 도핑된 폴리실리콘막으로 형성된다. 배선은 종래 공정을 사용하여 수행된다.
도 3g는 도면을 단순화시키기 위해 하부전극(123)상의 HSG(125)을 생략하였지만, 실제로, 도 3f에 보여진 바와 같이, HSG(125)는 실린더(122)의 내벽들상에 형성된 하부전극(123)상에 남아 있다는 점에 유의해야 한다.
또, 전술한 공정에서, 실린더층간막(120)상의 폴리실리콘막이 에치백공정에 의해 제거된 후 HSG(125)는 실린더(122)내에서 성장하게 된다. 도 4에서 보여진 바와 같이, HSG(125)가 실린더층간막(120) 및 실린더(122)내의 폴리실리콘막상에 형성된 후, 실린더층간막(120) 상면에서의 폴리실리콘막 및 HSG(125)는 에치백공정에 의해 제거되고, 폴리실리콘막(하부전극, 123) 및 HSG(125)를 실린더(122)내에 남겨둔다. 그런 절차는, 예를 들면, 일본공개특허공보 평11-284139호에 개시된다.
다음, 스택구조의 커패시터소자를 갖는 일반용 DRAM 제조방법의 예가 도 5a내지 도 5d를 사용하여 설명된다.
우선, 실린더구조의 커패시터소자를 갖는 일반용 DRAM의 제조공정과 유사한 도 5a 내지 도 5c에서 보여진 바와 같이, 소자분리영역들(211) 및 트랜지스터가 p형반도체기판(210)상에 형성된다. 층간절연막(216)이 전표면상에 형성된 후, 커패시터접촉(218)이 형성된다. 층간절연막(216)은 SiO2막이 적층된 BPSG막이 되도록 구성된다는 점에 유의해야 한다. SiO2막은 기압CVD법을 사용하여 형성된다.
그런 다음, 인이 도핑된 폴리실리콘막으로 형성된 커패시터전극(219)이 도 5a에 도시한 바와 같이, 커패시터접촉(218)내에 매립된다. 약 6,000∼10,000Å 두께의 인이 도핑된 폴리실리콘막(도스량:약 1×1019-1×1020atoms/㎤)의 표면에 걸쳐 형성된다. 그런 다음, 도 5b에 도시한 바와 같이, 포토레지스트(224)가 전표면상에 형성되고, 패터닝이 실행되어, 포토레지스트(224)는 커패시터소자의 하부전극(223)이 되는 영역에만 남게 되고, 층간절연막(216)상의 불필요한 폴리실리콘막(222)이 에칭, 제거되어 하부전극(223)을 형성한다.
다음, 포토레지스트(224)가 제거된 후, 실란(SiH4)이 증착되고 어닐링(약 500∼600℃에서 10∼60분 동안)이 실행되어 HSG의 핵들을 하부전극(223)상에 형성한다. 또, 진공중의 어닐링(약 500∼600℃에서 10∼60분 동안)에 의해, 도 5c에 도시한 바와 같이, 입자들이 핵들 둘레에서 성장하여 HSG(225)를 형성하게 된다.
결국, 커패시터막(227) 및 인이 도핑된 폴리실리콘으로 형성된 상부전극(228)이 하부전극(223)상에 이 순서로 형성된다(도 5d). 배선은 종래 공정을 사용하여 수행된다.
요즈음, 반도체장치는 CPU, 논리회로, 메모리장치 등의 단일기능을 포함할 뿐 아니라, 한 개의 칩상에 원하는 시스템을 포함하는 다기능들을 갖는다. 그런 시스템은 시스템온칩(system-on-chip; SOC)이라 일컬어진다.
CPU 및 논리회로와 같은 CMOS논리회로부 및 DRAM부가 혼재된 그런 반도체장치에서는, CMOS논리회로부용 트랜지스터들 및 DRAM부의 메모리셀들용 트랜지스터들이 형성된 다음, 실린더구조의 커패시터소자들이 도 3c 내지 도 3g에 보여진 절차에 따라 형성될 때, HSG가 도 3f에 보여진 HSG의 성장공정에서 원하는 대로 형성되지 않는 불량이 제조공정 중에 발생할 수 있다.
한편, CMOS논리회로부, 및 스택구조의 커패시터소자가 제공된 DRAM부가 혼재된 반도체장치에서는, 스택구조의 커패시터소자가 도 5a 내지 도 5d에 보여진 절차에 따라 형성될 때, HSG가 도 5c에 보여진 HSG의 성장공정에서 원하는 대로 형성되지 않는 불량이 제조공정 중에 발생할 수 있다.
보다 상세하게는, CMOS논리회로부, 및 실린더구조의 커패시터소자가 제공된 DRAM부가 혼재된 구조에서는, 폴리실리콘막이 실린더층간막 및 실린더내에 형성되고, 실린더층간막상의 폴리실리콘막이 에칭백에 의해 제거된 다음, HSG가 실린더내에 형성될 때, HSG는 정상적으로 형성되지 않는다. 이것은, HSG의 형성조건들(HSG의 핵형성시간, 어닐링시간 등)이 변화되는 경우에도 발생하는 문제이고, 반복성을 갖는다.
스택구조의 커패시터소자에서, 도 5c에 보여진 공정에서 형성된 하부전극들은 붕괴되기 쉽고, 하부전극들간의 거리가 가깝다면, HSG들이 서로 연결되는 곳에서 제조불량이 발생한다는 점에 유의해야 한다. 특히, 소형화 및 고용량화가 모두 요구될 때, 얇고 높은 하부전극들이 근접하게 함께 형성될 필요가 있다. 그러므로, 전술한 제조불량들은 더 발생하기 쉽다. 그러므로, 더 높은 집적도를 갖는 것이 요구되는 차세대의 반도체장치에서는, 스택구조 보다는 실린더구조가 커패시터소자들로서 사용되는 것이 바람직하다.
본 발명의 목적은 종래 기술의 전술한 문제점을 해결하는 것이다. 본 발명의 한 목적은, 반도체장치가 하나의 칩상에 혼재된 CMOS논리회로부 및 실린더구조의 커패시터소자가 제공된 DRAM부를 가질 때 조차, HSG가 커패시터소자들용 실린더들의 하부전극들상에 불량없이 형성될 수 있는 반도체장치 제조방법을 제공하는 것이다.
본 발명의 실시예는, 하나의 칩상에 혼재된 CMOS논리회로부 및 DRAM부를 갖는 시스템온칩반도체장치 제조방법에 관한 것이다. 바람직하게는, DRAM부는 폴리실리콘으로 형성된 실린더형 커패시터하부전극을 갖는다.
방법은, CMOS논리회로부 및 DRAM부의 트랜지스터들을 형성하는 제1단계, 전표면상에 층간막을 형성하고 층간막에 홈부를 형성하는 제2단계, 폴리실리콘막을 전표면상에 형성하고 HSG를 폴리실리콘막의 표면에 형성하는 제3단계, 및 홈부 이외의 폴리실리콘막을 제거하고 커패시터하부전극을 형성하는 제4단계를 포함한다.
제조방법에서, 폴리실리콘막은 실린더층간막 및 실린더의 내벽상에 형성된다. HSG는 폴리실리콘막상에 형성된다. 실린더층간막상의 폴리실리콘막 및 HSG는 제거되지만, 실린더 내벽상의 폴리실리콘막 및 HSG는 유지된다. 따라서, HSG는 실린더의 내벽에 확실하게 형성된다. 그러므로, 고용량을 갖는 소형화된 커패시터소자는, CMOS논리회로부 및 DRAM부가 하나의 칩상에 혼재된 반도체장치에 형성된다.
전형적인 실시예로서, 층간막은 BPSG를 형성하고, 붕소는 CMOS논리회로부의 p채널트랜지스터의 폴리실리콘으로 형성된 게이트전극에 주입된다.
전술한 제조방법에서, HSG는 실린더의 층간막 및 실린더의 내벽에 형성된 폴리실리콘막상에 형성된다. 그런 다음, 층간막 상면의 폴리실리콘막 및 HSG는 제거되지만, 실린더 내벽의 폴리실리콘막 및 HSG은 남겨진다. 그러므로, 반도체장치는 혼재된 CMOS논리회로부 및 DRAM부를 가질 때 조차도, HSG가 실린더 내벽에 확실하게 형성된다.
도 1은 실린더구조의 커패시터소자들을 갖는 일반용 DRAM의 일부 구조를 보여주는 측단면도;
도 2는 스택(stack)구조의 커패시터소자들을 갖는 일반용 DRAM의 일부 구조를 보여주는 측단면도;
도 3a 내지 도 3g는 종래 실린더구조의 커패시터소자를 갖는 반도체장치의 제조절차를 보여주는 측단면도들;
도 4는 종래 실린더구조의 커패시터소자를 갖는 반도체장치의 또 다른 제조절차를 보여주는 측단면도;
도 5a 내지 도 5d는 종래 스택구조의 커패시터소자를 갖는 반도체장치의 제조절차를 보여주는 측단면도들;
도 6a는 반도체장치 소자들의 배열예에서 일반용 DRAM의 평면도이고, 도 6b는 반도체장치 소자들의 배열예에서 CMOS논리회로부 및 DRAM가 혼재된 반도체장치의 평면도; 및
도 7a 내지 도 7g는 본 발명에 따른 반도체장치의 제조절차를 보여주는 측단면도들.
※도면의 주요부분에 대한 부호의 설명
4, 6 : n채널트랜지스터형성영역 5 : p채널트랜지스터형성영역
10 : 반도체기판 11 : 소자분리영역
12 : 게이트산화막 13 : 게이트전극
14 : 측벽 15 : 소스/드레인영역
16 : 층간절연막 17, 21, 25 : 포토레지스트
18 : 커패시터접촉 19 : 커패시터전극
20 : 실린더층간막 22 : 실린더
23 : 하부전극 24 : HSG
본 발명의 전술한 및 다른 목적들, 이점들 및 특징들은 첨부된 도면들과 관련하여 설명한 다음 상세한 설명으로부터 더 명확해질 것이다.
본 발명은 첨부된 도면들을 참조하여 설명한다. 발명은 이 실시예에 한정하고자 하는 것이 아니라, 발명의 한 구현예로서만 제공된다.
본 발명에 따른 반도체장치 제조방법에서, 반도체장치는 CMOS논리회로부 및 DRAM부가 혼재되어 형성된다. DRAM부에는, 도 4에 보여진 일반용 DRAM의 제조공정과 유사한 실린더구조의 커패시터소자가 제공된다. HSG가 실린더내의 실린더층간막 및 폴리실리콘막상에 형성된 후, 실린더층간막 상면상의 폴리실리콘막 및 HSG는 각각 제거되고, 실린더내의 폴리실리콘막 및 HSG가 그대로 남겨진다.
발명자는, CMOS논리회로부 및 실린더구조의 커패시터소자가 제공된 DRAM부가 혼재된 반도체장치의 커패시터소자를 전술한 절차에 따라 제조함으로써, HSG가 실린더내에 확실하게 형성된다는 것을 알아내었다.
이에 대한 이유는 분명하지 않지만, HSG를 형성하기 전에 폴리실리콘막을 제거함으로써 노출된 실린더층간막이, 실린더층간막 상면상의 폴리실리콘막이 제거된 후 HSG를 실린더내에 형성하는 절차에서 HSG의 이상성장에 영향을 미친다고 생각되었다.
보다 상세하게는, 일반용 DRAM에서, 예를 들면, 메모리셀들(1) 및 주변회로들(2)이 도 6a에 보여진 바와 같이 배치된다. 칩면적에 대한 메모리셀들(1)의 비는 50∼60%이다. 한편, CMOS논리회로부 및 DRAM부가 혼재된 반도체장치에서, CMOS논리회로부(3), DRAM용 메모리셀들(1) 및 주변회로들(2)이, 예를 들면, 도 6b에 보여진 바와 같이 배치되므로, 칩면적에 대한 메모리셀들(1)의 비는 10∼25%이다. 그러므로, 일반용 DRAM에서, 칩면적에 대한 노출된 실린더층간막의 비는 HSG가 형성될 때 적다. 비교하면, CMOS논리회로부 및 DRAM부가 혼재된 반도체장치에서, 칩면적에 대한 노출된 실린더층간막의 비는 HSG가 형성될 때 크다.
또, 일반용 DRAM에 대해, 실린더층간막의 BPSG는, CMOS논리회로부 및 DRAM부가 혼재된 반도체장치에서 실린더층간막이 형성된 후 약 800∼850℃에서 10∼30분 동안 열처리를 실행함으로써 구워질 수 있다. 그러나, CMOS논리회로부용 트랜지스터들의 특성들이 고온(800℃ 이상)을 인가함으로써 변화되므로, 전술의 열처리는 실행될 수 없다. 그러므로, BPSG에서 (습기와 같이) 불필요한 물질들이 충분히 제거될 수 없고, 이는 HSG의 성장에 불리한 영향을 끼칠 것으로 생각된다.
유사하게는, 스택구조의 커패시터소자가 형성될 때, HSG가 형성될 때 층간절연막이 노출된다는 점에 유의해야 한다. 그러나, 층간절연막이 실린더층간막과 비교하여 더 얇고, 특히 BPSG의 절대량이 더 적으므로, 실린더구조와 비교하여, 스택구조를 갖는 HSG가 더 확실하게 형성된다고 생각된다.
고온에서의 열처리가 CMOS논리회로부 및 DRAM부가 하나의 칩상에 혼재된 반도체장치에 대해 실행될 수 없는 이유는 다음과 같다.
고속으로 동작하는 것과 같은 고성능이 CMOS논리회로부를 위한 트랜지스터에 요구되므로, 붕소(B)는 p채널트랜지스터의 게이트전극(폴리실리콘)내에 주입되지만, 인(P)은 n채널트랜지스터의 게이트전극(폴리실리콘)내에 주입되고, 채널들 및 각각의 트랜지스터들의 게이트전극들에 불순물의 종류를 동일하게 주입한다. 이로써, 고갈영역이 게이트산화막 바로 아래에 형성되고, 채널깊이가 증가하므로 온(ON)전류의 저감 및 채널깊이의 제어성의 저하를 방지한다.
전형적으로, 커패시터소자는 트랜지스터가 형성된 후에 형성된다. 커패시터소자를 형성하는 공정에서 고온이 인가될 때, CMOS논리회로부의 p채널트랜지스터의 게이트전극내의 붕소(B)가 확산되어 게이트산화막을 통해 채널의 내부에 도달하게 된다. 붕소의 천공(piercing)현상에 의해, 트랜지스터의 문턱전압(Vt)이 변화된다.
한편, 고성능이 일반용 DRAM의 주변회로용 트랜지스터에는 요구되지 않으므로, 인(P)은 p채널트랜지스터의 게이트전극(폴리실리콘)에만 주입되고, 공정단계들의 수를 감소시킨다. 그러므로, 그런 구조에서 붕소의 전술한 천공현상이 발생하지 않는다.
붕소가 게이트전극에 주입되는 경우에도, 일반용 DRAM의 주변회로를 위한트랜지스터의 게이트산화막이 CMOS논리회로부용 트랜지스터의 게이트산화막 보다 두껍게 형성되므로, 전술한 붕소의 천공현상이 방지된다.
SOC반도체장치에 장착된 DRAM부에서는, 현존하는 일반용 DRAM이 기능블록으로서 장착되므로, 대체로 DRAM부의 주변회로용 트랜지스터의 구조는 CMOS논리회로부용 트랜지스터의 구조와 동일할 필요는 없다는 점에 유의해야 한다.
전술한 바와 같이, CMOS논리회로부 및 실린더구조의 커패시터소자들을 갖는 DRAM이 하나의 칩상에 혼재된 반도체장치에 있어서도, HSG는 실린더내에 불량없이 확실하게 형성될 수 있다. 본 발명에 따라, HSG는 실린더층간막 및 실린더 내벽의 폴리실리콘막상에 형성된다. 그런 다음, 폴리실리콘막 및 HSG는 실린더층간막의 상면으로부터 제거되지만, 실린더내의 폴리실리콘막 및 HSG는 그대로 남겨진다.
그러므로, 고용량을 갖고 소형화된 커패시터소자는 CMOS논리회로부 및 DRAM부가 하나의 칩상에 혼재된 반도체장치에 형성될 수 있다.
다음, 본 발명에 따른 반도체장치 제조방법의 실시예는 도 7a 내지 도 7g를 참조하여 설명된다. 다른 제조방법들도 여기서 설명된다.
도 7a 내지 도 7g는 본 발명에 따른 반도체장치의 제조절차를 보여주는 측단면도들이다. 도 7a 내지 도 7g에서, CMOS논리회로부를 갖는 논리부가 형성되고 MOS의 n채널 및 p채널트랜지스터들을 포함한다. 메모리셀들을 갖는 DRAM부가 형성되고, MOS의 n채널트랜지스터들 및 실린더구조의 커패시터소자들을 포함한다. 전술한 각각의 트랜지스터들은 동일한 반도체기판상에 형성된다. DRAM부의 주변회로들용 트랜지스터들이 도 7a 내지 도 7g에 도시되지 않았지만, 주변회로들용 n채널트랜지스터들의 구조는 메모리셀들용 트랜지스터들의 구조와 동일하고, p채널트랜지스터들의 구조는, 채널영역 및 소스/드레인영역에서의 불순물의 종류가 다를 수 있다는 점을 제외하고는 기본적으로 동일하다.
본 발명에 따른 반도체장치 제조방법의 일실시예에서, CMOS논리회로부 및 DRAM부 각각의 트랜지스터들을 분리하기 위한 소자분리영역들(11)로서, 균일한 깊이를 갖고 산화막으로 채워진 홈들(STI)이, 도 7a에 도시한 바와 같이, 종래 방법을 사용하여 반도체기판(10)상에 형성된다.
그런 다음, 예를 들면, 붕소는 p채널트랜지스터형성영역(5)에 주입되어 n웰영역(미도시)을 형성한다. 비소 또는 인이 n채널트랜지스터형성영역(4; 메모리셀용 트랜지스터를 형성하는 영역(6)을 포함)에 주입되어 p웰영역(미도시)을 형성한다. 또, 붕소는 n채널트랜지스터형성영역들(4 및 6)에 주입되어 채널영역들(미도시)을 형성하고, 비소 또는 인은 p채널트랜지스터형성영역에 주입되어 채널영역(미도시)을 형성한다.
그런 다음, 게이트산화막(12)이 약 30∼40Å의 두께로 형성되어, 반도체기판(10)의 표면을 열산화시킨다. 폴리실리콘막은 CVD법에 의해 약 1,500Å(3,000Å 이하)의 두께로 게이트산화막(12)상에 형성되어 게이트전극이 된다. 게이트산화막(12) 및 폴리실리콘막을 포토리소그래피기법을 사용하여 원하는 형상으로 패터닝함으로써, 각각의 트랜지스터들의 게이트전극들(13)이 형성된다.
그런 다음, 비소 또는 인이 n채널트랜지스터형성영역들(4 및 6)에 주입되고, 게이트전극(13)이 마스크로서 사용되어 SD확장영역(미도시)을 형성한다. 유사하게는, 붕소가 p채널트랜지스터형성영역(5)에 주입되어 SD확장영역(미도시)을 형성한다.
다음, 절연막이 전표면상에 증착되고 에칭백공정이 수행되어 각각의 측벽들(14)을 각각의 게이트전극들의 측면들상에 형성한다. 절연막은, 예를 들면, 실리콘산화막, 실리콘질화막 또는 그 적층이 될 수 있다. 그런 다음, 도 7b에 도시한 바와 같이, 게이트전극(13) 및 측벽들(14)이 마스크로서 사용되고, 비소 또는 인이 n채널트랜지스터형성영역들(4 및 6)에 주입되어 소스/드레인영역들(15)을 형성한다. 붕소는 p채널트랜지스터형성영역(5)에 주입되어 다른 소스/드레인영역(15)을 형성한다. 사용된 이온주입공정에 의존하여, 비소 또는 인은 n채널트랜지스터들의 게이트전극들(폴리실리콘)에 주입될 수 있고, 붕소는 p채널트랜지스터의 게이트전극에 주입될 수 있다.
그런 다음, SiO2를 포함하는 층간절연막(16)이 기압CVD법을 사용하여 5,000∼8,000Å의 두께로 반도체기판(10)의 전표면 위에 형성된다. 포토레지스트층(17)이 층간절연막(16)상에 형성되어 패터닝된다. 패터닝된 포토레지스트(17)를 통해 개구부들 아래의 층간절연막(16)이 에칭, 제거된다. 도 7c에 도시한 바와 같이, 메모리셀용 트랜지스터(6)의 드레인을 층간절연막(16)의 상면에 연결하는 커패시터접촉(18)이 형성된다. 층간절연막(16)은 BPSG를 포함할 수 있다.
그런 다음, 포토레지스트(17)가 제거된 후, 예를 들면, 인이 도핑된 폴리실리콘이 CVD법에 의해 매립된다. 불필요한 폴리실리콘은 에칭백공정에 의해 제거된다. 커패시터접촉(18)의 나머지 폴리실리콘은 커패시터전극(19)을 형성한다.
그럼 다음, BPSG를 포함하는 실린더층간막(20)이 전표면 위에 약 6,000∼14,000Å의 두께로 형성된다. 실린더층간막(20)은, 기압CVD법에 의해 형성된 SiO2막이 BPSG막상에 적층되도록 구성될 수 있다.
다음, 포토레지스트층(21)이 전표면상에 형성되고 패터닝된다. 포토레지스트(21)의 개구부 아래의 실린더층간막(20)이 에칭, 제거된다. 도 7d에 도시한 바와 같이, 실린더(22)는, 커패시터접촉(18)과 실린더층간막(20)의 상면을 연결하는 홈으로서 형성된다. DRAM용 커패시터소자는 이 실린더(22)내에 형성될 것이다.
그런 다음, 포토레지스트(21)가 제거된 후, 폴리실리콘막은 커패시터소자의 하부전극(23)이 되게 형성된다. 도 7e에 도시한 바와 같이, 폴리실리콘은 실린더(22)의 내벽을 포함하는 전표면에 걸쳐 약 1,500∼3,000Å의 두께로 형성되고, 인(도스량: 약 1×1019-1×1020atoms/㎤)이 도핑된다.
다음, 실란이 그 위에 증착되어 어닐링(약 500∼600℃에서 10∼60분 동안)이 실행됨으로써, HSG의 핵들이 하부전극(23), 실린더층간막(20) 및 실린더(22)의 내벽에 형성된다. 또한, 진공중의 어닐링(약 500∼600℃에서 10∼60분 동안)에 의해, 입자들이 핵들 둘레에서 성장하여 HSG(24)가 폴리실리콘막, 실린더층간막(20) 및 실린더(22)의 내벽들상에 형성된다.
그런 다음, 도 7f에 도시한 바와 같이, 포토레지스트(25)가 실린더(22)내에만 남겨지도록 전표면 위에 형성되고 패터닝된다. 그런 다음, 실린더층간막(20)상면의 폴리실리콘막(23) 및 HSG(24)은, 패터닝된 포토레지스트(25)를 마스크로 사용하여 에칭, 제거된다.
결국, 실린더(22)내의 포토레지스트(25)가 제거된다. 도 7g에 도시한 바와 같이, 커패시터막(26) 및 폴리실리콘으로 이루어진 상부전극(28)이 하부전극(23)에 이 순서로 형성된다. 배선은 종래 공정을 사용하여 수행된다.
Ta2O5막이 커패시터막(26)으로서 사용된다면, Ta2O5막 및 폴리실리콘간의 반응을 억제하는 TiN막(27)이, 도 7g에 도시한 바와 같이, Ta2O5막상에 형성된다. 또한, 도 7g는 도면의 단순화를 위해 하부전극상의 HSG(24)를 생략하지만, 실제로 도 7f에 보여진 바와 같이 같이 실린더(22)의 내벽들상에 형성된 하부전극(23)상에만 남겨진다.
본 발명은 전술한 실시예들에 한정되지 않고, 다수의 변형들이 발명의 정신 및 범주를 벗어남없이 만들어질 수 있다고 예측된다. 도면들을 참조하여 전술한 제조방법은 단지 발명의 예시적인 실시예이고, 발명의 범주는 이 특정한 실시예들에 한정되지 않는다. 따라서, 다른 구조적 배열들 및 다른 물질들이, 다음 청구항들에 한정된 바와 같이 발명의 정신 및 범주를 벗어남없이 사용될 수 있다.
상술한 바와 같이, 본 발명의 전술한 실시예에는, 폴리실리콘막이 층간막 및 실린더의 내벽상에 형성된다. HSG는 폴리실리콘막상에 형성된다. 층간막 상면의 폴리실리콘막 및 HSG는 제거되지만, 실린더 내벽상의 폴리실리콘막 및 HSG는 그대로 유지된다. 이 방법의 이점은, HSG가 불량없이 실린더의 내벽에 확실하게 형성된다는 것이다. 따라서, 고용량을 갖는 소형화된 커패시터소자는 CMOS논리회로부 및 DRAM부가 하나의 칩상에 혼재된 반도체장치에 확실하게 형성된다.

Claims (19)

  1. 동일한 반도체칩상에 CMOS논리회로 및 DRAM을 구비하는 시스템온칩(System-on-chip) 반도체장치 제조방법에 있어서,
    기판상에 CMOS논리회로부 및 DRAM부를 제공하는 단계;
    제1트랜지스터를 상기 CMOS논리회로부의 상기 기판에 형성하는 단계;
    제2트랜지스터를 상기 DRAM부의 상기 기판에 형성하는 단계;
    층간막을 상기 CMOS논리회로부 및 상기 DRAM부의 상기 기판에 형성하여, 상기 제1트랜지스터 및 상기 제2트랜지스터를 커버하는 단계;
    상기 DRAM부의 상기 층간막의 일부를 제거하고, 상기 층간막에 홈을 형성하는 단계;
    제1폴리실리콘막을 상기 CMOS논리회로부 및 상기 DRAM부의 상기 층간막의 상면에, 제2폴리실리콘막을 상기 DRAM부의 상기 홈의 내벽상에 형성하는 단계;
    HSG의 핵을 상기 제1 및 제2폴리실리콘막에 형성하여 성장시킴으로써, 제1HSG를 상기 제1폴리실리콘막의 표면에, 제2HSG를 상기 제2폴리실리콘막의 표면에 형성하는 단계;
    상기 제1HSG 및 상기 제1폴리실리콘막을 제거하는 단계;
    상기 제1HSG 및 상기 제1폴리실리콘막을 제거한 후, 커패시터절연막을 상기 HSG에 형성하는 단계; 및
    상부전극을 상기 커패시터전극상에 형성하는 단계를 포함하는 시스템온칩 반도체장치 제조방법.
  2. 제1항에 있어서, 상기 적어도 하나의 제1트랜지스터를 형성하는 상기 단계는 제1게이트절연층을 형성하는 단계를 포함하고,
    상기 적어도 하나의 제2트랜지스터를 형성하는 상기 단계는 제2게이트절연층을 형성하는 단계를 포함하고,
    상기 제1게이트절연층은 상기 제2게이트절연층보다 얇은 시스템온칩 반도체장치 제조방법.
  3. 제2항에 있어서, 상기 적어도 하나의 제2트랜지스터는 주변회로트랜지스터 및 스위칭트랜지스터를 포함하고.
    상기 주변회로트랜지스터 및 상기 스위칭트랜지스터는 유사한 구조들을 갖는 시스템온칩 반도체장치 제조방법.
  4. 제3항에 있어서, 층간막을 형성하는 상기 단계는,
    실리콘산화막을 포함하는 제1층간막을 형성한 다음, BPSG를 포함하는 제2층간막을 형성하는 단계들을 포함하는 시스템온칩 반도체장치 제조방법.
  5. 제4항에 있어서, 개구부를 상기 스위칭트랜지스터의 확산영역 위의 상기 제1층간막에 형성하는 단계; 및
    커패시터전극을 상기 제1층간막의 상기 개구부에 형성하는 단계를 더 포함하고, 상기 커패시터전극은 상기 스위칭트랜지스터의 상기 확산영역에 연결되는 시스템온칩 반도체장치 제조방법.
  6. 제5항에 있어서, 상기 홈은 상기 제2층간막에 형성되고, 상기 제2폴리실리콘은 상기 커패시터전극에 연결되는 시스템온칩 반도체장치 제조방법.
  7. 제6항에 있어서, 제1포토레지스트층을 상기 제1HSG에, 및 제2레지스트층을 상기 제2HSG상에 형성하는 단계; 및
    상기 제1포토레지스트층을 제거하여 상기 제1HSG를 노출시키는 단계를 더 포함하는 시스템온칩 반도체장치 제조방법.
  8. 제7항에 있어서, 상기 제1포토레지스트층을 제거하는 상기 단계 이후, 커패시터막을 상기 제1HSG상에 형성하는 단계; 및
    상부전극을 상기 커패시터막상에 형성하는 단계를 더 포함하는 시스템온칩 반도체장치 제조방법.
  9. 제8항에 있어서, 상기 커패시터막은 Ta2O5를 포함하고,
    상기 상부전극을 형성하는 상기 단계 이전에 TiN막을 상기 Ta2O5상에 형성하는 단계를 더 포함하는 시스템온칩 반도체장치 제조방법.
  10. 제2항에 있어서, 상기 적어도 하나의 제1트랜지스터를 형성하는 상기 단계는, 폴리실리콘을 포함하는 제1게이트전극을 형성하는 단계; 및
    제1게이트전극의 폴리실리콘을 붕소로 도핑하는 단계를 더 포함하고, 상기 적어도 하나의 제1트랜지스터는 상기 제1게이트를 갖는 p채널트랜지스터를 포함하는 시스템온칩 반도체장치 제조방법.
  11. 제10항에 있어서, 적어도 하나의 제1트랜지스터를 형성하는 상기 단계는,
    폴리실리콘을 포함하는 제2게이트전극을 형성하는 단계;
    제2게이트전극의 폴리실리콘을 인으로 도핑하는 단계를 더 포함하고, 상기 적어도 하나의 제1트랜지스터는 상기 제2게이트를 갖는 n채널트랜지스터를 포함하는 시스템온칩 반도체장치 제조방법.
  12. 제2항에 있어서, 층간막을 형성하는 상기 단계는 BPSG막을 형성하는 단계를 포함하는 시스템온칩 반도체장치 제조방법.
  13. 제12항에 있어서, 층간막을 형성하는 상기 단계는, 상기 BPSG막을 형성하기 전에 실리콘산화막을 형성하는 단계를 더 포함하고, 상기 BPSG막은 상기 실리콘산화막상에 형성되는 시스템온칩 반도체장치 제조방법.
  14. 제2항에 있어서, 상기 DRAM부는 메모리셀부 및 주변회로부를 포함하고, 상기 메모리셀부의 표면적은 상기 DRAM부 및 상기 CMOS논리회로부의 표면적들 합의 10∼25%인 시스템온칩 반도체장치 제조방법.
  15. 제14항에 있어서, 상기 메모리셀부의 상기 표면적은 상기 DRAM부 표면적의 50∼60%인 시스템온칩 반도체장치 제조방법.
  16. 동일한 반도체칩상에 CMOS논리회로 및 DRAM을 구비하는 시스템온칩 반도체장치 제조방법에 있어서, 상기 DRAM은 실린더형 커패시터를 포함하고,
    기판상에 CMOS논리회로부 및 DRAM부를 제공하는 단계;
    불순물을 상기 CMOS논리회로부 및 상기 DRAM부의 상기 기판에 선택적으로 도핑함으로써, 제1트랜지스터의 소스 및 드레인영역들을 상기 CMOS논리회로부에 형성하고, 동시에 제2트렌지스터의 소스 및 드레인영역들을 상기 DRAM부에 형성하는 단계;
    층간막을 상기 CMOS논리회로부 및 상기 DRAM부의 상기 기판에 형성하여, 상기 제1트랜지스터 및 상기 제2트랜지스터를 커버하는 단계;
    상기 DRAM부의 상기 층간막의 일부를 제거함으로써, 상기 층간막에 홈을 형성하는 단계;
    폴리실리콘막을 상기 CMOS논리회로부 및 상기 DRAM부의 상기 층간막 및 상기 DRAM부의 상기 홈의 내벽상에 형성하는 단계;
    HSG의 핵을 상기 폴리실리콘막에 형성하여 성장시킴으로써, 상기 폴리실리콘막의 표면에 HSG를 형성하는 단계;
    상기 층간막의 상면에서 상기 HSG 및 상기 폴리실리콘막을 제거하여, 상기 홈에 상기 HSG의 적어도 일부 및 상기 폴리실리콘막의 적어도 일부를 남겨두는 단계; 및
    상기 HSG 및 상기 폴리실리콘막을 제거한 후, 상기 HSG의 상기 일부에 커패시터절연막을 형성하는 단계를 포함하는 시스템온칩 반도체장치 제조방법.
  17. 제16항에 있어서, 상기 적어도 하나의 제1트랜지스터를 형성하는 상기 단계는, 제1게이트절연층을 형성하는 단계를 포함하고.
    상기 적어도 하나의 제2트랜지스터를 형성하는 상기 단계는, 제2게이트절연층을 형성하는 단계를 포함하고.
    상기 제1게이트절연층은 상기 제2게이트절연층보다 더 얇은 시스템온칩 반도체장치 제조방법.
  18. 제17항에 있어서, 상기 제1트랜지스터를 형성하는 상기 단계는,
    폴리실리콘을 포함하는 제1게이트전극을 형성하는 단계; 및
    제1게이트전극의 폴리실리콘막을 붕소로 도핑하는 단계를 더 포함하고,
    상기 제1트랜지스터는 상기 제1게이트를 갖는 p채널트랜지스터를 포함하는 시스템온칩 반도체장치 제조방법.
  19. 제17항에 있어서, 층간막을 형성하는 상기 단계는 BPSG막을 형성하는 단계를 포함하는 시스템온칩 반도체장치 제조방법.
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