JP2001085617A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 抵抗精度が高く、隣接した配線からのカップ
ルノイズに強く、かつ、基板追従性の高い抵抗素子を備
えるようにする。 【解決手段】 開示されている半導体装置１０は、シリ
コン基板１の抵抗素子形成領１７に抵抗素子６を形成す
るにあたり、基板１のトランジスタ形成領域１８にメモ
リセルを構成するＭＯＳ型トランジスタ２２のゲート電
極２２の形成時に同時に形成された配線層２０を用いて
抵抗素子６を形成する。
ルノイズに強く、かつ、基板追従性の高い抵抗素子を備
えるようにする。 【解決手段】 開示されている半導体装置１０は、シリ
コン基板１の抵抗素子形成領１７に抵抗素子６を形成す
るにあたり、基板１のトランジスタ形成領域１８にメモ
リセルを構成するＭＯＳ型トランジスタ２２のゲート電
極２２の形成時に同時に形成された配線層２０を用いて
抵抗素子６を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、所望の電圧を発生させ
るための抵抗素子を備える半導体装置及びその製造方法
に関する。
その製造方法に係り、詳しくは、所望の電圧を発生させ
るための抵抗素子を備える半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているＤ
ＲＡＭ（Dynamic Random Access Memory）等の半導体記
憶装置においては、種々の部分に所望の電圧を発生させ
るための抵抗素子を備えている。この抵抗素子は、電源
電位ＶＤＤと接地電位ＧＮＤとの間に接続されて抵抗分
割により必要な電圧を発生させる。ここで、抵抗素子
は、電流を抑えてできるだけ消費電力が小さくなるよう
に、半導体装置において通常最も高い抵抗値を有する配
線層が用いられる。例えば、上述の抵抗素子としては、
従来から、ＤＲＡＭの容量素子の一方の電極を構成する
多結晶シリコン膜からなる配線層を形成するとき、この
配線層を抵抗素子形成領域に同時に形成して用いるよう
にしている。
ＲＡＭ（Dynamic Random Access Memory）等の半導体記
憶装置においては、種々の部分に所望の電圧を発生させ
るための抵抗素子を備えている。この抵抗素子は、電源
電位ＶＤＤと接地電位ＧＮＤとの間に接続されて抵抗分
割により必要な電圧を発生させる。ここで、抵抗素子
は、電流を抑えてできるだけ消費電力が小さくなるよう
に、半導体装置において通常最も高い抵抗値を有する配
線層が用いられる。例えば、上述の抵抗素子としては、
従来から、ＤＲＡＭの容量素子の一方の電極を構成する
多結晶シリコン膜からなる配線層を形成するとき、この
配線層を抵抗素子形成領域に同時に形成して用いるよう
にしている。
【０００３】図８乃至図１１は従来の半導体装置を示
し、図８は同半導体装置の構成を示す平面図、図９は図
８のＣ−Ｃ矢視断面図、図１０は同半導体装置の等価回
路を示す図、図１１は同半導体装置の構成を示す断面図
である。同半導体装置は、図８及び図９に示すように、
例えばＰ型シリコン基板５１の抵抗素子形成領域に、直
線状の抵抗パターンにパターニングされて形成された抵
抗素子５４を備えている。この抵抗素子５４は、後述す
るように、ＤＲＡＭの容量素子の一方の電極を構成する
プレート電極（上部電極）を形成するときに用いる、多
結晶シリコン膜からなる配線層を形成するとき、この配
線層を抵抗素子形成領域に同時に形成した後パターニン
グすることが行われている。
し、図８は同半導体装置の構成を示す平面図、図９は図
８のＣ−Ｃ矢視断面図、図１０は同半導体装置の等価回
路を示す図、図１１は同半導体装置の構成を示す断面図
である。同半導体装置は、図８及び図９に示すように、
例えばＰ型シリコン基板５１の抵抗素子形成領域に、直
線状の抵抗パターンにパターニングされて形成された抵
抗素子５４を備えている。この抵抗素子５４は、後述す
るように、ＤＲＡＭの容量素子の一方の電極を構成する
プレート電極（上部電極）を形成するときに用いる、多
結晶シリコン膜からなる配線層を形成するとき、この配
線層を抵抗素子形成領域に同時に形成した後パターニン
グすることが行われている。
【０００４】上述の抵抗素子５４は、長手方向に配置さ
れた長辺パターン５４Ａと、この長辺パターン５４Ａの
端部に結合して隣接する長辺パターン部５４Ａを逆方向
に折り返えさせる短辺パターン５４Ｂとが連続的に形成
されて、所望の抵抗を有する長さに形成されている。こ
の抵抗素子５４の一端には電源電位ＶＤＤが接続される
と共に、その他端には接地電位ＧＮＤが接続される。抵
抗素子５４の途中位置には、中間電位ＨＶＣＣを取り出
すための中間端子５５が形成されている。また、抵抗素
子５４上の層間絶縁膜５６上には、隣接した配線５７が
通過するように形成されている。
れた長辺パターン５４Ａと、この長辺パターン５４Ａの
端部に結合して隣接する長辺パターン部５４Ａを逆方向
に折り返えさせる短辺パターン５４Ｂとが連続的に形成
されて、所望の抵抗を有する長さに形成されている。こ
の抵抗素子５４の一端には電源電位ＶＤＤが接続される
と共に、その他端には接地電位ＧＮＤが接続される。抵
抗素子５４の途中位置には、中間電位ＨＶＣＣを取り出
すための中間端子５５が形成されている。また、抵抗素
子５４上の層間絶縁膜５６上には、隣接した配線５７が
通過するように形成されている。
【０００５】図１１に示すように、抵抗素子５４が形成
されたＰ型シリコン基板５１のトランジスタ形成領域に
は、ＤＲＡＭのメモリセルを構成する容量素子６０が形
成されている。すなわち、Ｐ型シリコン基板５１のトラ
ンジスタ形成領域にはＰ型ウエル領域６１が形成され
て、このＰ型ウエル領域６１には、ＭＯＳ（Metal Oxid
e Semiconductor）型トランジスタからなるメモリセル
のアクセストランジスタ（メモリセル選択用トランジス
タ）の半導体領域を構成しているＮ+型領域６２が選択
的に形成されて、一つのＮ+型領域６３に接続されるよ
うに容量素子６０が形成されている。
されたＰ型シリコン基板５１のトランジスタ形成領域に
は、ＤＲＡＭのメモリセルを構成する容量素子６０が形
成されている。すなわち、Ｐ型シリコン基板５１のトラ
ンジスタ形成領域にはＰ型ウエル領域６１が形成され
て、このＰ型ウエル領域６１には、ＭＯＳ（Metal Oxid
e Semiconductor）型トランジスタからなるメモリセル
のアクセストランジスタ（メモリセル選択用トランジス
タ）の半導体領域を構成しているＮ+型領域６２が選択
的に形成されて、一つのＮ+型領域６３に接続されるよ
うに容量素子６０が形成されている。
【０００６】上述の容量素子６０は、第１の層間絶縁膜
５２内のコンタクトホール６８を通じて形成された導体
からなるストレージ電極（下部電極）６５と、容量絶縁
膜６６及びこの容量絶縁膜６６上に形成された多結晶シ
リコン膜からなるプレート電極（上部電極）６７とから
構成されている。上述したように抵抗素子５４を構成す
る配線層は、容量素子６０の一方の電極であるプレート
電極６７を構成する多結晶シリコン膜からなる配線層を
形成するとき、同時に形成されるようになっている。こ
のプレート電極６７を構成する多結晶シリコン膜は通常
最も高い抵抗値を有しているので、消費電力の低減を図
る上で有利となる。
５２内のコンタクトホール６８を通じて形成された導体
からなるストレージ電極（下部電極）６５と、容量絶縁
膜６６及びこの容量絶縁膜６６上に形成された多結晶シ
リコン膜からなるプレート電極（上部電極）６７とから
構成されている。上述したように抵抗素子５４を構成す
る配線層は、容量素子６０の一方の電極であるプレート
電極６７を構成する多結晶シリコン膜からなる配線層を
形成するとき、同時に形成されるようになっている。こ
のプレート電極６７を構成する多結晶シリコン膜は通常
最も高い抵抗値を有しているので、消費電力の低減を図
る上で有利となる。
【０００７】上述したような従来の半導体装置は、図１
０に示すように、抵抗素子５４と隣接した配線５７との
間に、層間絶縁膜５６に基づいた容量Ｃが形成されてい
る。また、中間端子５５からは、電源電位ＶＤＤと接地
電位ＧＮＤとの間の電位が抵抗素子５４の第１の抵抗Ｒ
１と第２の抵抗Ｒ２とにより、抵抗分割された中間電位
ＨＶＣＣが取り出される。
０に示すように、抵抗素子５４と隣接した配線５７との
間に、層間絶縁膜５６に基づいた容量Ｃが形成されてい
る。また、中間端子５５からは、電源電位ＶＤＤと接地
電位ＧＮＤとの間の電位が抵抗素子５４の第１の抵抗Ｒ
１と第２の抵抗Ｒ２とにより、抵抗分割された中間電位
ＨＶＣＣが取り出される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、抵抗素子として容量素子の一方の
電極を構成している配線層と同時に形成される配線層を
用いているので、次のような問題がある。第１の問題
は、容量素子６０の一方の電極であるプレート電極６７
を構成している配線層は高い抵抗値を有しているので消
費電力の低減を図る上では効果的であるが、抵抗精度の
面ではあまり高く形成されていないので、抵抗値のばら
つきが大きいということである。したがって、抵抗素子
５４の抵抗値がばらつくことになるので、所望の電圧を
発生させるのが困難になる。
来の半導体装置では、抵抗素子として容量素子の一方の
電極を構成している配線層と同時に形成される配線層を
用いているので、次のような問題がある。第１の問題
は、容量素子６０の一方の電極であるプレート電極６７
を構成している配線層は高い抵抗値を有しているので消
費電力の低減を図る上では効果的であるが、抵抗精度の
面ではあまり高く形成されていないので、抵抗値のばら
つきが大きいということである。したがって、抵抗素子
５４の抵抗値がばらつくことになるので、所望の電圧を
発生させるのが困難になる。
【０００９】第２の問題は、抵抗素子５４が高い抵抗値
の配線層で構成されていると、抵抗素子５４の先のハイ
インピーダンスに近い接点に、隣接した配線５７からカ
ップルノイズが乗った場合、このカップルノイズの影響
を受けて抵抗素子５４の電位が容易に変動してしまうと
いうことである。
の配線層で構成されていると、抵抗素子５４の先のハイ
インピーダンスに近い接点に、隣接した配線５７からカ
ップルノイズが乗った場合、このカップルノイズの影響
を受けて抵抗素子５４の電位が容易に変動してしまうと
いうことである。
【００１０】第３の問題は、抵抗分割により電源電位Ｖ
ＤＤと接地電位ＧＮＤとの間の中間電位ＨＶＣＣを発生
させる場合、電源電位ＶＤＤ又は接地電位ＧＮＤにノイ
ズが乗ると、その中間電位ＨＶＣＣの電源電位ＶＤＤ又
は接地電位ＧＮＤに対する相対電位が変動するようにな
るので、誤動作の原因となるということである。すなわ
ち、電源電位ＶＤＤ又は接地電位ＧＮＤにノイズが乗っ
た場合にそのノイズに追従することができないので、基
板追従性が低くなる。
ＤＤと接地電位ＧＮＤとの間の中間電位ＨＶＣＣを発生
させる場合、電源電位ＶＤＤ又は接地電位ＧＮＤにノイ
ズが乗ると、その中間電位ＨＶＣＣの電源電位ＶＤＤ又
は接地電位ＧＮＤに対する相対電位が変動するようにな
るので、誤動作の原因となるということである。すなわ
ち、電源電位ＶＤＤ又は接地電位ＧＮＤにノイズが乗っ
た場合にそのノイズに追従することができないので、基
板追従性が低くなる。
【００１１】この発明は、上述の事情に鑑みてなされた
もので、抵抗精度が高く、隣接した配線からのカップル
ノイズに強く、かつ基板追従性を高めることができるよ
うにした抵抗素子を備える半導体装置及びその製造方法
を提供することを目的としている。
もので、抵抗精度が高く、隣接した配線からのカップル
ノイズに強く、かつ基板追従性を高めることができるよ
うにした抵抗素子を備える半導体装置及びその製造方法
を提供することを目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上に絶縁膜を介
して形成され、所望の電圧を発生させる抵抗素子を備え
る半導体装置に係り、上記抵抗素子は、上記半導体基板
上にゲート絶縁膜を介して形成された配線層からなるこ
とを特徴としている。
に、請求項１記載の発明は、半導体基板上に絶縁膜を介
して形成され、所望の電圧を発生させる抵抗素子を備え
る半導体装置に係り、上記抵抗素子は、上記半導体基板
上にゲート絶縁膜を介して形成された配線層からなるこ
とを特徴としている。
【００１３】請求項２記載の発明は、半導体基板の抵抗
素子形成領域及びトランジスタ形成領域に、それぞれ抵
抗素子及びＭＩＳ型トランジスタが形成されてなる半導
体装置に係り、上記抵抗素子は、上記ＭＩＳ型トランジ
スタのゲート電極の形成時に同時に形成された配線層か
らなることを特徴としている。
素子形成領域及びトランジスタ形成領域に、それぞれ抵
抗素子及びＭＩＳ型トランジスタが形成されてなる半導
体装置に係り、上記抵抗素子は、上記ＭＩＳ型トランジ
スタのゲート電極の形成時に同時に形成された配線層か
らなることを特徴としている。
【００１４】請求項３記載の発明は、請求項１又は２記
載の半導体装置に係り、上記抵抗素子上に層間絶縁膜を
介して隣接した配線が形成されることを特徴としてい
る。
載の半導体装置に係り、上記抵抗素子上に層間絶縁膜を
介して隣接した配線が形成されることを特徴としてい
る。
【００１５】請求項４記載の発明は、請求項１、２又は
３記載の半導体装置に係り、上記抵抗素子は、多結晶シ
リコン膜からなることを特徴としている。
３記載の半導体装置に係り、上記抵抗素子は、多結晶シ
リコン膜からなることを特徴としている。
【００１６】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載の半導体装置に係り、上記抵抗
素子は、電源電位と接地電位との間に接続されることを
特徴としている。
至４のいずれか１に記載の半導体装置に係り、上記抵抗
素子は、電源電位と接地電位との間に接続されることを
特徴としている。
【００１７】請求項６記載の発明は、半導体基板の抵抗
素子形成領域及びトランジスタ形成領域に、それぞれ抵
抗素子及びＭＩＳ型トランジスタが形成されてなる半導
体装置の製造方法に係り、上記半導体基板の一の領域及
び他の領域に、それぞれ上記抵抗素子を形成する抵抗素
子形成領域及び上記ＭＩＳ型トランジスタを形成するト
ランジスタ形成領域を設定する半導体領域設定工程と、
上記抵抗素子形成領域及び上記トランジスタ形成領域上
に、ゲート絶縁膜を介して配線層を形成する配線層形成
工程と、上記配線層を所望の形状にパターニングして上
記抵抗素子形成領域に抵抗素子を形成すると共に、上記
トランジスタ形成領域にゲート電極を形成する配線層パ
ターニング工程と、上記トランジスタ形成領域に、上記
ゲート電極をマスクとする自己整合法により、ソース及
びドレイン領域を選択的に形成することによりＭＩＳ型
トランジスタを形成するトランジスタ形成工程と、上記
抵抗素子上に層間絶縁膜を介して隣接した配線を形成す
る隣接配線形成工程とを含むことを特徴としている。
素子形成領域及びトランジスタ形成領域に、それぞれ抵
抗素子及びＭＩＳ型トランジスタが形成されてなる半導
体装置の製造方法に係り、上記半導体基板の一の領域及
び他の領域に、それぞれ上記抵抗素子を形成する抵抗素
子形成領域及び上記ＭＩＳ型トランジスタを形成するト
ランジスタ形成領域を設定する半導体領域設定工程と、
上記抵抗素子形成領域及び上記トランジスタ形成領域上
に、ゲート絶縁膜を介して配線層を形成する配線層形成
工程と、上記配線層を所望の形状にパターニングして上
記抵抗素子形成領域に抵抗素子を形成すると共に、上記
トランジスタ形成領域にゲート電極を形成する配線層パ
ターニング工程と、上記トランジスタ形成領域に、上記
ゲート電極をマスクとする自己整合法により、ソース及
びドレイン領域を選択的に形成することによりＭＩＳ型
トランジスタを形成するトランジスタ形成工程と、上記
抵抗素子上に層間絶縁膜を介して隣接した配線を形成す
る隣接配線形成工程とを含むことを特徴としている。
【００１８】また、請求項７記載の発明は、請求項６記
載の半導体装置の製造方法に係り、上記トランジスタ形
成工程の後に、上記ソース又はドレイン領域と接続する
容量素子を形成する容量素子形成工程を含むことを特徴
としている。
載の半導体装置の製造方法に係り、上記トランジスタ形
成工程の後に、上記ソース又はドレイン領域と接続する
容量素子を形成する容量素子形成工程を含むことを特徴
としている。
【００１９】また、請求項８記載の発明は、請求項６又
は７記載の半導体装置の製造方法に係り、上記配線層と
して多結晶シリコン膜を用いることを特徴としている。
は７記載の半導体装置の製造方法に係り、上記配線層と
して多結晶シリコン膜を用いることを特徴としている。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３は
同半導体装置の等価回路を示す図、また、図４及び図５
は同半導体装置の製造方法を工程順に示す工程図であ
る。この例の半導体装置１０は、図１及び図２に示すよ
うに、例えばＰ型シリコン基板１の抵抗素子形成領域
に、直線状の抵抗パターンにパターニングされて形成さ
れた抵抗素子６を備えている。この抵抗素子６は、後述
するように、ＤＲＡＭのメモリセルを構成するアクセス
トランジスタとなるＭＯＳ型トランジスタのゲート電極
を形成するときに用いる、多結晶シリコン膜からなる配
線層を形成するとき、この配線層を抵抗素子形成領域に
同時に形成した後パターニングすることが行われてい
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３は
同半導体装置の等価回路を示す図、また、図４及び図５
は同半導体装置の製造方法を工程順に示す工程図であ
る。この例の半導体装置１０は、図１及び図２に示すよ
うに、例えばＰ型シリコン基板１の抵抗素子形成領域
に、直線状の抵抗パターンにパターニングされて形成さ
れた抵抗素子６を備えている。この抵抗素子６は、後述
するように、ＤＲＡＭのメモリセルを構成するアクセス
トランジスタとなるＭＯＳ型トランジスタのゲート電極
を形成するときに用いる、多結晶シリコン膜からなる配
線層を形成するとき、この配線層を抵抗素子形成領域に
同時に形成した後パターニングすることが行われてい
る。
【００２１】Ｐ型シリコン基板１の抵抗素子形成領域に
は、Ｐ型ウエル領域２が形成されて、このＰ型ウエル領
域２には、ソース又はドレイン領域を構成するＮ+型領
域３、４が形成されている。これらのＮ+型領域３、４
は、後述するようにＰ型シリコン基板１のトランジスタ
形成領域に、メモリセルのアクセストランジスタとなる
ＭＯＳ型トランジスタのソース又はドレイン領域を形成
するとき、同時に形成される。Ｎ+型領域３、４の間に
はゲート絶縁膜５を介して、上述した抵抗素子６が形成
されている。
は、Ｐ型ウエル領域２が形成されて、このＰ型ウエル領
域２には、ソース又はドレイン領域を構成するＮ+型領
域３、４が形成されている。これらのＮ+型領域３、４
は、後述するようにＰ型シリコン基板１のトランジスタ
形成領域に、メモリセルのアクセストランジスタとなる
ＭＯＳ型トランジスタのソース又はドレイン領域を形成
するとき、同時に形成される。Ｎ+型領域３、４の間に
はゲート絶縁膜５を介して、上述した抵抗素子６が形成
されている。
【００２２】上述のようにゲート電極を構成する配線層
を用いて抵抗素子６を形成することにより、ゲート電極
は高精度に抵抗値が制御されて形成されるので、抵抗精
度の高い抵抗素子６を形成することができるようにな
る。それゆえ、抵抗素子６の抵抗値のばらつきが抑えら
れるので、所望の電圧を発生させるのが容易になる。一
例として、この例による多結晶シリコン膜からなる抵抗
素子６は、従来例における容量素子６０のプレート電極
６７を構成している多結晶シリコン膜からなる抵抗素子
５４に比較して、シート抵抗の偏差を略１／３に抑える
ことができる。
を用いて抵抗素子６を形成することにより、ゲート電極
は高精度に抵抗値が制御されて形成されるので、抵抗精
度の高い抵抗素子６を形成することができるようにな
る。それゆえ、抵抗素子６の抵抗値のばらつきが抑えら
れるので、所望の電圧を発生させるのが容易になる。一
例として、この例による多結晶シリコン膜からなる抵抗
素子６は、従来例における容量素子６０のプレート電極
６７を構成している多結晶シリコン膜からなる抵抗素子
５４に比較して、シート抵抗の偏差を略１／３に抑える
ことができる。
【００２３】上述の抵抗素子６は、長手方向に配置され
た長辺パターン６Ａと、この長辺パターン６Ａの端部に
結合して隣接する長辺パターン部６Ａを逆方向に折り返
えさせる短辺パターン６Ｂとが連続的に形成されて、所
望の抵抗を有する長さに形成されている。この抵抗素子
６の一端には電源電位ＶＤＤが接続されると共に、その
他端には接地電位ＧＮＤが接続される。抵抗素子６の途
中位置には、中間電位ＨＶＣＣを取り出すための中間端
子７が形成されている。また、抵抗素子６上には層間絶
縁膜８が形成されて、この層間絶縁膜８上には、隣接し
た配線９が通過するように形成されている。ゲート絶縁
膜５の直下にはチャネル層１１が形成される。また、Ｎ
+型領域３、４をＰ型ウエル領域２に接続する接地端子
１９が形成されている。
た長辺パターン６Ａと、この長辺パターン６Ａの端部に
結合して隣接する長辺パターン部６Ａを逆方向に折り返
えさせる短辺パターン６Ｂとが連続的に形成されて、所
望の抵抗を有する長さに形成されている。この抵抗素子
６の一端には電源電位ＶＤＤが接続されると共に、その
他端には接地電位ＧＮＤが接続される。抵抗素子６の途
中位置には、中間電位ＨＶＣＣを取り出すための中間端
子７が形成されている。また、抵抗素子６上には層間絶
縁膜８が形成されて、この層間絶縁膜８上には、隣接し
た配線９が通過するように形成されている。ゲート絶縁
膜５の直下にはチャネル層１１が形成される。また、Ｎ
+型領域３、４をＰ型ウエル領域２に接続する接地端子
１９が形成されている。
【００２４】上述したような半導体装置は、図３に示す
ように、抵抗素子６と隣接した配線９との間には層間絶
縁膜９に基づいた容量Ｃ２が形成されると共に、抵抗素
子６とシリコン基板１との間にはゲート絶縁膜５に基づ
いた容量Ｃ１が形成される。また、中間端子７からは、
電源電位ＶＤＤと接地電位ＧＮＤとの間の電位が、抵抗
素子６の第１の抵抗Ｒ１と第２の抵抗Ｒ２とにより抵抗
分割された中間電位ＨＶＣＣが取り出される。
ように、抵抗素子６と隣接した配線９との間には層間絶
縁膜９に基づいた容量Ｃ２が形成されると共に、抵抗素
子６とシリコン基板１との間にはゲート絶縁膜５に基づ
いた容量Ｃ１が形成される。また、中間端子７からは、
電源電位ＶＤＤと接地電位ＧＮＤとの間の電位が、抵抗
素子６の第１の抵抗Ｒ１と第２の抵抗Ｒ２とにより抵抗
分割された中間電位ＨＶＣＣが取り出される。
【００２５】ここで、ゲート絶縁膜５は膜厚が略１０ｎ
ｍ以下に形成され、一方層間絶縁膜８の膜厚はそのゲー
ト絶縁膜５の膜厚の数１０倍の数１００ｎｍに形成され
る。したがって、層間絶縁膜８に基づいた容量Ｃ２に対
して、ゲート絶縁膜５に基づいた容量Ｃ１を極めて大き
くすることができ、抵抗素子６を大きな容量Ｃ１を付加
した構造とすることができる。したがって、隣接した配
線９からカップルノイズが乗ってもこのカップルノイズ
の影響を避けることができる。それゆえ、抵抗素子６の
電位の変動を防止することができる。
ｍ以下に形成され、一方層間絶縁膜８の膜厚はそのゲー
ト絶縁膜５の膜厚の数１０倍の数１００ｎｍに形成され
る。したがって、層間絶縁膜８に基づいた容量Ｃ２に対
して、ゲート絶縁膜５に基づいた容量Ｃ１を極めて大き
くすることができ、抵抗素子６を大きな容量Ｃ１を付加
した構造とすることができる。したがって、隣接した配
線９からカップルノイズが乗ってもこのカップルノイズ
の影響を避けることができる。それゆえ、抵抗素子６の
電位の変動を防止することができる。
【００２６】また、上述のように抵抗素子６を大きな容
量Ｃ１を付加した構造とすることにより、抵抗分割によ
り電源電位ＶＤＤと接地電位ＧＮＤとの間の中間電位Ｈ
ＶＣＣを発生させる場合、電源電位ＶＤＤ又は接地電位
ＧＮＤにノイズが乗っても、そのノイズを相殺すること
ができる。例えば、電源電位ＶＤＤに急峻なノイズが乗
った場合、抵抗Ｒ１と容量Ｃ１との乗算による時定数が
そのノイズを吸収するように作用するので、中間電位Ｈ
ＶＣＣは変動しない。また、接地電位ＧＮＤに急峻なノ
イズが乗った場合は、抵抗Ｒ２と容量Ｃ１との乗算によ
る時定数がそのノイズを吸収するように作用するので、
同様に中間電位ＨＶＣＣは変動しない。したがって、中
間電位ＨＶＣＣの電源電位ＶＤＤ又は接地電位ＧＮＤに
対する相対電位が変動しないので、誤動作の原因を排除
することができる。それゆえ、電源電位ＶＤＤ又は接地
電位ＧＮＤにノイズが乗った場合にそのノイズに追従す
ることができるようになるので、基板追従性を高めるこ
とができる。
量Ｃ１を付加した構造とすることにより、抵抗分割によ
り電源電位ＶＤＤと接地電位ＧＮＤとの間の中間電位Ｈ
ＶＣＣを発生させる場合、電源電位ＶＤＤ又は接地電位
ＧＮＤにノイズが乗っても、そのノイズを相殺すること
ができる。例えば、電源電位ＶＤＤに急峻なノイズが乗
った場合、抵抗Ｒ１と容量Ｃ１との乗算による時定数が
そのノイズを吸収するように作用するので、中間電位Ｈ
ＶＣＣは変動しない。また、接地電位ＧＮＤに急峻なノ
イズが乗った場合は、抵抗Ｒ２と容量Ｃ１との乗算によ
る時定数がそのノイズを吸収するように作用するので、
同様に中間電位ＨＶＣＣは変動しない。したがって、中
間電位ＨＶＣＣの電源電位ＶＤＤ又は接地電位ＧＮＤに
対する相対電位が変動しないので、誤動作の原因を排除
することができる。それゆえ、電源電位ＶＤＤ又は接地
電位ＧＮＤにノイズが乗った場合にそのノイズに追従す
ることができるようになるので、基板追従性を高めるこ
とができる。
【００２７】次に、図４及び図５を参照して、同半導体
装置の製造方法について工程順に説明する。まず、図４
（ａ）に示すように、例えばＰ型シリコン基板１を用い
てＰ型不純物をイオン打ち込みして、第１のＰ型ウエル
領域１５及び第２のＰ型ウエル領域１６を形成して、そ
れぞれ抵抗素子を形成する抵抗素子形成領域１７及びＭ
ＯＳ型トランジスタを形成するトランジスタ形成領域１
８を設定する。次に、第１及び第２のＰ型ウエル領域１
７、１８の表面に、熱酸化法により、膜厚が略１０ｎｍ
以下のシリコン酸化膜からなるゲート絶縁膜５を形成す
る。
装置の製造方法について工程順に説明する。まず、図４
（ａ）に示すように、例えばＰ型シリコン基板１を用い
てＰ型不純物をイオン打ち込みして、第１のＰ型ウエル
領域１５及び第２のＰ型ウエル領域１６を形成して、そ
れぞれ抵抗素子を形成する抵抗素子形成領域１７及びＭ
ＯＳ型トランジスタを形成するトランジスタ形成領域１
８を設定する。次に、第１及び第２のＰ型ウエル領域１
７、１８の表面に、熱酸化法により、膜厚が略１０ｎｍ
以下のシリコン酸化膜からなるゲート絶縁膜５を形成す
る。
【００２８】次に、図４（ｂ）に示すように、ＣＶＤ
（Chemical Vapor Deposition）法により、全面に高精
度に抵抗値が制御された多結晶シリコン膜からなる配線
層２０を形成する。この配線層２０の抵抗値は、配線層
形成時に同時に所望の不純物をドーピングすることによ
り、抵抗値を任意に制御することができる。
（Chemical Vapor Deposition）法により、全面に高精
度に抵抗値が制御された多結晶シリコン膜からなる配線
層２０を形成する。この配線層２０の抵抗値は、配線層
形成時に同時に所望の不純物をドーピングすることによ
り、抵抗値を任意に制御することができる。
【００２９】次に、図４（ｃ）に示すように、周知のフ
ォトリソグラフィ法により、配線層２０を所望の形状に
パターニングして抵抗素子形成領域１７に抵抗素子６を
形成すると共に、トランジスタ形成領域１８にゲート電
極１２を形成する。次に、抵抗素子６及びゲート電極１
２をマスクとする自己整合法により、Ｎ型不純物をイオ
ン打ち込みして、第１及び第２のＰ型ウエル領域１５、
１６に、それぞれソース及びドレイン領域となるＮ+型
領域３、４、１３、１４を形成する。以上により、トラ
ンジスタ形成領域１８には、メモリセルのアクセストラ
ンジスタとなるＭＯＳ型トランジスタ２２が形成され
る。
ォトリソグラフィ法により、配線層２０を所望の形状に
パターニングして抵抗素子形成領域１７に抵抗素子６を
形成すると共に、トランジスタ形成領域１８にゲート電
極１２を形成する。次に、抵抗素子６及びゲート電極１
２をマスクとする自己整合法により、Ｎ型不純物をイオ
ン打ち込みして、第１及び第２のＰ型ウエル領域１５、
１６に、それぞれソース及びドレイン領域となるＮ+型
領域３、４、１３、１４を形成する。以上により、トラ
ンジスタ形成領域１８には、メモリセルのアクセストラ
ンジスタとなるＭＯＳ型トランジスタ２２が形成され
る。
【００３０】次に、図５（ｄ）に示すように、ＣＶＤ法
により、全面に膜厚が略数１００ｎｍのシリコン酸化膜
からなる層間絶縁膜２３を形成する。次に、フォトリソ
グラフィ法により、ＭＯＳ型トランジスタ２２のソース
又はドレイン領域となるＮ+型領域１３、１４にコンタ
クトホール２５、２６を形成した後、ＣＶＤ法により、
導体材料を各コンタクトホール２５、２６に埋め込ん
で、ビットライン配線層２７と共に、プラグ導体層２８
を形成する。
により、全面に膜厚が略数１００ｎｍのシリコン酸化膜
からなる層間絶縁膜２３を形成する。次に、フォトリソ
グラフィ法により、ＭＯＳ型トランジスタ２２のソース
又はドレイン領域となるＮ+型領域１３、１４にコンタ
クトホール２５、２６を形成した後、ＣＶＤ法により、
導体材料を各コンタクトホール２５、２６に埋め込ん
で、ビットライン配線層２７と共に、プラグ導体層２８
を形成する。
【００３１】次に、図５（ｅ）に示すように、ＣＶＤ法
により配線層を形成した後、フォトリソグラフィ法によ
り所望の形状にパターニングして、プラグ導体層２８に
接続するように容量素子のストレージ電極（下部電極）
３１を形成する。次に、ＣＶＤ法により、全面に容量素
子の容量絶縁膜３２を形成する。この容量絶縁膜３２
は、目的に応じて任意の誘電材料を用いることができ
る。
により配線層を形成した後、フォトリソグラフィ法によ
り所望の形状にパターニングして、プラグ導体層２８に
接続するように容量素子のストレージ電極（下部電極）
３１を形成する。次に、ＣＶＤ法により、全面に容量素
子の容量絶縁膜３２を形成する。この容量絶縁膜３２
は、目的に応じて任意の誘電材料を用いることができ
る。
【００３２】次に、図６（ｆ）に示すように、ＣＶＤ法
により配線層を形成した後、フォトリソグラフィ法によ
り所望の形状にパターニングして、抵抗素子形成領域１
７に隣接した配線９を形成すると共に、トランジスタ形
成領域１８に容量素子のプレート電極（上部電極）３３
を形成することにより、容量素子３０を形成する。この
容量素子３０はＭＯＳ型トランジスタ２２と組み合わせ
ることにより、ＤＲＡＭのメモリセルを構成する。
により配線層を形成した後、フォトリソグラフィ法によ
り所望の形状にパターニングして、抵抗素子形成領域１
７に隣接した配線９を形成すると共に、トランジスタ形
成領域１８に容量素子のプレート電極（上部電極）３３
を形成することにより、容量素子３０を形成する。この
容量素子３０はＭＯＳ型トランジスタ２２と組み合わせ
ることにより、ＤＲＡＭのメモリセルを構成する。
【００３３】このように、この例によれば、Ｐ型シリコ
ン基板１を共通の基板として用いることにより、メモリ
セルを構成するＭＯＳ型トランジスタ２２の形成工程を
利用して、抵抗素子６を形成することができる。したが
って、特別な工程を追加することがないので、コストア
ップを伴うことなく抵抗素子６を製造することができ
る。
ン基板１を共通の基板として用いることにより、メモリ
セルを構成するＭＯＳ型トランジスタ２２の形成工程を
利用して、抵抗素子６を形成することができる。したが
って、特別な工程を追加することがないので、コストア
ップを伴うことなく抵抗素子６を製造することができ
る。
【００３４】このように、この例の半導体装置の構成に
よれば、シリコン基板１の抵抗素子形成領域１７に抵抗
素子６を形成するにあたり、基板１のトランジスタ形成
領域１８にメモリセルを構成するＭＯＳ型トランジスタ
２２のゲート電極１２の形成時に同時に形成された配線
層２０を用いて抵抗素子６を形成するようにしたので、
高精度に抵抗値が制御された抵抗素子６を形成すること
ができる。また、この例の半導体装置の製造方法によれ
ば、メモリセルを構成するＭＯＳ型トランジスタ２２の
形成工程を利用して抵抗素子６を形成することができる
ので、コストアップを伴うことなく抵抗素子６を製造す
ることができる。したがって、抵抗精度が高く、隣接し
た配線からのカップルノイズに強く、かつ基板追従性を
高めることができるようにした抵抗素子を備えることが
できる。
よれば、シリコン基板１の抵抗素子形成領域１７に抵抗
素子６を形成するにあたり、基板１のトランジスタ形成
領域１８にメモリセルを構成するＭＯＳ型トランジスタ
２２のゲート電極１２の形成時に同時に形成された配線
層２０を用いて抵抗素子６を形成するようにしたので、
高精度に抵抗値が制御された抵抗素子６を形成すること
ができる。また、この例の半導体装置の製造方法によれ
ば、メモリセルを構成するＭＯＳ型トランジスタ２２の
形成工程を利用して抵抗素子６を形成することができる
ので、コストアップを伴うことなく抵抗素子６を製造す
ることができる。したがって、抵抗精度が高く、隣接し
た配線からのカップルノイズに強く、かつ基板追従性を
高めることができるようにした抵抗素子を備えることが
できる。
【００３５】◇第２実施例 図６は、この発明の第２実施例である半導体装置の構成
を示す平面図、また、図７は図６のＢ−Ｂ矢視断面図で
ある。この第２実施例の半導体装置の構成が、上述の第
１実施例のそれと大きく異なるところは、抵抗素子を覆
うようにシールド層を形成して基板追従性をさらに向上
させるようにした点である。この例の半導体装置３４
は、図６及び図７に示すように、抵抗素子形成領域１７
において、抵抗素子６を覆うように多結晶シリコン膜か
らなるシールド層３５が形成され、このシールド層３５
はＰ型シリコン基板１のＮ+型領域３、４にコンタクト
３６を介して接続されている。このシールド層３５の形
成は、トランジスタ形成領域１８に形成するメモリセル
の形成工程を利用することにより、特別な工程を追加す
ることなく形成することができる。なお、上記以外の点
では、上述の第１実施例と略同様であるので、図６及び
図７においてそれと同一の各部には、同一の番号を付し
てその説明は省略する。
を示す平面図、また、図７は図６のＢ−Ｂ矢視断面図で
ある。この第２実施例の半導体装置の構成が、上述の第
１実施例のそれと大きく異なるところは、抵抗素子を覆
うようにシールド層を形成して基板追従性をさらに向上
させるようにした点である。この例の半導体装置３４
は、図６及び図７に示すように、抵抗素子形成領域１７
において、抵抗素子６を覆うように多結晶シリコン膜か
らなるシールド層３５が形成され、このシールド層３５
はＰ型シリコン基板１のＮ+型領域３、４にコンタクト
３６を介して接続されている。このシールド層３５の形
成は、トランジスタ形成領域１８に形成するメモリセル
の形成工程を利用することにより、特別な工程を追加す
ることなく形成することができる。なお、上記以外の点
では、上述の第１実施例と略同様であるので、図６及び
図７においてそれと同一の各部には、同一の番号を付し
てその説明は省略する。
【００３６】この例の構成によれば、抵抗素子６をシー
ルド層３５で覆い、このシールド層３５をコンタクト３
６を介してＮ+型領域３、４に接続することにより、基
板電位と同電位とするようにしたので、抵抗素子６を外
部からシールドすることができ、また、基板追従性をさ
らに向上させることができる。
ルド層３５で覆い、このシールド層３５をコンタクト３
６を介してＮ+型領域３、４に接続することにより、基
板電位と同電位とするようにしたので、抵抗素子６を外
部からシールドすることができ、また、基板追従性をさ
らに向上させることができる。
【００３７】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、抵抗素子を外
部からシールドするようにしたので、基板追従性をさら
に向上させることができる。
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、抵抗素子を外
部からシールドするようにしたので、基板追従性をさら
に向上させることができる。
【００３８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、抵抗素
子を構成する配線層は多結晶シリコンに限ることなく、
非結晶シリコン、又はシリコン以外の他の配線材料を用
いることができる。また、半導体装置を構成する各半導
体領域の導電型は、Ｐ型とＮ型とを逆にするようにして
もよい。また、ＭＯＳ型トランジスタに限らず、酸化物
（Oxide）に代えて絶縁物（Insulator）一般を用いて構
成したＭＩＳ型トランジスタに適用することができる。
また、各半導体領域、配線層、絶縁層等の形成条件、構
成材料等は一例を示したものであり、必要に応じて変更
することができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、抵抗素
子を構成する配線層は多結晶シリコンに限ることなく、
非結晶シリコン、又はシリコン以外の他の配線材料を用
いることができる。また、半導体装置を構成する各半導
体領域の導電型は、Ｐ型とＮ型とを逆にするようにして
もよい。また、ＭＯＳ型トランジスタに限らず、酸化物
（Oxide）に代えて絶縁物（Insulator）一般を用いて構
成したＭＩＳ型トランジスタに適用することができる。
また、各半導体領域、配線層、絶縁層等の形成条件、構
成材料等は一例を示したものであり、必要に応じて変更
することができる。
【００３９】
【発明の効果】以上説明したように、この発明の半導体
装置によれば、半導体基板の抵抗素子形成領域に抵抗素
子を形成するにあたり、半導体基板のトランジスタ形成
領域にメモリセルを構成するＭＩＳ型トランジスタのゲ
ート電極の形成時に同時に形成された配線層を用いて抵
抗素子を形成するようにしたので、高精度に抵抗値が制
御された抵抗素子を形成することができる。また、この
例の半導体装置の製造方法によれば、メモリセルを構成
するＭＩＳ型型トランジスタの形成工程を利用して抵抗
素子を形成することができるので、コストアップを伴う
ことなく抵抗素子を製造することができる。したがっ
て、抵抗精度が高く、隣接した配線からのカップルノイ
ズに強く、かつ、基板追従性の高い抵抗素子を備えるこ
とができる。
装置によれば、半導体基板の抵抗素子形成領域に抵抗素
子を形成するにあたり、半導体基板のトランジスタ形成
領域にメモリセルを構成するＭＩＳ型トランジスタのゲ
ート電極の形成時に同時に形成された配線層を用いて抵
抗素子を形成するようにしたので、高精度に抵抗値が制
御された抵抗素子を形成することができる。また、この
例の半導体装置の製造方法によれば、メモリセルを構成
するＭＩＳ型型トランジスタの形成工程を利用して抵抗
素子を形成することができるので、コストアップを伴う
ことなく抵抗素子を製造することができる。したがっ
て、抵抗精度が高く、隣接した配線からのカップルノイ
ズに強く、かつ、基板追従性の高い抵抗素子を備えるこ
とができる。
【図１】この発明の第１実施例である半導体装置の構成
を示す平面図である。
を示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】同半導体装置の等価回路を示す図である。
【図４】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図５】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図６】この発明の第２実施例である半導体装置の構成
を示す平面図である。
を示す平面図である。
【図７】図６のＢ−Ｂ矢視断面図である。
【図８】従来の半導体装置の構成を示す平面図である。
【図９】図８のＣ−Ｃ矢視断面図である。
【図１０】同半導体装置の等価回路を示す図である。
【図１１】同半導体装置の構成を示す断面図である。
１ Ｐ型シリコン基板 ２ Ｐ型ウエル領域 ３、４、１３、１４ Ｎ+型領域 ５ ゲート絶縁膜 ６ 抵抗素子 ７ 中間端子 ８ 層間絶縁膜 ９ 隣接した配線 １０、３４ 半導体装置 １１ チャネル層 １２ ゲート電極 １５ 第１のＰ型ウエル領域 １６ 第２のＰ型ウエル領域 １７ 抵抗素子形成領域 １８ トランジスタ形成領域 １９ 接地端子 ２０ 配線層 ２２ ＭＯＳ型トランジスタ ２３ 層間絶縁膜 ２５、２６ コンタクトホール ２７ ビットライン配線層 ２８ プラグ導体層 ３０ 容量素子 ３１ ストレージ電極（下部電極） ３２ 容量絶縁膜 ３３ プレート電極（上部電極） ３５ シールド層 ３６ コンタクト
Claims (8)
- 【請求項１】 半導体基板上に絶縁膜を介して形成さ
れ、所望の電圧を発生させる抵抗素子を備える半導体装
置であって、 前記抵抗素子は、前記半導体基板上にゲート絶縁膜を介
して形成された配線層からなることを特徴とする半導体
装置。 - 【請求項２】 半導体基板の抵抗素子形成領域及びトラ
ンジスタ形成領域に、それぞれ抵抗素子及びＭＩＳ型ト
ランジスタが形成されてなる半導体装置であって、 前記抵抗素子は、前記ＭＩＳ型トランジスタのゲート電
極の形成時に同時に形成された配線層からなることを特
徴とする半導体装置。 - 【請求項３】 前記抵抗素子上に層間絶縁膜を介して隣
接した配線が形成されることを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項４】 前記抵抗素子は、多結晶シリコン膜から
なることを特徴とする請求項１、２又は３記載の半導体
装置。 - 【請求項５】 前記抵抗素子は、電源電位と接地電位と
の間に接続されることを特徴とする請求項１乃至４のい
ずれか１に記載の半導体装置。 - 【請求項６】 半導体基板の抵抗素子形成領域及びトラ
ンジスタ形成領域に、それぞれ抵抗素子及びＭＩＳ型ト
ランジスタが形成されてなる半導体装置の製造方法であ
って、 前記半導体基板の一の領域及び他の領域に、それぞれ前
記抵抗素子を形成する抵抗素子形成領域及び前記ＭＩＳ
型トランジスタを形成するトランジスタ形成領域を設定
する半導体領域設定工程と、 前記抵抗素子形成領域及び前記トランジスタ形成領域上
に、ゲート絶縁膜を介して配線層を形成する配線層形成
工程と、 前記配線層を所望の形状にパターニングして前記抵抗素
子形成領域に抵抗素子を形成すると共に、前記トランジ
スタ形成領域にゲート電極を形成する配線層パターニン
グ工程と、 前記トランジスタ形成領域に、前記ゲート電極をマスク
とする自己整合法により、ソース及びドレイン領域を選
択的に形成することによりＭＩＳ型トランジスタを形成
するトランジスタ形成工程と、 前記抵抗素子上に層間絶縁膜を介して隣接した配線を形
成する隣接配線形成工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項７】 前記トランジスタ形成工程の後に、前記
ソース又はドレイン領域と接続する容量素子を形成する
容量素子形成工程を含むことを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項８】 前記配線層として多結晶シリコン膜を用
いることを特徴とする請求項６又は７記載の半導体装置
の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP25596299A JP2001085617A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置及びその製造方法 |
| US09/658,408 US6518627B1 (en) | 1999-09-09 | 2000-09-08 | Semiconductor device and method of manufacturing the same |
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| JP25596299A JP2001085617A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置及びその製造方法 |
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|---|---|
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| JP (1) | JP2001085617A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8044450B2 (en) | 2005-04-05 | 2011-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device with a non-volatile memory and resistor |
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|---|---|---|---|---|
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