JP5515245B2 - 半導体装置及びその製造方法 - Google Patents
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第1導電型の半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第2導電型のソース拡散層及びドレイン拡散層と、
前記半導体基板に形成され、前記ゲート電極及び前記ソース拡散層及びドレイン拡散層を囲むように形成された第1導電型のシールド用拡散層と、
前記ゲート電極及び前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース拡散層及びドレイン拡散層を有することを特徴とする。
半導体基板と、
前記半導体基板の前記高耐圧領域に形成され、前記高耐圧領域を囲むように形成されたシールド用拡散層と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする。
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ホール内に埋め込まれた導電膜によって囲まれたゲート電極と、
前記半導体基板に形成され、前記シールド用拡散層に囲まれたソース・ドレイン拡散層と、
前記半導体基板に形成され、前記ソース・ドレイン拡散層を囲むように形成され且つ前記シールド用拡散層の内側に形成された第2のシールド用拡散層と、
前記層間絶縁膜に形成され、前記第2のシールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置された第2のホールと、
前記第2のホール内に埋め込まれた第2の導電膜と、
前記第2の導電膜及び前記層間絶縁膜の上に形成された第2のシールド用配線と、
前記第2のシールド用配線上に形成された第2のキャパシタ絶縁膜と、
前記第2のキャパシタ絶縁膜上に形成された第2のキャパシタ上部電極と、
を具備し、
前記第2のMIMキャパシタは、前記第2のシールド用配線を第2のキャパシタ下部電極とし、前記第2のキャパシタ上部電極と前記第2のキャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することも可能である。
第1導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板に第2導電型の不純物イオンを導入することにより、前記半導体基板に第2導電型のソース・ドレイン拡散層を形成する工程と、
前記半導体基板に第1導電型の不純物イオンを導入することにより、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むような形状のシールド用拡散層を前記半導体基板に形成する工程と、
前記ゲート電極及び前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むような形状のホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することを特徴とする。
半導体基板の前記高耐圧領域に、前記高耐圧領域を囲むようにシールド用拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むようにホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする。
図1は、本発明の第1の実施形態に係る半導体装置を説明する為の平面図である。図5(a)〜(c)は図1に示す半導体装置の製造方法を説明する為の断面図である。図1は高耐圧領域に形成された高耐圧系トランジスタを示しており、また、図5(a)〜(c)は図1に示すA−A'部に相当する断面図である。なお、本明細書でいう高耐圧領域とは、動作電圧が7V以上(好ましくは20V以上)の高耐圧系トランジスタを形成する領域をいい、低耐圧領域とは、動作電圧が7V未満(好ましくは20V未満)の低耐圧系トランジスタを形成する領域をいう。
図3は、本発明の第3の実施形態に係る半導体装置を説明する為の平面図である。また、図7は図3に示す半導体装置の製造方法を説明する為の断面図である。図3は低耐圧領域102と高耐圧領域101が交互に形成されていることを示しており、また、図7は図3に示すC−C'部に相当する断面図である。なお、高耐圧領域101には、図1又は図2に示す半導体装置が複数配置されている。
図4は、本発明の第4の実施形態に係る半導体装置を説明する為の平面図である。また、図6は図4に示す半導体装置の製造方法を説明する為の断面図である。図4は高耐圧領域内に高耐圧領域が形成されていることを示しており、また、図6は図4に示すD−D'部に相当する断面図である。
図8は、本発明の第4の実施形態に係る半導体装置を説明する為の平面図である。また、図9及び図10は図8に示す半導体装置の製造方法を説明する為の断面図である。図9は低耐圧領域内に高耐圧領域が形成されていることを示しており、図10は低耐圧領域104と逆側の導電型である低耐圧領域107が交互に形成されていることを示している。また、図9は図8に示すE−E'部に相当する断面図であり、図10は図8に示すF−F'部に相当する断面図である。
Claims (6)
- 高耐圧領域にMIMキャパシタ及び高耐圧系トランジスタを有する半導体装置において、
第1導電型の半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第2導電型のソース拡散層及びドレイン拡散層と、
前記半導体基板に形成され、前記ゲート電極及び前記ソース拡散層及びドレイン拡散層を囲むように形成された第1導電型のシールド用拡散層と、
前記ゲート電極及び前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース拡散層及びドレイン拡散層を有することを特徴とする半導体装置。 - 請求項1において、前記キャパシタ上部電極は、前記ゲート電極に対して前記ドレイン拡散層側には形成されず、且つ前記ゲート電極に対して前記ソース拡散層側にのみ形成されており、前記ソース拡散層は、前記ゲート電極と前記キャパシタ上部電極に挟まれていることを特徴とする半導体装置。
- 高耐圧領域の基板電位を固定するシールド配線上にMIMキャパシタを有する半導体装置において、
半導体基板と、
前記半導体基板の前記高耐圧領域に形成され、前記高耐圧領域を囲むように形成されたシールド用拡散層と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする半導体装置。 - 請求項3において、前記高耐圧領域に第2のMIMキャパシタ及び高耐圧系トランジスタを有し、
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ホール内に埋め込まれた導電膜によって囲まれたゲート電極と、
前記半導体基板に形成され、前記シールド用拡散層に囲まれたソース・ドレイン拡散層と、
前記半導体基板に形成され、前記ソース・ドレイン拡散層を囲むように形成され且つ前記シールド用拡散層の内側に形成された第2のシールド用拡散層と、
前記層間絶縁膜に形成され、前記第2のシールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置された第2のホールと、
前記第2のホール内に埋め込まれた第2の導電膜と、
前記第2の導電膜及び前記層間絶縁膜の上に形成された第2のシールド用配線と、
前記第2のシールド用配線上に形成された第2のキャパシタ絶縁膜と、
前記第2のキャパシタ絶縁膜上に形成された第2のキャパシタ上部電極と、
を具備し、
前記第2のMIMキャパシタは、前記第2のシールド用配線を第2のキャパシタ下部電極とし、前記第2のキャパシタ上部電極と前記第2のキャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することを特徴とする半導体装置。 - 高耐圧領域にMIMキャパシタ及び高耐圧系トランジスタを有する半導体装置の製造方法において、
第1導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板に第2導電型の不純物イオンを導入することにより、前記半導体基板に第2導電型のソース・ドレイン拡散層を形成する工程と、
前記半導体基板に第1導電型の不純物イオンを導入することにより、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むような形状のシールド用拡散層を前記半導体基板に形成する工程と、
前記ゲート電極及び前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むような形状のホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することを特徴とする半導体装置の製造方法。 - 高耐圧領域の基板電位を固定するシールド配線上にMIMキャパシタを有する半導体装置の製造方法において、
半導体基板の前記高耐圧領域に、前記高耐圧領域を囲むようにシールド用拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むようにホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記MIMキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008177476A JP5515245B2 (ja) | 2008-04-30 | 2008-07-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008118153 | 2008-04-30 | ||
JP2008118153 | 2008-04-30 | ||
JP2008177476A JP5515245B2 (ja) | 2008-04-30 | 2008-07-08 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009290179A JP2009290179A (ja) | 2009-12-10 |
JP5515245B2 true JP5515245B2 (ja) | 2014-06-11 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008177476A Expired - Fee Related JP5515245B2 (ja) | 2008-04-30 | 2008-07-08 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5515245B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5135374B2 (ja) * | 2010-03-24 | 2013-02-06 | 株式会社東芝 | キャパシタ、集積装置、高周波切替装置及び電子機器 |
US8373215B2 (en) * | 2010-10-25 | 2013-02-12 | Texas Instruments Incorporated | Zero temperature coefficient capacitor |
CN109564894B (zh) * | 2016-08-05 | 2021-06-08 | 日产自动车株式会社 | 半导体电容器 |
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JP2009290179A (ja) | 2009-12-10 |
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