JP2011082543A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】集積度が高く、低価格で高信頼性の半導体装置を提供する。
【解決手段】第１領域ＭＣとその周囲の第２領域ＰＣを含む基板と、第２領域ＰＣ上に形成される絶縁膜と、第１領域ＭＣ内の基板１表面上に形成される電極と、電極上に形成される誘電体膜と、誘電体膜上に形成される対向電極とを有し、絶縁膜の側壁の形状が、対向する電極の側壁の外周形状を反映した部分を含む。
【選択図】図２

Description

本発明は半導体装置とその製造方法に関し、特にキャパシタ素子を含む半導体装置及びその製造方法に関する。

ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」と称す。）は、通常１メモリセル内に１つのトランジスタと１つのキャパシタを含む。メモリ容量を増大させるためには、限られたメモリセルアレイの面積内にできるだけ多くのメモリセルを配置する必要がある。

ＤＲＡＭのメモリセルアレイ内では、メモリセルトランジスタのゲート電極を兼ねるワード線と、キャパシタに電荷を供給しキャパシタから電荷を読み出すためのビット線とが交差して配置されている。

各トランジスタに接続される蓄積電極と、蓄積電極に対してキャパシタ誘電体膜を介して対向するセルプレート電極によりキャパシタを構成する。

ＤＲＡＭの集積度を向上させるため、半導体基板上にワード線、ビット線を配置した後、さらにその上方にキャパシタを配置するキャパシタ・オーバ・ビット線構成が知られている。キャパシタ用蓄積電極は、メモリセルトランジスタのソース／ドレイン領域のいずれか一方に接続する必要がある。絶縁層内に接続用開口を確実に形成するために、自己整合コンタクト（Ｓｅｌｆ ＡｌｉｇｎｅｄＣｏｎｔａｃｔ：以下「ＳＡＣ」と称する。）構造が提案されている。

ＳＡＣ構造では、メモリセルトランジスタのワード線の上面及び側面を、例えば窒化シリコン膜で覆う。トランジスタのソース／ドレイン領域に達する開口を形成する際、開口の位置が多少ずれていても、窒化シリコン膜がエッチストッパとして機能するため、確実にソース／ドレイン領域が露出される。この際、ゲート電極を兼ねるワード線は窒化シリコン膜により絶縁保護される。

ワード線を絶縁層で埋め込み、絶縁層表面上にビット線を形成する際にも、ＳＡＣ構造が採用される。ビット線の上面及び側面を窒化シリコンで覆い、開口形成のため上方からエッチングする場合に、ビット線を絶縁、保護し、接続領域に確実に開口を形成する。

ＤＲＡＭにおいては、さらなる集積度の向上、生産価格の低下が望まれる。高集積度のＤＲＡＭを確実に製造するためには、製造プロセスを簡略化することが望まれる。

本発明の目的は、集積度が高く、低価格で高信頼性の半導体装置の製造プロセスを提供することである。

本発明の他の目的は、集積度が高く、低価格で高信頼性の半導体装置を提供することである。

本発明の１つの観点によれば、
（ａ）第１領域とその周囲の第２領域を含む半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜内に前記半導体基板に達する複数の第１コンタクト孔を形成し、第１コンタクト孔内に導電性プラグを形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第１領域の前記第２絶縁膜内に前記導電性プラグに達する開口を形成する工程と、
（ｅ）前記開口内に蓄積容量用の材料膜を堆積し、不要部を除去して、前記基板と電気的に接続された蓄積電極を形成する工程と、
（ｆ）まず、前記蓄積電極の外側側壁に沿って、スリットを形成するエッチングを行ない、次いで残留する前記第２絶縁膜を基板表面と平行方向にもエッチングし、平面視上前記第２絶縁膜の側壁の外周が前記蓄積電極の側壁外周から一定距離離れた形状を形成する工程と、
（ｇ）前記電極の露出した表面を覆う誘電体膜を形成する工程と、
（ｈ）前記誘電体膜上に対向電極を形成する工程と、
を含む半導体装置の製造方法
が提供される。

バスタブの形状を有する蓄積電極をマスクレスで形成することが可能になる。ＤＲＡＭ等の半導体装置の製造工程を短縮することができる。半導体装置の製造コストを大幅に削減することができる。

ＤＲＡＭの製造工程においては、メモリセル部と周辺回路領域との境界をマスク合わせ工程無しに自己整合的に形成することができるので、位置合わせずれを考慮する必要がない。メモリセル部と周辺回路領域との境界に余裕を持たせるための余分な領域を見込んでおく必要がなく、半導体集積回路の集積度を向上させることができる。メモリセル部と周辺回路領域との境界を必要最小限に小さくすることができ、余分な領域が形成されず、集積度を向上させることができる。

ＤＲＡＭの製造工程を示す半導体基板の概略断面図である。 ＤＲＡＭの製造工程を示す半導体基板の概略断面図である。 ＤＲＡＭの製造工程を示す半導体基板の概略断面図である。 ＤＲＡＭの概略的な平面図である。 本発明の第１の実施の形態による半導体装置の製造方法の原理を示す半導体基板の概略断面図である。 本発明の第１の実施の形態による半導体装置の製造工程を示す半導体基板の概略断面図である。 本発明の第１の実施の形態による半導体装置の製造工程を示す半導体基板の概略断面図である。 本発明の第１の実施の形態による半導体装置の製造工程を示す半導体基板の概略断面図である。 本発明の第１の実施の形態による半導体装置の概略的な平面図である。図９Ａはエッチング前の様子を示す。図９Ｂはエッチング後の様子を示す。 本発明の第１の実施の形態による半導体装置の概略的な平面図であり、特徴的な形状のバリエーションを示す平面図である。 本発明の第１の実施の形態による半導体装置の製造工程の変形例を説明するための半導体基板の概略断面図である。 本発明の第１の実施の形態による半導体装置の製造工程の変形例を説明するための半導体基板の概略断面図である。 本発明の第３の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第３の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第３の実施の形態による半導体装置本発明の第４の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第４の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第５の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第５の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第５の実施の形態による半導体装置の製造方法を示す半導体基板の概略断面図である。 本発明の第６の実施の形態による半導体装置の構造を示す断面図である。 本発明の第６の実施の形態による半導体装置の構造を示す断面図である。 本発明の第６の実施の形態による半導体装置の構造を示す断面図である。 本発明の第７の実施の形態による半導体装置の構造を示す断面図である。 本発明の第７の実施の形態による半導体装置の構造を示す断面図である。

まず、図面を参照して発明者の実験的考察について説明する。

図１から図３までは、ＤＲＡＭの製造工程を示す半導体基板の概略断面図である。図４は、ＤＲＡＭの概略的な平面図である。

図１Ａに示すように、ＤＲＡＭは、メモリセルが形成されるメモリセル領域ＭＣと、周辺回路が形成される周辺回路領域ＰＣとに分けて考えることができる。

ｐ型表面領域を有する半導体基板１０１の表面に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子間分離用の酸化シリコン膜１０２を形成する。

酸化シリコン膜１０２は、半導体基板表面上において複数の活性領域を画定する。

各活性領域の半導体基板表面上に、ゲート酸化膜１０３が形成され、その上にゲート電極（ワード線）１０４が多結晶シリコン、ポリサイド、金属等により形成される。

ゲート電極の上面は、窒化シリコン層１０５によって覆われる。窒化シリコン層１０５は、ゲート電極１０４と共にパターニングされ、同一形状を有する。

窒化シリコン層１０５、ゲート電極１０４をマスクとし、半導体基板１０１表面にｎ型不純物をイオン注入し、低濃度のソース／ドレイン領域１０６が形成される。メモリセル領域ＭＣと周辺回路領域ＰＣのｎチャネルトランジスタに対して、マスクを用いて別個のイオン注入を行っても良い。

その後、半導体基板全面上に窒化シリコンが堆積され、異方性エッチングを行うことにより、ゲート電極構造の側面上にのみ窒化シリコンのサイドスペーサ１０７が残される。

ゲート電極１０４上面上の窒化シリコン層１０５と側面上のサイドスペーサ１０７とにより、ゲート電極１０４表面は窒化シリコン層で覆われる。

必要に応じ、例えば周辺回路用のトランジスタに関しては、サイドスペーサ１０７を形成した後、さらに高濃度、高加速エネルギーでイオン注入を行い、高濃度のソース／ドレイン領域１０６ａを形成する。ＬＤＤ構造を有するトランジスタとなる。

半導体基板表面上に酸化シリコン等の絶縁層１１１を形成する。絶縁層１１１表面上にレジストパターンを形成し、絶縁層１１１をエッチングすることにより、所望のソース／ドレイン領域に達する開口が形成される。この際、ゲート電極上面及び側面上の窒化シリコン層１０５，１０７は、エッチングストッパとして機能し、自己整合的にコンタクト開口が形成される。

開口を埋め戻すように多結晶シリコン１１２等の導電層を堆積し、絶縁層１１１上面上の導電層を化学的機械研磨（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）等によって除去する。絶縁層１１１のコンタクト開口内に多結晶シリコン１１２等が埋め込まれた平坦な表面が形成される。図において、メモリセル領域ＭＣ内に並列に配置されているゲート電極１０４は、メモリセル領域のワード線（ＷＬ）を構成する。周辺回路領域ＰＣに配置されているトランジスタは、周辺回路のトランジスタである。絶縁層１１１上にさらに絶縁層を堆積した後、図では破線で示されているビット線ＢＬが形成され、さらに他の絶縁層を堆積する。ビット線ＢＬは、全体として絶縁層１１６により周囲を囲まれる。

図４に、メモリセル領域ＭＣにおける活性領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示す。各活性領域は横方向に長く、左右両端に蓄積キャパシタが接続されるソース／ドレイン領域Ｓ／Ｄを有する。また、中央部にはビット線が接続されるソース／ドレイン領域Ｓ／Ｄが形成される。これらの２種類のソース／ドレイン領域Ｓ／Ｄの間の領域には、図中縦方向に延びるワード線ＷＬが配置されている。すなわち、１つの活性領域ＡＲに２つのメモリセルトランジスタが形成され、中央の共通ソース／ドレイン領域ＣＳＤには破線で示されるビット線ＢＬが接続される。ビット線ＢＬとワード線ＷＬは、半導体基板表面上に交差して配置される。斜線で示された領域にビット線ＢＬ用のプラグが形成される。メモリセル用のキャパシタは、活性領域ＡＲの両脇に形成される。図では丸印で示されている。

メモリセル領域ＭＣの外周を囲むように周辺回路領域ＰＣが形成されている。周辺回路領域ＰＣには多数のトランジスタや抵抗等の素子が配置され、これらにより周辺回路が形成されている。尚、図１は図４のＩ−Ｉ線断面図に相当する。但し、ビット線ＢＬの構成を明らかにするため、図１は単なる断面図ではなくビット線に関しては透過図となっている。

図１Ａに戻り、絶縁層１１１及び１１６の一部を貫通し、ビット線コンタクト用の開口が形成され、ビット線ＢＬならびにコンタクトパッド（周辺回路領域）が形成される。

絶縁層１１６内には別のコンタクト用開口が形成される。開口内にＷ等の導電材料が充填される。導電材料を形成後、絶縁層１１６の表面上の導電層材料が除去され、導電性プラグ１１７が埋め込まれた平坦な表面が形成される。平坦化された表面全面にエッチストッパ用の窒化シリコン膜１２０が形成される。

次に、テトラエトキシシラン（Ｔｅｔｒａ−Ｅｔｏｘｙ Ｓｉｌａｎｅ： ＴＥＯＳ）を用いたＣＶＤ法により、シリコン酸化膜等により形成された絶縁層１２１を厚く堆積する。

絶縁層１２１の厚さは、例えば０．３μｍから１．５μｍの間が好ましい。絶縁層１２１上にハードマスクとしてアモルファスシリコン層１２２を、例えば５０ｎｍ程度の厚さ堆積する。フォトリソグラフィー技術を用いてフォトレジストマスクを形成し、アモルファスシリコン層１２２、絶縁層１２１、窒化シリコン膜１２０を順次エッチング除去する。導電性プラグ１１７の表面が露出される開口部ＡＰ１が形成される。開口の側壁を形成する絶縁層の傾斜角は、例えば、８８度から９０度である。尚、傾斜角が８８度というのは、開口の径が基板の上方に向けて徐々に大きくなっている状態を示すものである。

図１Ｂに示すように、基板全面に蓄積容量用の材料１２３ａを堆積する。次いで蓄積容量用の材料１２３ａ上に、例えばＳＯＧ酸化膜を用いて内側保護膜１２４を形成する。内側保護膜１２４の厚さは２０ｎｍ程度である。内側保護膜１２４は、薄い蓄積容量用の材料１２３ａを内側から保護する。

次いで内側保護膜１２４を異方性エッチングすることにより、開口ＡＰ１内の内側保護膜１２４を窪ませる。

次いで、蓄積容量用の材料１２３ａをエッチングする。絶縁層１２１表面及び側面に露出している蓄積電極用の材料が除去される。

図２Ｃに示すように、窪んだ内側保護膜１２４の表面の位置まで蓄積電極用材料１２３ａをエッチングする。１つの開口ＡＰ１ごとに、分離された蓄積電極１２３が形成される。

次に、図２Ｄに示すように、蓄積電極１２３内に形成されている内側保護膜１２４と蓄積電極１２３間の絶縁層１２１とを除去する。エッチングに際しては、第１段階として反応性イオンエッチング（ＲＩＥ）により異方性エッチングを行い、次いでウェットエッチングを行う。

エッチングの際、周辺回路領域ＰＣの絶縁層１２１も同時にエッチングされるのを防止するために、フォトリソグラフィー技術を用いて周辺回路領域ＰＣの絶縁層１２１上にフォトレジストマスクＲ１を形成する必要がある。

次いで、図３Ｅに示すように、基板表面にキャパシタ用絶縁層１３１を形成する。キャパシタ用絶縁層１３１の上に、ＣＶＤ法により導電層１３５ａを形成する。ＣＭＰ法を用いて、周辺回路領域ＰＣの絶縁層１２１表面がストッパとなるように導電層１３５ａの表面を平坦化する。平坦化工程のためのとしてエッチバック法を用いても良い。このようにしてセルプレート電極１３５を形成する。

メモリセル領域ＭＣに、周辺回路領域ＰＣの絶縁層１２１と表面高さがほぼ等しいセルプレート電極１３５が形成される。

図３Ｆに示すように、セルプレート電極１３５を覆って、基板表面に絶縁膜１４１を形成する。その後、セルプレート電極１３５上にコンタクト開口部１４３が、周辺回路領域ＰＣのトランジスタ上にコンタクト開口部１４５が形成される。コンタクト開口部１４３、１４５内を導電材料により充填し、上部配線を形成する。

上述のように、蓄積電極１２３内に形成されている内側保護膜１２４と蓄積電極１２３関の絶縁膜１２１とをエッチングする際に、周辺回路領域ＰＣの絶縁層１２１も同時にエッチングされるのを防止するために、フォトリソグラフィー技術を用いて周辺回路領域ＰＣの絶縁層１２１上にフォトレジストマスクＲ１を形成する必要がある。

ところで、このフォトリソグラフィーの工程を省略できれば、工程の短縮化、ＤＲＡＭの歩留まり向上が期待できる。

発明者は、上記のフォトリソグラフィー工程を不要とする新しい工程を考案した。

図５は、発明者が考えた新しい工程を説明するための図であり、上記図２Ｃ、Ｄ間の工程に相当する工程を示す断面図である。但し、周辺回路領域ＰＣ上の絶縁層１２１の上にフォトレジストマスクＲ１を形成しない。

蓄積電極１２３の上部が絶縁層１２１表面から窪んだ状態において、内側保護膜１２４及び絶縁層１２１のエッチングを行う。エッチングには、通常、フッ酸系のウェットエッチングを用いる。内側保護膜１２４はＳＯＧにより形成されている。フッ酸系のウェットエッチング液を用いると、ＳＯＧのエッチング速度は非常に速い。

蓄積電極１２３と絶縁層１２１との界面における絶縁層１２１のエッチング特性と、前記界面から離れた内部の領域（バルク領域）の絶縁層１２１のエッチング特性とが異なるようにしておく。エッチング液をうまく選択することにより、蓄積電極１２３と絶縁層１２１との界面における絶縁層１２１を速やかにエッチング除去することができる可能性がある。

当初、エッチングは、蓄積電極１２３と絶縁層１２１の界面を基板方向に向かって進む（矢印ＡＲ１で示す）。界面にスリットが形成され、その後、エッチングは蓄積電極１２３と絶縁層１２１との界面に垂直な方向に進む（矢印ＡＲ２で示す）。

実際、フッ酸系のエッチング液を用いてエッチングを行うと、蓄積電極１２３と絶縁層１２１との界面近傍の絶縁層１２１のエッチングレートは、バルクの絶縁層１２１より１桁程度速い。エッチングは、まず界面に沿って進行し、続いて横方向にも等方向的に進行する。

一旦、蓄積電極１２３と絶縁層１２１との界面がエッチングにより分離されれば、蓄積電極１２３間に存在する絶縁層１２１は素早くエッチングされる。蓄積電極１２３間の絶縁層１２１は、両側の蓄積電極１２３との界面からエッチングにより除去されることになる。蓄積電極間の幅の約半分の厚さ分の絶縁膜をエッチング除去すれば、蓄積電極間の絶縁膜を全て除去することができる。例えば、０．１５〜０．１３μｍルールのＤＲＡＭでは、蓄積電極間の距離は、約０．１μｍである。従って、少なくとも０．０５μｍ程度の絶縁膜の除去を行えばよい。実際には、エッチング量がバラツクことを考慮して、０．１μｍ程度の絶縁膜を除去しておくのが好ましい。

メモリセル領域ＭＣ以外の領域、例えば周辺回路領域ＰＣの上面の絶縁層１２１も上面から基板方向に向けて（矢印ＡＲ３で示す）エッチングされる。絶縁層１２１は、表面から０．１μｍ程度エッチングされることになるが、予めこのエチング分を見込んで絶縁層１２１の厚さを厚めにしておけば特に問題ない。メモリセル部ＭＣと周辺回路領域ＰＣとの界面においても、矢印ＡＲ４で示すように周辺回路領域ＰＣ方向へ向けて基板表面と平行な方向にエッチングが進行する。このエッチングもエッチング量が約０．１μｍあれば、特に問題とはならない。

上述の工程を実現できれば、周辺回路領域ＰＣを覆うフォトレジストマスク、従ってフォトリソグラフィー工程は不要となる。

発明者は、上記の工程を実現させるための手段として以下に説明するような第１から第３までの３つの手段が存在することを見いだした。

ａ）第１の手段： 蓄積電極用の材料と絶縁層との界面における密着性が弱い組み合わせを選択する。両者の密着性が弱ければ、ウェットエッチング時にまず界面に沿ってエッチング液がしみ込み、絶縁層のエッチングが急速に進行する。

ｂ）第２の手段： 蓄積電極を、絶縁層の開口内に形成した後、熱処理等を行う。蓄積電極を構成する材料又はその一部が蓄積電極と絶縁層との界面付近の絶縁層中に拡散する。界面付近の絶縁層は、金属材料を拡散させることによりウェットエッチングの速度が速まる。

ｃ）第３の手段 絶縁層上に蓄積電極を形成する材料を堆積する前に、所定のウェットエッチング法を用いた場合のエッチング速度が絶縁層や蓄積電極に比べて速い分離膜を薄く形成しておく。絶縁層の表面に堆積した蓄積電極材料をＣＭＰ法などにより取り除く際に、分離膜の端面が露出する。分離膜を選択的に又は非常に速くエッチングするエッチング方法を用いることにより、分離膜を選択的に除去する。分離膜が除去された蓄積電極と絶縁層との界面にスリットが形成される。絶縁層をエッチングするためのエッチング液がスリット内にしみ込み、絶縁層がエッチングされる。

上記の第１から第３までの手段のうちのいずれか又はこれらの組み合わせを適宜選択することができる。

以下に図面を参照して本発明の第１の実施の形態による半導体装置およびその製造方法について説明する。

図６Ａに示すように、ＤＲＡＭを、メモリセルが形成されるメモリセル領域ＭＣと周辺回路が形成される周辺回路領域ＰＣとに分けて考えることができる。

ｐ型表面領域を有する半導体基板１の表面に、ＳＴＩを用いて素子間分離用の酸化シリコン膜２を形成する。

酸化シリコン膜２は、半導体基板表面上に複数の活性領域を画定する。

各活性領域の半導体基板表面上に、ゲート酸化膜３が形成され、その上にゲート電極（ワード線）４が多結晶シリコン、ポリサイド、金属等により形成される。

ゲート電極４の上面は、窒化シリコン層５によって覆われる。窒化シリコン層５は、ゲート電極４と共にパターニングされ、同一形状を有する。

窒化シリコン層５、ゲート電極４をマスクとし、半導体基板１表面にｎ型不純物をイオン注入し、低濃度のソース／ドレイン領域６が形成される。その後、半導体基板全面上に窒化シリコンが堆積され、異方性エッチングを行うことにより、ゲート電極構造の側面上にのみ窒化シリコンのサイドスペーサ７が形成される。

必要に応じ、例えば周辺回路用のトランジスタに関しては、サイドスペーサ７を形成した後、さらに高濃度、高加速エネルギーでイオン注入を行い、高濃度のソース／ドレイン領域６ａを形成する。ＬＤＤ構造を有するトランジスタとなる。

周辺回路領域ＰＣのトランジスタをＣＭＯＳで形成する場合には、ｎ型の不純物層を形成するためのイオン注入に加えてｐ型の不純物層を形成するためのイオン注入を行えば良い。

半導体基板表面上に酸化シリコン等の絶縁層１１を形成する。絶縁層１１表面上にレジストパターンを形成し、絶縁層１１をエッチングすることにより、所望のソース／ドレイン領域に達する開口が形成される。この際、ゲート電極上面及び側面上の窒化シリコン層５，７は、エッチングストッパとして機能し、自己整合的にコンタクト開口を形成することができる。

開口を埋め戻すように多結晶シリコン１２等の導電層を堆積し、絶縁層１１表面上の導電層をＣＭＰ等を用いて除去する。絶縁層１１上のコンタクト開口内に多結晶シリコン１２等が埋め込まれた平坦な表面が形成される。

図６Ａにおいて、メモリセル領域ＭＣ内に並列に配置されているゲート電極４は、メモリセル領域のワード線（ＷＬ）を構成する。周辺回路領域ＰＣに配置されているトランジスタは、周辺回路のトランジスタである。絶縁層１１上にさらに他の絶縁層１６を堆積し、多結晶シリコン層１２に至るコンタクト開口を形成した後、図では破線で示されているビット線ＢＬが形成される。

図４に、メモリセル領域ＭＣにおける活性領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示す。各活性領域は横方向に長く、左右両端に蓄積キャパシタが接続されるソース／ドレイン領域Ｓ／Ｄを有する。また、中央部にはビット線ＢＬが接続される共通ソース／ドレイン領域ＣＳＤが形成される。これらの２種類のソース／ドレイン領域Ｓ／Ｄの間の領域には、図中、縦方向にワード線ＷＬが配置されている。すなわち、１つの活性領域ＡＲに２つのメモリセルトランジスタが形成され、中央の共通ソース／ドレイン領域ＣＳＤには、ビット線ＢＬが接続される。ビット線ＢＬとワード線ＷＬは、半導体基板表面上に交差して配置される。

図６Ａに戻り、絶縁層１１の上に層間絶縁膜（符号１６の一部）を形成し、ビット線開口およびビット線ＢＬを形成した後、さらに層間絶縁膜（符号１６の一部）を形成する。

層間絶縁層１６内には別のコンタクト用開口１５が形成される。開口１５内にＷ等の導電層が充填される。導電層を形成後、層間絶縁層１６の表面上の導電層材料が除去され、導電性プラグ１７が埋め込まれた平坦な表面が形成される。

ところで、前述の工程のように界面に沿ってエッチングを進める場合に、その下部構造にまでエッチング液がしみ込み、下部構造までがエッチング除去されてしまう恐れがある。

また、蓄積電極の外周を覆っていた絶縁層がエッチング除去されると、蓄積電極は底面で下部構造（プラグ）と密着力のみにより支持されることとなる。蓄積電極が転倒しやすくなる。

そこで、平坦化された表面全面に下部領域にまでエッチングが進行しないように、エッチストップ用の窒化シリコン膜２０が形成される。

加えて、蓄積電極との密着性の良い窒化シリコン膜２０を用いてその開口内に蓄積電極の下部を納める。蓄積電極の下部においてその外周を窒化シリコン膜が支持し、蓄積電極が倒れないようにする。

次いで、テトラエトキシシラン（Ｔｅｔｒａ−Ｅｔｏｘｙ Ｓｉｌａｎｅ： ＴＥＯＳ）を用いたＣＶＤ法により、シリコン酸化膜等により形成された絶縁層２１を厚く堆積する。

絶縁層２１の厚さは、例えば０．３μｍから１．５μｍの間が好ましい。絶縁層２１上にハードマスクとしてアモルファスシリコン層２２を、例えば５０ｎｍ程度の厚さ堆積する。フォトリソグラフィー技術を用いてフォトレジストマスクを形成し、アモルファスシリコン層２２、絶縁層２１、窒化シリコン膜２０を順次エッチング除去する。導電性プラグ１７の表面が露出される開口部ＡＰ２が形成される。開口の側壁を形成する絶縁層２１の傾斜角は、例えば、８８度から９０度である。尚、ここで、傾斜角が８８度というのは、開口ＡＰ２の径が基板の上方に向けて徐々に大きくなるように傾斜している状態を表す。

尚、本明細書において、「内壁が半導体表面に対してほぼ直立する」との表現は、半導体表面に対して９０度の角度で立ち上がる場合のみではなく、例えば半導体表面に対して角度が８０度から９０度までの範囲であれば良い。

図６Ｂに示すように、基板全面に蓄積容量用の材料、例えばＲｕ膜２３ａをＣＶＤ法により堆積する。Ｒｕ膜の厚さは、例えば２０ｎｍ程度である。次いでＲｕ膜の上に、例えばＳＯＧ膜を用いて内側保護膜２４を形成する。内側保護膜２４の厚さは２００ｎｍ程度である。内側保護膜２４は、薄いＲｕ膜を保持し、Ｒｕ膜が内側からエッチングされるのを保護する機能を発揮する。

次いで内側保護膜２４を異方性エッチングすることにより、開口ＡＰ１内の内側保護膜２４を窪ませる。

次いで、Ｒｕ膜２３ａをエッチングする。基板表面及び側面に露出しているＲｕ膜が除去される。

図７Ｃに示すように、窪んだ内側保護膜２４の表面の位置までＲｕ膜がエッチングされる。内側保護膜２４の表面の位置までＲｕ膜がエッチングされ、１つの開口ＡＰ２ごとに、分離された蓄積電極２３が形成される。

次に図７Ｄに示すように、蓄積電極２３内に形成されている内側保護膜２４を除去する。エッチングに際しては、第１段階として反応性イオンエッチング（ＲＩＥ）により異方性エッチングを行う。次いで、アッシング処理、コリン（Ｃｏｌｉｎ）処理、希フッ酸処理を行う。希フッ酸は、例えばフッ化水素酸と水とを、例えば、２：１００の割合で混合した緩衝液を用いる。

蓄積電極２３と絶縁層２１との界面に沿ってエッチングが速やかに進行してスリットが形成され、次いで、基板表面と平行な方向にエッチングされる。エッチング処理により、内側保護膜２４と、蓄積電極２３間の絶縁層２１とが除去される。ＳＯＧで形成された内側保護膜２４は、絶縁層２１に比べてフッ酸系のエッチング液によりエッチングした際のエッチング速度が速く、速やかに除去される。

次いで、図８Ｅに示すように、基板表面にキャパシタ用絶縁層３１を形成する。キャパシタ用絶縁層３１の材料としては、誘電材料、好ましくは高誘電率の材料、例えばＴａ₂Ｏ₅が用いられる。Ｔａ₂Ｏ₅の厚さは、例えば１０ｎｍである。キャパシタ用絶縁層３１の上に、ＣＶＤ法により導電層３５ａ、例えばＴｉＯＮ層、Ｒｕ、Ｗ、ＷＮ、ＳＲＯ等を形成する。導電層３５ａの厚さは例えば２００ｎｍである。周辺回路領域ＰＣの絶縁層２１表面をストッパとしてＣＭＰ法を用いて導電層３５ａの表面を平坦化し、セルプレート電極３５を形成する。平坦化工程のための方法としてエッチバック法を用いても良い。

メモリセル領域ＭＣに、周辺回路領域ＰＣの絶縁層２１と表面高さがほぼ等しいセルプレート電極３５が形成される。

次いで、図８Ｆに示すように、基板表面にＴＥＯＳ絶縁膜４１を形成する。その後、セルプレート電極３５上にコンタクト開口部４３が、周辺回路領域ＰＣのトランジスタ上にコンタクト開口部４５が形成される。コンタクト開口部４３、４５内を導電材料により充填し、上部配線を形成する。

上記第１の実施の形態による半導体装置の製造方法によれば、周辺回路領域の絶縁層に対して、蓄積電極内及び蓄積電極間の絶縁層をほぼ選択的に除去できる。

従って、蓄積電極内及び蓄積電極間の絶縁層をエッチング除去する際に、周辺回路領域の絶縁層が同時に除去されるのを防止するための追加の保護マスク形成工程が不要になる。ＤＲＡＭの製造工程が簡略化される。

上記の半導体装置の製造方法を用いて製造したＤＲＡＭ構造において特徴的な構造について図９及び図１０を用いて以下に説明する。

図９Ａに示すように、メモリセル領域ＭＣ内に多数形成された蓄積電極２３の外周部は、フォトリソグラフィー工程によってその形状が決まるため、通常、ある間隔だけ隔ててほぼ平行に向き合う直線状の部分２３ｃと２本の直線状の部分２３ｃをその両端で結ぶ２本の円弧状の部分２３ｄとからなるレーストラック状の形状を有している。

メモリセル部ＭＣの絶縁層２１と蓄積電極２３とを分離するためのエッチングを行うと、蓄積電極２３の外周形状を反映するように蓄積電極２３の外周部からほぼ等距離だけ離れた面までの領域に存在する絶縁層がエッチングされる。図９Ａに示すように、外周部２３ｃ、２３ｄを結ぶレーストラック状の形状を反映して、一点鎖線で示される仮想線の内側の領域に存在する絶縁層２１が除去されることになる。

図９Ｂに、絶縁層２１のエッチングが終了した後の平面形状を示す。実線５３で示される輪郭の内側部分に形成されていた絶縁層がエッチングされる。実線５３で示される部分の形状は、図９Ａにおける蓄積電極の外周形状のうち直線状の部分２３ｃの形状を反映した直線状の部分５３ｃと、図９Ａにおける円弧状の部分２３ｄの形状を反映した円弧状の部５３ａとを結んだ形状となる。直線状の部分５３ｃ間には内側に向けて窪む形状の部分５３ｄが形成されており、円弧状の部分２３ｄの間にも、同様に内側（メモリセルＭＣ側）に向けて絶縁層が突出する形状の部分５３ｂが形成される。実線５３が、メモリセル領域ＭＣと周辺回路領域ＰＣとの境界を画定することになる。

加えて、各メモリセル間の間隔をある程度広くとる場合に、またはオーバーエッチングを少な目にする場合、メモリセル領域ＭＣ内には、以下に説明するような構造が残留する。

メモリセル領域ＭＣ内の左右上下に並ぶ４つのメモリセルの中心間を結ぶ２本の対角線の交点付近に、ほぼ菱形に形成された搭状の絶縁層５１が残留する。

尚、実際には、蓄積電極は、マスクパターンとしては長方形の形状をしているのが一般的である。ところで、長方形の形状を、フォトリソグラフィー技術を用いて形成する場合には、回折、干渉で角部は丸め込まれ、完全な長方形のパターンとはなりにくい。いわゆるショートニング効果と呼ばれる効果により、蓄積電極パターンの長手方向の間隔は、短い方向の間隔よりも広くなる傾向が強い。

さらに、４つの蓄積電極のうち対角線方向に並ぶ２つの蓄積電極間の間隔は、水平方向又は垂直方向に隣接する蓄積電極間の間隔と比べて広くなる。従って、水平方向又は垂直方向に隣接する蓄積電極間に存在する絶縁層を除去するために必要な時間に多少のオーバーエッチング時間をも見込んでエッチングを行ったとしても、対角線方向に並ぶ２つの蓄積電極間に存在する絶縁層が全てエッチングされるとは限らない。典型的には、菱形の形状をした島状の絶縁層領域が残る。

エッチング時間を長くしすぎると、菱形の絶縁層領域は消失することになる。残された菱形の部分５１の形状および寸法は、蓄積電極間の間隔と絶縁層のエッチング量とに依存する。

ところが、あまりエッチング時間を長くすると、メモリセル領域ＭＣと周辺回路領域ＰＣとの境界を画定する境界線５３が、周辺回路領域ＰＣの方に向けて拡がっていく。周辺回路領域ＰＣの絶縁層がオーバーエッチングされてしまう。このオーバーエッチングされた領域は、何らの機能も有していないことから無駄な領域といえる。このような無駄な領域が増えると、チップ表面を余計な領域が占有することになり、素子の詰め込み密度を低下し、ひいてはチップサイズを大きくすることになる。チップ単価を押し上げることにもなる。

また、この隙間を埋めるためにプレート電極を厚くすることもできるが、余計なプレート電極の成膜に余計な時間が必要となる。プレート電極が厚くなると、プレート電極中にクラックが入る等の問題も生じる。

従って、境界線５３を必要以上にメモリセル領域ＭＣ外方に拡げるのは得策ではなく、拡がりを最小限に押えることが望ましい。すると、メモリセル間に酸化物の柱状体が残る。

図１０に示すような特徴的な形状のバリエーションが存在する。

図１０Ａに示すように、水平方向に隣接する蓄積電極間の距離が長ければ、各メモリセル間には菱形状の領域は形成されない。代わりに複数の蓄積電極が水平方向に整列して形成される２つの蓄積電極の列間に、帯状の絶縁層領域５５が形成される。帯状の絶縁層領域５５の外周部は、内側に凸の円弧状の外周部５３ａが垂直方向に整列した形状を有している。

図１０Ｂに示すように、蓄積電極が垂直方向に整列しておらず、斜め方向に整列している場合には、蓄積電極の列の間に斜め方向に延びる帯状の絶縁層領域５７が形成される。斜め方向に延びる帯状の絶縁層領域５７は、内側に凸の円弧状の外周部５３ａと直線状の外周部５３ｃの一部とを１単位としてこの１単位が複数、連続して繋がった外周形状を有している。

図１０Ｃに示すように垂直方向に隣接する蓄積電極間の距離が長ければ、水平方向に複数の蓄積電極が整列して形成される蓄積電極の行間に、帯状の絶縁層領域６０が形成される。帯状の絶縁層領域６０の外周部は、直線状の外周部５３ｃと外側に凸の円弧状外周部５３ａの一部とを１単位としてこの１単位が複数、連続して繋がった形状を有している。

図１０Ｄに示すように、水平方向及び垂直方向に隣接する蓄積電極間の距離が長ければ、１つの蓄積電極ごとに分離された被エッチング領域が形成される。すなわち、絶縁層内にレーストラック状断面を有する開口が形成され、この開口内に絶縁層から一定距離離れて平面視レーストラック状の形状を有する蓄積電極が配置される。

以上に説明したように、メモリセル中の蓄積電極の配置を変えると、絶縁層のエッチングを行った後に残される絶縁層の形状は変化する。従って、その形状をある１つの形状として特定することは困難であるが、絶縁層がエッチングされた部分（被エッチング部）の外周形状は、蓄積電極の外周形状を反映していることは確かである。蓄積電極の外周からのエッチングは基板面と水平な方向に等方的に進むと考えられ、従って、蓄積電極の外周から絶縁層の外周を画定する境界線までの距離は、ほぼ等しくなる。本明細書において、「蓄積電極の外周形状を反映する」との表現は、上記のような状態を意味している。

但し、例えば図１０Ａから図１０Ｄに示すように、基板面と水平な方向に向けてエッチングされる距離が、隣接する蓄積電極間の距離よりも長い部分においては、実際には絶縁膜がエッチング処理の途中で完全に除去されてしまう。この場合にも、一部の絶縁層が残り、その残った絶縁層の形状が蓄積電極の外周部の形状を反映していれば、外周部の形状を反映すると表現することができる。本明細書における「外周形状を反映する」との表現は、上記の状態をも含むものである。

次に、本発明の第１の実施の形態による半導体装置及びその製造方法の変形例について図面を参照しつつ説明する。

図１１Ａ、Ｂ及び図１２Ｃ、Ｄは、第１の実施の形態における図７Ｃに対応する図である。

図１１Ａに示す構造では、蓄積電極２３と内側保護膜２４との表面が、絶縁層２１の表面とほぼ面一になっている。蓄積電極２３および内側保護膜２４の表面が窪んでいない。

この構造では、プレート電極用の導電層３５ａを堆積した後に、周辺回路領域ＰＣの絶縁層２１表面をストッパとしてＣＭＰ法を用いて導電層３５ａの表面を平坦化すると、蓄積電極上のセルプレート電極が除去されるため、セルプレート電極の抵抗が高くなってしまう。前述のように、蓄積電極２３の上面が、絶縁層２１の上面とほぼ面一になっているからである。

従って、プレート電極を形成する際には、導電層３５ａ上にフォトレジスト等により加工用のマスクを形成する必要がある。

上記の構造においても、蓄積電極を形成する際にはマスクが不要である。従って、製造工程が簡略化される。

図１１Ｂに示す構造では、蓄積電極内に内側保護膜が形成される開口部が存在しない。蓄積電極用の導電膜を厚めに堆積することにより、中実の蓄積電極が形成される。いわゆる台座（Ｐｅｄｅｓｔａｌ）構造の蓄積電極である。

この構造においても、蓄積電極間の絶縁層２１をエッチングする際に周辺回路領域ＰＣ上の絶縁層２１を覆うマスクは不要である。蓄積電極２３の表面は、絶縁層２１の表面に対して窪んでいる。従って、プレート電極形成工程においても、ＣＭＰ法等を用いることができ、マスク形成工程が不要となる。

図１２Ｃに示す構造は、絶縁層２１のエッチング時において、絶縁層２１上にアモルファスシリコン膜２２を残している。このアモルファスシリコン膜２２は、開口２１を形成するための反応性イオンエッチングを行う際における、いわゆるハードマスクとして働く。アモルファスシリコン膜２を残しておくことにより、絶縁膜２１が上面から目減りするのを緩和する機能もある。

尚、蓄積電極２３を窪ませる際には、アモルファスシリコン膜２２と絶縁膜との界面の高さよりも深くまで窪ませる必要がある。絶縁層２１の側面を露出させ、絶縁層２１の除去のためのウェットエッチング時に絶縁層２１と蓄積電極２３の界面に早くエッチング液がしみ込むようにするためである。

上記のアモルファスシリコン膜２２は最終的には除去する。アモルファスシリコン膜２２に代えて、Ａｌ₂Ｏ₃やＳｉ₃Ｎ₄などの絶縁材料を残すこともできる。

絶縁層２１をフッ酸系のエッチング液でエッチングした際にアモルファスシリコン膜２２はエッチングされずに残る。アモルファスシリコン膜２２は、通常薄く形成するため、強度的にはもろい。アモルファスシリコン膜２２の強度を保つため、上述の菱形状に残る絶縁層をその支柱として機能させることもできる。

図１２Ｄに示す構造は、プラグの形成工程を省略した構造である。蓄積電極用の開口と、その下の接続用の開口とが一体に形成され、蓄積電極用導電材料により蓄積電極部分とプラグに相当する部分とが一体になって形成される。

次に本発明の第２の実施の形態による半導体装置の製造方法について説明する。

第２の実施の形態による半導体装置の製造方法は、絶縁層と蓄積電極との界面近傍の絶縁層のエッチング速度を速くするための第２の手段、すなわち、以下の方法を採用している。

蓄積電極として例えばＲｕやＲｕＯ₂の他、Ｐｔ、Ｗ、ＷＮ、ＴｉＮ、ＳＲＯ、Ｉｒ、ＩｒＯｘ絶縁層の開口内に形成した後、３５０℃から８００℃の間の温度で熱処理を行う。

蓄積電極を構成する材料又はその一部であるＲｕが蓄積電極と絶縁層との界面付近の絶縁層中に拡散する。Ｒｕが絶縁層中に拡散すると、フッ酸系のエッチング液でエッチングした際の絶縁層のエッチング速度が増す。蓄積電極と絶縁層との界面付近の絶縁層が速やかにエッチングされる。この現象を利用することにより、周辺回路領域上の絶縁層に対して、蓄積電極間に存在する絶縁層をほぼ選択的に除去することができる。その他の工程については、第１の実施の形態による半導体装置の製造方法と同様の方法が用いられる。

尚、蓄積電極用の導電材料として不純物がドーピングされた多結晶シリコンを用いることもできる。その場合には、熱処理を行うことによって多結晶シリコン内の不純物、例えば燐やヒ素、ボロン等が絶縁層中に拡散する。不純物が拡散すると、絶縁層のエッチング速度は増す。蓄積電極と絶縁層との界面の密着性が良くない場合と同様に、周辺回路領域上の絶縁層に対して蓄積電極間に存在する絶縁層をほぼ選択的に除去することができる。

次に、本発明の第３の実施の形態による半導体装置の製造方法について説明する。

第３の実施の形態による半導体装置の製造方法は、絶縁層と蓄積電極との界面近傍の絶縁層のエッチング速度を速くするため、前述の第３の手段を採用している。

すなわち、絶縁層上に蓄積電極を形成する材料を堆積する前に、ウェットエッチングによるエッチング速度の速い分離膜を薄く形成しておく。絶縁層の表面に堆積した蓄積電極材料をＣＭＰ法などにより取り除く際に、分離膜の端面が露出する。蓄積電極形成後、分離膜を選択的に又は非常に速くエッチングするエッチング方法を用いることにより、分離膜を除去する。分離膜が除去された蓄積電極と絶縁層との界面にスリットが形成される。続いて絶縁層のエッチングが行われる。絶縁層をエッチングするためのエッチング液がスリット内にしみ込み、絶縁層がエッチングされる。分離膜のエッチングと絶縁層のエッチングとは、同じエッチングでも別のエッチングでも良い。

以下に具体的な工程について図１３から図１５までを参照して説明する。

図１３Ａに示すように、絶縁層２１に開口ＡＰ２を形成する際に、厚い絶縁膜２１の下部に形成されている窒化膜２０をエッチングストッパーとして用いる。窒化膜２０の表面でエッチングを停止させる。窒化膜２０内に開口を形成しない。

尚、窒化膜に開口を形成しても良いが、この段階では開口を形成しない方が、後に蓄積電極の転倒を防止できるので有利である。

次に、所定のエッチング液でエッチングした場合に、絶縁層２１と比較してそのエッチングレートの速い材料により形成される分離膜６１を、開口ＡＰ２の内壁を含む基板表面上にＣＶＤ法或いはスパッタ法を用いて堆積する。分離膜６１として、例えばＴｉを用いる。Ｔｉからなる分離膜６１は、開口ＡＰ２の内壁における膜厚が、例えば５ｎｍ程度となるように成膜する。

尚、分離膜６１用材料としては、蓄積電極と反応せず、異方性エッチングが容易でＨＦ以外のエッチング液で容易にエッチングできる材料が望ましい。

図１３Ｂに示すように、異方性エッチングを用いて、Ｔｉからなる分離膜６１をエッチングする。

異方性エッチングの条件としては以下の条件を用いることができる。

例えば。多結晶シリコンに対してはＣＦ₄とＯ₂との混合ガスが用いられる。Ｗに対しては、ＳＦ₆が用いられる。Ａｌ、ＴｉＮ、Ｔｉ、Ａｌ₂Ｏ₃に対しては、ＳｉＣｌ₄が用いられる。Ｃや有機膜に対してはＯ₂が用いられる。Ｓｉ３Ｎ４に対しては、ＣＦ₄とＯ₂との混合ガスが用いられる。

尚、Ｃや有機膜としては、特別に準備したものを用いなくても、開口ＡＰ２を異方性エッチングにより形成した際に、開口内壁に堆積される被膜（内壁を保護し垂直エッチングを可能にする）を除去せずにそのまま用いても良い。また膜と表現できないようなもの、例えば薬品により処理した場合に付着した付着物でも良い。

異方性エッチングを行うことにより、Ｔｉ分離膜６１のうち、開口ＡＰ２の内壁に堆積された分離膜６１のみが残る。

更に、開口ＡＰ２底部に残る窒化膜２０をエッチングにより除去する。コンタクトプラグ（セルトランジスタのソース又はドレインに接続される）１７表面に達する開口を形成する。

図１４Ｃに示すように、蓄積電極用の導電材料２３ａを形成する。導電材料２３ａとしては、例えば、Ｒｕが用いられる。Ｒｕを、例えばＣＶＤ法を用いて２０ｎｍ程度堆積する。

開口部ＡＰ２内に形成される窪みを、例えばレジスト又はＳＯＧ等（２４）で埋める。図１４Ｄに示すように、導電材料２３ａであるＲｕをエッチングし、酸化膜２１の表面を露出させる。

次に、ボイルド塩酸やボイルド硫酸、硫酸に過酸化水素を混合した液などのエッチング液を用いて基板全面をエッチングする。分離膜２１の材料に応じて次のウェットエッチングを用いることもできる。

例えば、Ｗに対してボイルド硫酸が、多結晶シリコンに対しては希釈したＨＦとＨＮＯ₃との混合液が、ＴｉＮに対しては過酸化水素と硫酸との混合液が、Ａｌに対してはＨＣｌが、Ａｌ₂Ｏ₃に対しては、ボイルド硫酸が用いられる。

図１５Ｅに示すように、開口内壁に形成されている導電材料２３ａ（例えば、Ｔｉ）がエッチングされ、基板表面から下部の窒化膜２０に至る空洞（スリット）６３が、蓄積電極２４と隣接する絶縁膜２１との界面に形成される。

図１５Ｆに示すように、フッ酸系エッチャントのエッチング処理を行う。フッ酸系のエッチング液は、スリット６３内に浸透し深部に至る。絶縁層２１の等方的なエッチングが行われる。蓄積電極２３間の絶縁層２１が除去される。上記第１又は第２の実施の形態による製造方法と同様に、周辺回路領域上の絶縁層を保護するマスクを必要としない。

尚、分離膜除去工程において用いられるエッチング液としては、フッ酸を含まないエッチング液を用いるのが好ましい。フッ酸系のエッチング液を用いると、周辺の絶縁膜２１もエッチングされてしまうからである。

尚、同じＨＦを用いた場合でも、ＨＦに対するエッチング速度が、分離膜６１のエッチング速度が絶縁膜２１のエッチング速度に対して十分に速ければ十分使用可能である。

スリット６３は、窒化膜２０と蓄積電極２３との界面には形成されない。水平方向に隣接する蓄積電極２３間に窒化膜２０からなるスペーサが介在しているため、蓄積電極２３の転倒の可能性が低減する。

尚、窒化膜２０を貫通する開口を形成した後にＴｉの分離膜６１を形成すると、Ｔｉの分離膜６１が窒化膜２０の側壁にも形成される。窒化膜２０の側壁と蓄積電極２３の外側壁との間にもスリットが形成されるため、蓄積電極が倒れ易くなる。

上記の半導体装置の製造方法によれば、ＣＶＤ法により形成されたＲｕの成膜条件を、上記第１の実施の形態による半導体装置の製造方法とは変えることが好ましい。

上記第１の実施の形態によるＤＲＡＭの製造方法においては、Ｒｕと酸化膜との界面の密着性を適度に制御して（密着性をある程度弱めて）、フッ酸系のエッチング液でエッチングを行った場合に、エッチング液が速やかに界面にしみ込むようにするのが好ましい。

これに対して本実施の形態による半導体装置の製造方法によれば、Ｒｕと絶縁層との界面の密着性を強めて、フッ酸系のエッチング液でエッチングを行った場合でも、そのエッチング液がＲｕと絶縁膜との界面にしみ込みにくいようにするのが好ましい。そのための手段として、例えば、Ｒｕ成膜工程のうち初期の段階において、雰囲気中に酸素をわずかに添加してＲｕＯを薄く成膜する。次いで酸素の供給を停止してＲｕを形成する方法がある。

上記の方法を用いると、絶縁層（シリコン酸化膜等）とＲｕＯ膜との密着性は良好であるため、フッ酸系のエッチング液でエッチングを行った場合でも、エッチング液が界面にしみ込みにくい。

次に、本発明の第４の実施の形態による半導体装置及びその製造方法について図面を参照して説明する。

本実施の形態による半導体装置の製造方法も、蓄積電極と隣接する絶縁膜との界面のエッチングレートが速い現象を利用したものである。

ところで、上記の現象は、蓄積電極２３の下部に形成され、エッチングによる除去は行わない絶縁膜（１６： 主に酸化膜）の表面において停止されるのが好ましい。絶縁膜１６の表面でエッチングが停止しないと、蓄積電極２３をその下部において支える絶縁膜１６がエッチングにより除去されて、蓄積電極２３の支持機構が失われ、デバイスの構造が破壊される恐れがある。蓄積電極２３の絶縁性が失われる等、正常なデバイス特性を維持できなくなる可能性がある。

本実施の形態による半導体装置の製造方法は、上記の点を考慮し、次に説明するような構造及びプロセスを採る。

図１６に示すように、蓄積電極２３の下部に、蓄積電極２３との密着性が良く、蓄積電極と隣接する絶縁層との間の界面をエッチングする場合にエッチング速度が非常に遅い材料により形成された絶縁性の密着層２０を形成する。密着層２０は、例えばシリコン窒化膜により形成される。この密着層２０は、蓄積電極２３と隣接する絶縁層２１との間の界面をエッチングする際に、下部構造まではエッチングされないようにするエッチングストッパ層の機能を兼ねる。

蓄積電極形成用の開口部ＡＰ２内において、上記の密着層２０内を貫通する開口が形成される。その後に、蓄積電極用の導電性材料を堆積する。

蓄積電極２３の外側壁と密着層２０の内側壁とが接触している。この密着層２０と蓄積電極２３との界面では、フッ酸系のエッチング液によるエッチングの際におけるエッチングレートが速くなる現象は起きない。フッ酸系のエッチング液によるエッチングの際に形成されるスリットは、蓄積電極２３の外側壁と密着層２０の内側壁とが接触している部分には形成されない。

尚、スリットの形成を停止する機能が、密着層２０を形成するだけでは不十分な場合には、エッチングストッパー層を兼ねる密着層の厚さを厚くすれば良い。

密着層２０の厚さとしては、蓄積電極２３の高さの半分程度にまで厚くすることが可能である（破線ＤＬ参照）。密着層２０の厚さを厚くすると、その厚さに相当する部分の蓄積電極外壁の面積分、蓄積電極２３に蓄積される電気容量の値は小さくなる。但し、この場合でも、内壁はほぼ全部の面積分を容量として使用することができる。

このような構造を作成した後は、上述の方法と同様の方法により蓄積電極２３を形成し、隣接する蓄積電極間の絶縁層２１を除去する。密着層兼エッチングストッパ層２０の厚さが十分に厚いので、蓄積電極２３の外側壁にスリットを形成するためのエッチング工程を行っても、スリットの形成は密着層の厚さ方向の途中において停止し、蓄積電極下部にまで到達するスリットが形成される可能性が少ない。

尚、密着層２０を複合膜としても良い。たとえば、窒化膜／酸化膜、窒化膜／酸化膜／窒化膜の２層、３層構造としても良い。複合膜であっても、表面側の層の少なくとも一層が蓄積電極２３との密着性が良く、耐ＨＦ性があり、界面でのＨＦのしみ込みを防止できるものであれば、全体として上記の構造と同じように、密着層としての機能を持たせたり、エッチングストッパ膜と兼用させたりすることができる。

次に本発明の第４の実施の形態による半導体装置及びその製造方法の変形例について説明する。

本変形例においては、密着層２０の窒化膜の代わりに、タンタルの酸化膜（例えば、Ｔａ₂Ｏ₅やＴａ₂Ｏ₆を含む）、ＢＳＴ（Ｂａｒｉｕｍ Ｓｔｒｏｎｔｉｕｍ Ｔａｎｔａｌａｔｅ）又はＳＴ（Ｓｔｒｏｎｔｉｕｍ Ｔａｎｔａｌａｔｅ）、アルミナ（Ａｌ₂Ｏ₃）等の材料により形成された絶縁膜が密着膜として用いられる。３層構造における窒化膜１層を上記の膜に置換することができる。

これらの材料は、フッ酸系のエッチング液によってはほとんどエッチングされない。加えて、蓄積電極を形成する材料、例えばＲｕとの密着性が良好である。

従って、蓄積電極の外側壁にスリットを形成するためのフッ酸系のエッチング液を用いたエッチング工程を行っても、スリットの形成は密着層の厚さ方向の途中において停止し、蓄積電極下部にまで到達するスリットが形成される可能性が少ない。

次に本発明の第５の実施の形態による半導体装置及びその製造方法について説明する。

図１７は、第５の実施の形態による半導体装置及びその製造方法について説明するための断面図である。

図１７に示す構造において、蓄積電極２３の下部に形成されているプラグ１７の周辺を覆う材料１６のうちの表層１６ｂは、フッ酸系のエッチングに対して耐エッチング性があり、プラグ１７用の材料との密着性が良好な材料である。材料１６として、例えば、窒化膜或いは窒化膜／酸化膜／窒化膜の３層構造からなる積層構造を有する絶縁層を用いることができる。

図１８および図１９に、上記の図１７に示す構造を形成するための工程を示す。

第１の層間絶縁膜の表層１６ａ上にシリコン酸化膜１６ｃを形成する。シリコン酸化膜１６ｃ内に第１の層間絶縁膜１１までは到達しない溝を形成するとともに、下部構造へのコンタクト用開口を形成する。溝内に例えばＷ配線を埋め込む。その後、絶縁層１６ａ例えば窒化シリコン膜を用い、Ｗ配線上を覆う。可能であれば、基板表面を平坦化する。平坦化工程は任意の工程である。

次いで、ＣＶＤ法を用いて窒化膜１６ｂを形成する。厚さは、例えば５０ｎｍ〜２００ｎｍである。

図１８Ｂに示すように、フォトレジストパターンをマスクとして、窒化膜１６ｂ、窒化膜１６ａ、酸化膜１６ｃを貫通する開口ＡＰ３を形成する。開口ＡＰ３は、メモリセルトランジスタのソース／ドレインに至る。開口ＡＰ３を形成するためには、ＤＲＡＭの製造工程において通常用いられているＳＡＣプロセスを用いても良い。要するに、ソース／ドレインに電気的に接続する開口が形成されれば良い。

プラグ１７とは別の材料、例えばドープした多結晶シリコン又はＴｉＮなどの別プラグ１２を介してトランジスタのソース／ドレインに接続されていても良い。

尚、ＳＡＣ構造とは、ビットラインＢＬの上面と側面が窒化膜により覆われており、窒化膜が、絶縁層１６除去のためのエッチング条件においてはほとんどエッチングされないことを利用して、ビット線ＢＬ間において位置合わせ余裕を考慮することなしに自己整合的にコンタクト開口ＡＰ３が形成される構造である。

図１８Ｃに示すように、基板面上に、フッ酸系のエッチング液に対して耐エッチング性のある導電材料、例えばＷ又はＴｉＮ或いはＰｔ、ＴｉＮ、ＷＮ、ＲｕＯ、Ｒｕ、ドープした多結晶シリコン、Ｗ／ＴｉＮ／Ｔｉ等からなる複合膜の耐エッチング導電材料を堆積する。開口ＡＰ３内は、Ｗ又はＴｉＮ、Ｗ／ＴｉＮ／Ｔｉの複合膜等の導電材料によって充填される。

開口ＡＰ３内に充填されるプラグ用の電極材料としては、例えば蓄積電極２３にＲｕを用いる場合、Ｒｕとは異なる材料が使用される。蓄積電極と酸化膜との界面とは異なり、プラグ用の電極材料は、絶縁層との密着性が良く、界面におけるエッチング速度が速くなりすぎないようにするのが好ましい。

次いで、ＣＭＰ法又はエッチバック法等を用いて、窒化膜１６ｂ上のプラグ用電極材料を除去する。ＷやＴｉＮ、（ドープトポリシリコン）、Ｗ／ＴｉＮ／Ｔｉ、ＷＮ、ＲｕＯ、Ｒｕ等の導電材料により開口内が充填されたプラグ構造が形成される。プラグ１７は、上記の多結晶シリコンからなる別プラグ１２の上に形成される。

図１９Ｄに示すように、基板表面に窒化膜２０を形成し、その上に厚い酸化膜２１を形成する。窒化膜２０の形成は省略することもできる。厚い酸化膜２１と窒化膜２０を貫通しプラグ１７の表面に至る蓄積電極用開口部ＡＰ４を形成する。

図１９Ｅに示すように、蓄積電極用の材料として、ＣＶＤ法によりＲｕ膜を形成する。蓄積電極２３を形成する工程は、これまでに説明した工程と同様である。

蓄積電極２３とその周辺に形成されている絶縁膜２１との界面に形成されるスリットは、下部構造にまで達しない。プラグ１７とその周辺に形成される窒化膜１６ｂとの密着性は良い。加えて、プラグ１７を形成するプラグ材料及び窒化膜１６ｂのフッ酸系のエッチング液によるエッチング速度は非常に遅い。従って、窒化膜１６ｂとプラグ１７との界面にフッ酸系のエッチング液がしみ込み、界面にスリットが形成される可能性が少ない。スリットの形成は、この下部構造（窒化膜１６ｂとプラグ１７）によってくい止められる。スリットが更に下部の構造にまで延びるのを防止する。

尚、本明細書においては、プラグの上に電極を形成した構造を総称して電極と称する場合がある。

次に、本発明の第６の実施の形態による半導体装置及びその製造方法について説明する。

図２０Ａは、第６の実施の形態による半導体装置及びその製造方法について説明するための断面図である。図２０Ａに示す構造は、図１６および図１７に示す構造においてエッチングストッパー兼スリット防止膜を３層構造で形成したものである。３層構造は、例えば窒化シリコン膜／酸化シリコン膜／窒化シリコン膜である。酸化シリコン膜の代わりに、Ｔａ₂Ｏ₅膜又はアルミナ膜、ＢＳＴ、ＳＴＯなどを用いることもできる。

図２０Ａに対応するプロセスを図２１、図２２に示す。

３層構造のうち上下２層は、フッ酸系のエッチング液に対して耐エッチング性のある絶縁膜で形成される。３層構造のうちの中間に形成される膜は、あるエッチング条件下では、等方性のエッチングが可能な絶縁膜である。

図２０Ａに示す構造の場合には、図１６、図１７の厚い酸化膜２１下部の窒化膜２０の代わりに、上述した３層構造の膜が用いられる。以下に製造方法を示す。

図２１Ａに示すように、ビット線ＢＬ上に窒化膜１６ａと酸化膜１６ｂとを形成する。酸化膜の形成は省略しても良い。

図２１Ｂに示すように、プラグ形成用の開口ＡＰ５を形成する。開口は、上記窒化膜１６ａ及び酸化膜１６ｂを貫通し、別ブラグ１２の表面にまで到達する。

図２１Ｃに示すように、開口ＡＰ５内に上述の工程と同様の工程により、プラグ材を充填し、プラグ１７を形成する。

図２２Ｄに示すように、３層構造２０と絶縁層２１とを基板上に形成する。蓄積電極用の開口部ＡＰ６を、まず３層構造２０のうち最上部の窒化膜２０ａ表面に至るまで形成する。その後、最上部の窒化膜２０ａをエッチングし、次いでフッ酸系のエッチング液を用いて中間の膜２０ｂを横方向にサイドエッチングし、横方向に延びるスリットＨＳを形成する。この際、最下部窒化膜２０ｃはエッチングされていない。

次に下部の窒化膜２０ｃをエッチングにより除去する。下部プラグの表面に到達する蓄積電極用の開口部が形成される。

図２２Ｅに示すように、これまでに説明した工程と同様の工程を用いて、蓄積電極を形成する。図２２Ｅには蓄積電極２３の上面図も合わせて示している。

例えば、ＣＶＤ法により形成されたＲｕ膜又はＣＶＤ法を用いて形成されたＷＮ膜を用いて蓄積電極を形成する。Ｒｕ又はＷＮにより形成されたＣＶＤ膜は、ステップカバレッジが非常に良い。横方向に延びるスリットＨＳの内部にも電極材料が侵入する。

上面図に示すように、蓄積電極２３の下部外側壁から突出する環状の突出部２３ｂが形成される。

蓄積電極の突出部と３層構造の上下に存在する窒化膜とが接触することにより、その下部に存在する酸化膜領域までの距離が実質的に長くなる。フッ酸系のエッチング液が下部領域まで侵入するのを防止できる。

加えて、突出部が横方向スリット内に挿入されているため抜けにくい。蓄積電極が強固に支持されるため、蓄積電極の転倒が防止できる。

次に、本発明の第７の実施の形態による半導体装置及びその製造方法について説明する。

上記第６の実施の形態による半導体装置の製造方法における３層構造と同様の３層構造を、ビットラインＢＬ上に設けている。

図２０Ｂおよび図２３、図２４に半導体装置の製造方法を示す。

図２３Ａに示すように、絶縁層１６の最上層の絶縁層１６ｂは、３層構造（１６ｅ、１６ｆ、１６ｇ）により形成されている。

図２３Ｂに示すように、まず表層の窒化膜１６ｅをエッチングして開口部を設け、３層構造の中間層（酸化膜）１６ｆを露出する。

中間層（酸化膜）１６ｆを、フッ酸系のエッチング液によりエッチングし、横方向に延びるスリットＨＳを形成する。

この場合には、上記第６の実施の形態において説明した構造と異なり、周辺には蓄積電極２３周辺の絶縁膜２１の相当する酸化膜がない。絶縁層２１等がエッチングされる点を考慮しなくて済む。横方法のスリットＳＨの長さのみを考慮して必要量のエッチングを行えば良い。

次に、図２３Ｃに示すように、３層構造の最下層の窒化膜１６ｇをエッチングする。次いで、窒化膜１６ａ、酸化膜１６ｃを異方性エッチングして、別プラグ１２表面に達するコンタクト開口ＡＰ１１を形成する。

尚、窒化膜１６ａ、酸化膜１６ｃを異方性エッチングしたのは、等方性のエッチングを行うと、中間層の酸化膜１６ｆが余計に再度エッチングされ、横方向スリットＳＨの長さを制御することが難しくなるからである。

図２３Ｄに示すように、コンタクト開口ＡＰ１１内をプラグ材として用いる導電性材料により埋める。この導電性材料は、横方向のスリットＨＳの内部にも入る。プラグ１７の外側壁から突出する突出部１７ａが形成される。プラグ１７とその周辺の窒化膜１６ｅ、１６ｇとの接触面積が増え、またフッ酸系のエッチング液の浸入ルートとなる距離が長くなる。フッ酸系のエッチング液の浸入を防止することができる。

その後の蓄積電極の形成工程を、図２４Ｅ及び図２４Ｆに示す。基板表面上に、窒化シリコン膜２０と酸化シリコン膜２１とを形成する。窒化シリコン膜２０は省略されていても良い。窒化シリコン膜２０と酸化シリコン膜２１にコンタクト孔ＡＰ１２を形成する。

その上に、蓄積電極用の導電材料、例えばＲｕを形成する。

図２４Ｆに示すように、酸化シリコン膜２１上のＲｕを除去し、内側保護膜をＳＯＧ等で形成する。

ＲｕとＳＯＧとをエッチングして、酸化シリコン膜２１表面上から窪ませる。

その後に、蓄積電極２３間に形成されている酸化膜２１を選択的にエッチングする。

その後のキャパシタ用誘電膜及びセルプレート電極の形成は、前述の方法、例えば第１の実施の形態において説明した方法と同様の方法で行う。

この実施の形態による半導体装置及びその製造方法によれば、蓄積電極とその下部の別プラグとを接続するプラグに、その外側壁から突出する突出部が形成されている。この突出部は、上下を窒化膜により挟まれた３層構造の中間に形成されている横方向スリット内に挿入されている。

従って、フッ酸系のエッチング液が下部領域まで侵入するのを防止できる。

加えて、突出部が横方向スリット内に挿入されているため抜けにくい。蓄積電極が強固に支持されるため、蓄積電極の転倒が防止できる。

尚、横方向スリットＨＳは、３層構造の上層膜１６ｅをエッチングした後に行うように説明したが、３層分（１６ｅ、１６ｆ、１６ｇ）の全てをエッチングして開口を形成した後に、スリット形成のためのエッチングを行っても良い。

但し、この場合には、フッ酸系のエッチング液によるエッチングが下層にも至ることを考慮してサイズを決める必要がある。この観点からは、前者の方が望ましい。

尚、上記の実施の形態においては、主として蓄積電極の形状がシリンダ形状の場合について説明したが、蓄積電極の形状はピラー形状でも良く、他の形状、例えば、シリンダ型、ピラー型の表面を波打たせて、表面積を大きくしたような蓄積電極構造にも適用できる。

尚、本願明細書に記載されている発明に関して、特許請求の範囲に記載した発明と併せて、以下に付記する発明についても抽出可能である。

付記１（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に第１シリコン窒化膜とシリコン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形成する工程と、（ｃ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、（ｄ）前記第３絶縁膜内に前記第２絶縁膜の前記第１シリコン窒化膜表面に達する第１コンタクト孔を形成する工程と、（ｅ）前記第１シリコン窒化膜内に前記第１コンタクト孔に対応する第２コンタクト孔を形成する工程と、（ｆ）前記シリコン酸化膜をオーバーエッチングして前記半導体基板と平行な方向に延びる収容部を形成する工程と、（ｇ）前記第２シリコン窒化膜を除去する工程と、（ｈ）前記第１絶縁膜内に前記第１及び第２コンタクト孔に対応する第３コンタクト孔を形成する工程と、（ｉ）前記第１、第２及び第３のコンタクト孔内に電極材料を充填するとともに前記収容部内に収容される突出部を形成する工程とを含む半導体装置の製造方法。

付記２（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に第１シリコン窒化膜とシリコン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形成する工程と、（ｃ）前記第１シリコン窒化膜内に第１コンタクト孔を形成する工程と、（ｄ）前記シリコン酸化膜をオーバーエッチングして前記半導体基板と平行な方向に延びる収容部を形成する工程と、（ｅ）前記第２シリコン窒化膜を除去する工程と、（ｆ）前記第１絶縁膜内に前記第１コンタクト孔に対応する第２コンタクト孔を形成する工程と、（ｇ）前記第１及び第２コンタクト孔内に充填されるとともに、前記収容部内に収容されるプラグ電極を形成する工程と、（ｈ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、（ｉ）前記第３絶縁膜内に前記プラグ電極に達する第３コンタクト孔を形成する工程と、（ｊ）前記第３のコンタクト孔内に電極を形成する工程とを含む半導体装置の製造方法。

付記３（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜内に第１コンタクト孔を形成する工程と、（ｃ）前記第１コンタクト孔内にプラグ電極を形成する工程と、（ｄ）前記第１絶縁膜上に第１シリコン窒化膜とシリコン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、（ｆ）前記第３絶縁膜内に第２コンタクト孔を形成する工程と、（ｇ）前記第２コンタクト孔に対応する領域の前記第１シリコン窒化膜内に第３コンタクト孔を形成する工程と、（ｈ）前記シリコン酸化膜をオーバーエッチングして前記半導体基板と平行な方向に延びる収容部を形成する工程と、（ｉ）前記第２シリコン窒化膜を除去する工程と、（ｊ）前第２及び内に充填されるとともに、前記収容部内に収容される上部電極を形成する工程とを含む半導体装置の製造方法。

ＭＣ メモリセル領域
ＰＣ 周辺回路領域
ＡＲ 活性領域
ＷＬ ワード線
ＢＬ ビット線
ＡＰ 開口部
ＨＳ 横方向スリット
１ 半導体基板
２ 素子間分離用酸化シリコン膜
３ ゲート酸化膜
４ ゲート電極
５ 窒化シリコン層
６ ソース／ドレイン領域
７ サイドスペーサ
１１、１６ 絶縁層
１２ 多結晶シリコン（別プラグ）
１６ 絶縁膜
１７ 導電プラグ（接続プラグ）
２０ 窒化シリコン膜
２１ 絶縁層
２３ 蓄積電極
２３ｂ 突出部
２４ 内側保護膜
３１ キャパシタ用絶縁層
３５ セルプレート電極
３５ａ 導電層
４１ 絶縁膜
４３、４５ コンタクト開口部
５７、６０ 絶縁層領域
６１ 分離膜

Claims (7)

1. （ａ）第１領域とその周囲の第２領域を含む半導体基板上に第１絶縁膜を形成する工程と、
   （ｂ）前記第１領域の前記第１絶縁膜内に前記半導体基板に達する複数の第１コンタクト孔を形成し、第１コンタクト孔内に導電性プラグを形成する工程と、
   （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
   （ｄ）前記第１領域の前記第２絶縁膜内に前記導電性プラグに達する開口を形成する工程と、
   （ｅ）前記開口内に蓄積容量用の材料膜を堆積し、不要部を除去して、前記基板と電気的に接続された蓄積電極を形成する工程と、
   （ｆ）まず、前記蓄積電極の外側側壁に沿って、スリットを形成するエッチングを行ない、次いで残留する前記第２絶縁膜を基板表面と平行方向にもエッチングし、平面視上前記第２絶縁膜の側壁の外周が前記蓄積電極の側壁外周から一定距離離れた形状を形成する工程と、
   （ｇ）前記電極の露出した表面を覆う誘電体膜を形成する工程と、
   （ｈ）前記誘電体膜上に対向電極を形成する工程と、
   を含む半導体装置の製造方法。
2. 前記工程（ｆ）が、まず、前記蓄積電極の外側側壁と前記第２絶縁膜との界面に沿って、前記第２絶縁膜をエッチングしてスリットを形成する請求項１に記載の半導体装置の製造方法。
3. 前記工程（ｆ）が、前記第１領域において、側壁の外周が平面視上前記蓄積電極の側壁外周から一定距離離れた形状を有する前記第２絶縁膜の残留部分を残す請求項１または２に記載の半導体装置の製造方法。
4. （ｘ）前記工程（ａ）の前に、前記半導体基板の前記第１領域に、ゲート及びソース／ドレインを含む半導体メモリ用スイッチング素子を形成する工程をさらに含む請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記工程（ｂ）が、前記ソース又はドレインと接続する導電性プラグを形成し、
   前記工程（ｅ）が、前記導電性プラグと接続された蓄積電極を形成する、
   請求項４に記載の半導体装置の製造方法。
6. 前記工程（ｅ）が、蓄積容量用の材料膜上部をエッチングすることにより、前記蓄積電極の頂面を前記第２絶縁膜の表面から所定の深さだけ低い位置に形成し、
   前記工程（ｈ）が、
   （ｈ−１）前記誘電体膜上に前記対向電極用導電領域を形成する工程と、
   （ｈ−２）前記第２絶縁膜の表面上方に形成されている前記対向電極用導電領域を選択的に除去する工程と
   を含む、
   請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記工程（ｅ）の前に、
   （ｘ）前記第２絶縁膜と異なるエッチング特性を有する分離膜を前記開口の内壁に形成する工程と、
   （ｙ）前記第２絶縁膜の上面上及び前記開口の底面上に形成されている前記分離膜を除去し、前記開口の側壁上に前記分離膜を残す工程と
   を含み、
   前記工程（ｆ）が、まず前記分離膜をエッチングする請求項１に記載の半導体装置の製造方法。

Images