JPH06196650A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06196650A JPH06196650A JP4345781A JP34578192A JPH06196650A JP H06196650 A JPH06196650 A JP H06196650A JP 4345781 A JP4345781 A JP 4345781A JP 34578192 A JP34578192 A JP 34578192A JP H06196650 A JPH06196650 A JP H06196650A
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- Japan
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- capacitor electrode
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Abstract
(57)【要約】
【目的】 キャパシタ容量の大きな半導体装置を提供す
る。 【構成】 シリコン基板１１上にシリコン酸化膜１２
ａ，１２ｂ，１２ｃとＢＰＳＧ膜１３ａ，１３ｂ，１３
ｃを交互に堆積させた後、コンタクト孔を開口させ、熱
処理を施して、ＢＰＳＧ膜１３ａ，１３ｂ，１３ｃを溶
かし、コンタクト孔内周面より後退させて凹凸を形成す
る。このようなコンタクト孔内面に沿ってキャパシタ１
９を形成することに大容量化を達成する。
る。 【構成】 シリコン基板１１上にシリコン酸化膜１２
ａ，１２ｂ，１２ｃとＢＰＳＧ膜１３ａ，１３ｂ，１３
ｃを交互に堆積させた後、コンタクト孔を開口させ、熱
処理を施して、ＢＰＳＧ膜１３ａ，１３ｂ，１３ｃを溶
かし、コンタクト孔内周面より後退させて凹凸を形成す
る。このようなコンタクト孔内面に沿ってキャパシタ１
９を形成することに大容量化を達成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特にスタックキャパシタを備えた半導
体メモリなどの製造の際に利用することができる。
製造方法に関し、特にスタックキャパシタを備えた半導
体メモリなどの製造の際に利用することができる。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
半導体メモリの高集積化は留まるところを知らず、ダイ
ナミックメモリにおいては、平面からはみだしたキャパ
シタは、溝掘り容量（トレンチキャパシタ）や、積上げ
容量（スタックキャパシタ）などの立体構造となってい
る。即ち、ダイナミックメモリでは、α線によるソフト
エラー率を一定以下に保証するために、容量を３０ｆＦ
以下にできない。従って、セルの面積はキャパシタが大
部分を占有してしまうので、これを立体構造にすること
で高密度化を図っている。
半導体メモリの高集積化は留まるところを知らず、ダイ
ナミックメモリにおいては、平面からはみだしたキャパ
シタは、溝掘り容量（トレンチキャパシタ）や、積上げ
容量（スタックキャパシタ）などの立体構造となってい
る。即ち、ダイナミックメモリでは、α線によるソフト
エラー率を一定以下に保証するために、容量を３０ｆＦ
以下にできない。従って、セルの面積はキャパシタが大
部分を占有してしまうので、これを立体構造にすること
で高密度化を図っている。
【０００３】図７は、従来のスタックキャパシタの断面
構造を示している。同図中１は不純物拡散層１ａが形成
されている半導体基板であって、この半導体基板１上に
絶縁膜２が形成されている。そして、この絶縁膜２にコ
ンタクト孔を開口した後、絶縁膜２をリフローさせ、こ
の上にポリシリコン膜３を堆積させた後、ポリシリコン
膜３をパターニングしている。次いで、ＳｉＯ2絶縁膜
４を形成し、その上にポリシリコン膜５を形成してキャ
パシタが作成されている。
構造を示している。同図中１は不純物拡散層１ａが形成
されている半導体基板であって、この半導体基板１上に
絶縁膜２が形成されている。そして、この絶縁膜２にコ
ンタクト孔を開口した後、絶縁膜２をリフローさせ、こ
の上にポリシリコン膜３を堆積させた後、ポリシリコン
膜３をパターニングしている。次いで、ＳｉＯ2絶縁膜
４を形成し、その上にポリシリコン膜５を形成してキャ
パシタが作成されている。
【０００４】しかしながら、このようなキャパシタにあ
っては、コンタクト孔の内壁と底面とがキャパシタの容
量に有効な面積となるが、絶縁膜２をリフローしてその
面積を広げても、あまりキャパシタ容量を大きくするこ
とができず、またリフローにより横方向の面積が大きく
なるため、高集積化に逆行するものであった。
っては、コンタクト孔の内壁と底面とがキャパシタの容
量に有効な面積となるが、絶縁膜２をリフローしてその
面積を広げても、あまりキャパシタ容量を大きくするこ
とができず、またリフローにより横方向の面積が大きく
なるため、高集積化に逆行するものであった。
【０００５】本発明は、このような従来の問題点に着目
して創案されたものであって、容量の大きなキャパシタ
を備える半導体装置の製造方法を提供することを目的と
する。
して創案されたものであって、容量の大きなキャパシタ
を備える半導体装置の製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本出願の請求項１記載の
発明は、基板上に形成された絶縁膜にコンタクト孔が形
成され、該コンタクト孔の内周壁に凹凸面が形成される
と共に、該コンタクト孔内面に沿ってキャパシタ電極
膜，キャパシタ誘電体膜，キャパシタ電極膜が順次形成
されていることを特徴とする半導体装置であって、この
構成により上記目的を達成したものである。
発明は、基板上に形成された絶縁膜にコンタクト孔が形
成され、該コンタクト孔の内周壁に凹凸面が形成される
と共に、該コンタクト孔内面に沿ってキャパシタ電極
膜，キャパシタ誘電体膜，キャパシタ電極膜が順次形成
されていることを特徴とする半導体装置であって、この
構成により上記目的を達成したものである。
【０００７】本出願の請求項２記載の発明は、基板上に
熱膨張係数の異なる絶縁膜を交互に堆積させて積層膜を
形成した後、該積層膜にコンタクト孔を開口させ、次に
熱処理を施して該コンタクト孔の内周壁に凹凸面を形成
し、その後該コンタクト孔内面に沿ってキャパシタ電極
膜，キャパシタ誘電体膜，キャパシタ電極膜を順次成膜
してキャパシタを形成することを特徴とする半導体装置
の製造方法であって、この構成により上記目的を達成し
たものである。
熱膨張係数の異なる絶縁膜を交互に堆積させて積層膜を
形成した後、該積層膜にコンタクト孔を開口させ、次に
熱処理を施して該コンタクト孔の内周壁に凹凸面を形成
し、その後該コンタクト孔内面に沿ってキャパシタ電極
膜，キャパシタ誘電体膜，キャパシタ電極膜を順次成膜
してキャパシタを形成することを特徴とする半導体装置
の製造方法であって、この構成により上記目的を達成し
たものである。
【０００８】本出願の請求項３記載の発明は、基板上に
ウェットエッチングのエッチングレートの異なる絶縁膜
を交互に堆積させて積層膜を形成した後、該積層膜にコ
ンタクト孔を開口させ、次に、ウェットエッチングを施
して該コンタクト孔周壁に凹凸面を形成し、その後該コ
ンタクト孔内面に沿ってキャパシタ電極膜，キャパシタ
誘電体膜，キャパシタ電極膜を順次成膜してキャパシタ
を形成することを特徴とする半導体装置の製造方法であ
って、この構成により上記目的を達成したものである。
ウェットエッチングのエッチングレートの異なる絶縁膜
を交互に堆積させて積層膜を形成した後、該積層膜にコ
ンタクト孔を開口させ、次に、ウェットエッチングを施
して該コンタクト孔周壁に凹凸面を形成し、その後該コ
ンタクト孔内面に沿ってキャパシタ電極膜，キャパシタ
誘電体膜，キャパシタ電極膜を順次成膜してキャパシタ
を形成することを特徴とする半導体装置の製造方法であ
って、この構成により上記目的を達成したものである。
【０００９】
【作用】本出願の請求項１記載の発明は、コンタクト孔
の内周壁が凹凸面となっているため、このコンタクト孔
内面に沿って順次形成されたキャパシタ電極膜，キャパ
シタ誘電体膜，キャパシタ電極膜が構成する容量の有効
面積は大きくなり、大容量のキャパシタが形成できる。
の内周壁が凹凸面となっているため、このコンタクト孔
内面に沿って順次形成されたキャパシタ電極膜，キャパ
シタ誘電体膜，キャパシタ電極膜が構成する容量の有効
面積は大きくなり、大容量のキャパシタが形成できる。
【００１０】本出願の請求項２記載の発明は、積層膜が
熱膨張係数の異なる絶縁膜を交互に堆積されてなるた
め、熱処理によりコンタクト孔の内周壁に凹凸面が形成
される、このとき、熱膨張係数の大きい方の絶縁膜は凸
部となり、それが小さい方の絶縁膜は凹部となる。この
ため、コンタクト孔内面に沿って形成される。キャパシ
タ電極膜，キャパシタ誘電体膜，キャパシタ電極膜の三
層で成る容量の有効面積は大きくなり、大容量のキャパ
シタを有する半導体装置が得られる。
熱膨張係数の異なる絶縁膜を交互に堆積されてなるた
め、熱処理によりコンタクト孔の内周壁に凹凸面が形成
される、このとき、熱膨張係数の大きい方の絶縁膜は凸
部となり、それが小さい方の絶縁膜は凹部となる。この
ため、コンタクト孔内面に沿って形成される。キャパシ
タ電極膜，キャパシタ誘電体膜，キャパシタ電極膜の三
層で成る容量の有効面積は大きくなり、大容量のキャパ
シタを有する半導体装置が得られる。
【００１１】本出願の請求項３記載の発明は、積層膜が
ウェットエッチングのエッチングレートが異なる絶縁膜
を交互に堆積させてなるため、ウェットエッチングを施
することにより、コンタクト孔の内周壁に凹凸面が形成
される。このとき、エッチングレートの大きい絶縁膜は
その小さい絶縁膜より、コンタクト孔の側方へ深くエッ
チングされるため凹部となり、このため、コンタクト孔
内面に沿って形成される、キャパシタ電極膜，キャパシ
タ誘電体膜，キャパシタ電極膜の三層で成る容量の有効
面積は大きくなり、大容量のキャパシタを有する半導体
装置が得られる。
ウェットエッチングのエッチングレートが異なる絶縁膜
を交互に堆積させてなるため、ウェットエッチングを施
することにより、コンタクト孔の内周壁に凹凸面が形成
される。このとき、エッチングレートの大きい絶縁膜は
その小さい絶縁膜より、コンタクト孔の側方へ深くエッ
チングされるため凹部となり、このため、コンタクト孔
内面に沿って形成される、キャパシタ電極膜，キャパシ
タ誘電体膜，キャパシタ電極膜の三層で成る容量の有効
面積は大きくなり、大容量のキャパシタを有する半導体
装置が得られる。
【００１２】
【実施例】以下、本発明に係る半導体装置及びその製造
方法を図面に示す実施例に基づいて説明する。
方法を図面に示す実施例に基づいて説明する。
【００１３】図１〜図６は、本実施例の製造工程を示す
断面図である。この実施例は、ＤＲＡＭ製造の際に容量
の大きいキャパシタを得る場合に、発明を適用したもの
である。
断面図である。この実施例は、ＤＲＡＭ製造の際に容量
の大きいキャパシタを得る場合に、発明を適用したもの
である。
【００１４】本実施例においては、図１に示すように、
不純物拡散層１１ａが形成されたシリコン基板１１上
に、例えば、ＣＶＤ法によりＴＥＯＳ（テトラエトキシ
シラン）を用いてシリコン酸化膜１２ａを堆積させ、続
いてＢＰＳＧ（ボロンリンシリコンガラス）膜１３ａを
堆積させる。この後、同図に示すように、シリコン酸化
膜とＢＰＳＧ膜を交互に堆積させる。図中１２ｂ，１２
ｃはシリコン酸化膜、１３ｂ，１３ｃはＢＰＳＧ膜を示
している。なお、最上層であるＢＰＳＧ膜１３ｃは、後
にリフローさせるため、比較的厚く成膜する。このよう
な積層膜は、例えばマルチチャンバプロセス装置を用い
て連続的に成膜することができる。各膜の成膜温度は、
ＴＥＯＳを用いたシリコン酸化膜で７４０℃前後、ＢＰ
ＳＧ膜で８００℃前後である。
不純物拡散層１１ａが形成されたシリコン基板１１上
に、例えば、ＣＶＤ法によりＴＥＯＳ（テトラエトキシ
シラン）を用いてシリコン酸化膜１２ａを堆積させ、続
いてＢＰＳＧ（ボロンリンシリコンガラス）膜１３ａを
堆積させる。この後、同図に示すように、シリコン酸化
膜とＢＰＳＧ膜を交互に堆積させる。図中１２ｂ，１２
ｃはシリコン酸化膜、１３ｂ，１３ｃはＢＰＳＧ膜を示
している。なお、最上層であるＢＰＳＧ膜１３ｃは、後
にリフローさせるため、比較的厚く成膜する。このよう
な積層膜は、例えばマルチチャンバプロセス装置を用い
て連続的に成膜することができる。各膜の成膜温度は、
ＴＥＯＳを用いたシリコン酸化膜で７４０℃前後、ＢＰ
ＳＧ膜で８００℃前後である。
【００１５】次に、ＢＰＳＧ膜１３ｃ上にレジスト１４
を塗布し、フォトリソグラフィー法により、不純物拡散
層１１ａ上の積層膜にコンタクト孔を開けるためのレジ
ストパターニングを行なう。その後、このレジスト１４
をエッチングマスクとして、シリコン酸化膜１２ａ，１
２ｂ，１２ｃとＢＰＳＧ膜１３ａ，１３ｂ，１３ｃでな
る積層膜を、例えば、反応性イオンエッチング（ＲＩ
Ｅ）などの異方性ドライエッチング法によりエッチング
してコンタクト孔１５を開口する（図２）。
を塗布し、フォトリソグラフィー法により、不純物拡散
層１１ａ上の積層膜にコンタクト孔を開けるためのレジ
ストパターニングを行なう。その後、このレジスト１４
をエッチングマスクとして、シリコン酸化膜１２ａ，１
２ｂ，１２ｃとＢＰＳＧ膜１３ａ，１３ｂ，１３ｃでな
る積層膜を、例えば、反応性イオンエッチング（ＲＩ
Ｅ）などの異方性ドライエッチング法によりエッチング
してコンタクト孔１５を開口する（図２）。
【００１６】その後、例えば窒素雰囲気中、９００℃の
温度で３０分間の熱処理を行なうと、ＢＰＳＧ膜１３
ａ，１３ｂ，１３ｃは溶けて図３に示すような形状とな
る。この際、シリコン酸化膜１２ａ，１２ｂ，１２ｃに
上下を挟まれたＢＰＳＧ膜１３ａ，１３ｂは、コンタク
ト孔１５の内周面から後退し凹部１５ａが形成される。
このようなコンタクト孔１５内周壁の凹凸をさらに増加
させるためには、例えば希沸酸のように、シリコン酸化
膜とＢＰＳＧ膜の溶解速度（ウェットエッチングのエッ
チングレート）の比が大きな薬液を用いた処理を行な
う。
温度で３０分間の熱処理を行なうと、ＢＰＳＧ膜１３
ａ，１３ｂ，１３ｃは溶けて図３に示すような形状とな
る。この際、シリコン酸化膜１２ａ，１２ｂ，１２ｃに
上下を挟まれたＢＰＳＧ膜１３ａ，１３ｂは、コンタク
ト孔１５の内周面から後退し凹部１５ａが形成される。
このようなコンタクト孔１５内周壁の凹凸をさらに増加
させるためには、例えば希沸酸のように、シリコン酸化
膜とＢＰＳＧ膜の溶解速度（ウェットエッチングのエッ
チングレート）の比が大きな薬液を用いた処理を行な
う。
【００１７】次に、図４に示すように、キャパシタ電極
としてのポリシリコン膜１６を、例えばＣＶＤ法により
形成し、通常のＤＲＡＭ製造プロセスで行なっているよ
うに、キャパシタ誘電体膜としてのＳｉＯ2膜をＣＶＤ
法にて形成し（図５）、その上に再度ポリシリコン膜１
８をキャパシタ電極として堆積させて、図６に示すよう
なキャパシタ１９が形成される。
としてのポリシリコン膜１６を、例えばＣＶＤ法により
形成し、通常のＤＲＡＭ製造プロセスで行なっているよ
うに、キャパシタ誘電体膜としてのＳｉＯ2膜をＣＶＤ
法にて形成し（図５）、その上に再度ポリシリコン膜１
８をキャパシタ電極として堆積させて、図６に示すよう
なキャパシタ１９が形成される。
【００１８】このようにして形成されたキャパシタ１９
は、従来のコンタクト孔部に形成されたキャパシタに比
べて、凹部表面の面積の総和分容量が大きくなり、ＤＲ
ＡＭの記憶電荷蓄積に用いた場合、より大きな記憶電荷
を蓄積させることが可能となる。
は、従来のコンタクト孔部に形成されたキャパシタに比
べて、凹部表面の面積の総和分容量が大きくなり、ＤＲ
ＡＭの記憶電荷蓄積に用いた場合、より大きな記憶電荷
を蓄積させることが可能となる。
【００１９】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、構成の要旨の範囲
で各種の変更が可能である。例えば、上記実施例におい
ては、積層膜をシリコン酸化膜１２ａ，１２ｂ，１２ｃ
とＢＰＳＧ膜１３ａ，１３ｂ，１３ｃを交互に堆積させ
て６層で構成したが、キャパシタの所望の容量に応じて
層の数は適宜変更可能である。
は、これに限定されるものではなく、構成の要旨の範囲
で各種の変更が可能である。例えば、上記実施例におい
ては、積層膜をシリコン酸化膜１２ａ，１２ｂ，１２ｃ
とＢＰＳＧ膜１３ａ，１３ｂ，１３ｃを交互に堆積させ
て６層で構成したが、キャパシタの所望の容量に応じて
層の数は適宜変更可能である。
【００２０】また、上記実施例においては、積層膜をシ
リコン酸化膜とＢＰＳＧ膜を交互に組み合わせたが、熱
膨張率の異なる他の絶縁膜どうしを組合せてもよく、ま
たは、ウェットエッチングのエッチングレートの異なる
絶縁膜どうしを組み合せる構成としてもよい。ところ
で、上記実施例においては、熱処理によってコンタクト
孔内周壁に凹凸面を形成した後、薬液によるウェットエ
ッチングを施して凹凸の度合いを大きくしたが、熱処理
とウェッチエッチングのうちどちらか一方のみを行って
もよい。
リコン酸化膜とＢＰＳＧ膜を交互に組み合わせたが、熱
膨張率の異なる他の絶縁膜どうしを組合せてもよく、ま
たは、ウェットエッチングのエッチングレートの異なる
絶縁膜どうしを組み合せる構成としてもよい。ところ
で、上記実施例においては、熱処理によってコンタクト
孔内周壁に凹凸面を形成した後、薬液によるウェットエ
ッチングを施して凹凸の度合いを大きくしたが、熱処理
とウェッチエッチングのうちどちらか一方のみを行って
もよい。
【００２１】さらに、上記実施例においては、キャパシ
タ１９を構成するキャパシタ電極膜としてポリシリコン
を用いたがこれに限定されるものではなく、また、キャ
パシタ誘電体膜もＳｉＯ2膜の他に、シリコン窒化膜，
シリコン酸化膜（ＯＮＯ構造）のＣＶＤ膜や、熱酸化膜
等を用いてもよい。
タ１９を構成するキャパシタ電極膜としてポリシリコン
を用いたがこれに限定されるものではなく、また、キャ
パシタ誘電体膜もＳｉＯ2膜の他に、シリコン窒化膜，
シリコン酸化膜（ＯＮＯ構造）のＣＶＤ膜や、熱酸化膜
等を用いてもよい。
【００２２】
【発明の効果】以上の説明から明らかなように、本出願
の請求項１〜３記載の発明によれば、キャパシタを基板
平面方向に広げることなく大容量化を達成する効果があ
る。また、特に、請求項２及び３記載の発明によれば、
積層膜が連続形成できることと、熱処理又はウェットエ
ッチングのみで容量の有効面積を大きくすることができ
るため、工程が簡便となる効果がある。
の請求項１〜３記載の発明によれば、キャパシタを基板
平面方向に広げることなく大容量化を達成する効果があ
る。また、特に、請求項２及び３記載の発明によれば、
積層膜が連続形成できることと、熱処理又はウェットエ
ッチングのみで容量の有効面積を大きくすることができ
るため、工程が簡便となる効果がある。
【図１】本発明の実施例の工程を示す断面図。
【図２】本発明の実施例の工程を示す断面図。
【図３】本発明の実施例の工程を示す断面図。
【図４】本発明の実施例の工程を示す断面図。
【図５】本発明の実施例の工程を示す断面図。
【図６】本発明の実施例の工程を示す断面図。
【図７】従来例の断面図。
１１…シリコン基板 １１ａ…不純物拡散層 １２ａ，１２ｂ，１２ｃ…シリコン酸化膜 １３ａ，１３ｂ，１３ｃ…ＢＰＳＧ膜 １５…コンタクト孔 １５ａ…凹部 １６，１８…ポリシリコン膜（キャパシタ電極膜） １７…ＳｉＯ2膜（キャパシタ誘電体膜）
Claims (3)
- 【請求項１】 基板上に形成された絶縁膜にコンタクト
孔が形成され、該コンタクト孔の内周壁に凹凸面が形成
されると共に、該コンタクト孔内面に沿ってキャパシタ
電極膜，キャパシタ誘電体膜，キャパシタ電極膜が順次
形成されていることを特徴とする半導体装置。 - 【請求項２】 基板上に熱膨張係数の異なる絶縁膜を交
互に堆積させて積層膜を形成した後、該積層膜にコンタ
クト孔を開口させ、次に熱処理を施して該コンタクト孔
の内周壁に凹凸面を形成し、その後該コンタクト孔内面
に沿ってキャパシタ電極膜，キャパシタ誘電体膜，キャ
パシタ電極膜を順次成膜してキャパシタを形成すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 基板上にウェットエッチングのエッチン
グレートの異なる絶縁膜を交互に堆積させて積層膜を形
成した後、該積層膜にコンタクト孔を開口させ、次に、
ウェットエッチングを施して該コンタクト孔周壁に凹凸
面を形成し、その後該コンタクト孔内面に沿ってキャパ
シタ電極膜，キャパシタ誘電体膜，キャパシタ電極膜を
順次成膜してキャパシタを形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4345781A JPH06196650A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4345781A JPH06196650A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196650A true JPH06196650A (ja) | 1994-07-15 |
Family
ID=18378935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4345781A Pending JPH06196650A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196650A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164825A (ja) * | 1998-06-09 | 2000-06-16 | Shijie Xianjin Integrated Circuit Co Ltd | 高密度ｄｒａｍキャパシター構造の製造方法 |
| JP2001291844A (ja) * | 2000-04-06 | 2001-10-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100745059B1 (ko) * | 2001-06-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 및 그 제조방법 |
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| JP2011082543A (ja) * | 2010-11-22 | 2011-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-12-25 JP JP4345781A patent/JPH06196650A/ja active Pending
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