JP2009260385A

JP2009260385A - 半導体装置およびその製造方法

Info

Publication number: JP2009260385A
Application number: JP2009180832A
Authority: JP
Inventors: Yoshinori Tanaka; 義典田中; Masahiro Shimizu; 雅裕清水; Hideaki Arima; 秀明有馬
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2009-08-03
Filing date: 2009-08-03
Publication date: 2009-11-05
Anticipated expiration: 2017-12-24
Also published as: JP5042285B2

Abstract

【課題】一定のキャパシタ容量を確保しつつ、高集積化が可能で、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法であって、以下の工程を含む。半導体基板１を準備する。シリコン窒化膜５８を形成する。シリコン窒化膜５８の上面に接する第１の絶縁膜８６を形成する。第１の絶縁膜の上面に接する第２の絶縁膜８５を形成する。シリコン窒化膜５８、第１の絶縁膜８６及び第２の絶縁膜８５を貫通して導電体を露出する開口部を形成する。第１の絶縁膜のエッチングレートが第２の絶縁膜及びシリコン窒化膜より高くなるエッチング条件で開口部６１ａ内にエッチング処理を施す。キャパシタの下部電極１７０ａを、第２の絶縁膜の上面に接することなく開口部の内部表面に沿って形成する。キャパシタの上部電極１５１を形成する。
【選択図】図４３

Description

この発明は、半導体装置およびその製造方法に関し、より特定的には、キャパシタを備える半導体装置およびその製造方法に関する。

近年、半導体装置、特にＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体記憶装置においては、高集積化、微細化の要求がますます強くなってきている。図１１４は、従来のＤＲＡＭのメモリセル領域の一部の平面模式図である。図１１４を参照して、従来のＤＲＡＭのメモリセルは、電界効果型トランジスタとキャパシタ下部電極１１７０ａ、１１７０ｂを含むキャパシタと、ワード線１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３ｆと、ビット線１１７４とを備える。上記電界効果型トランジスタは、ゲート電極として作用するワード線１０４３ａ、１０４３ｅと、ソース／ドレイン領域として作用する活性領域１０３９とから構成される。具体的には、半導体基板の主表面に活性領域１０３９が形成され、半導体基板の主表面上にはワード線１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３ｆが形成されている。そして、ワード線１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３ｆと半導体基板の主表面上とには第１の層間絶縁膜（図示せず）が形成されている。そして、この第１の層間絶縁膜上には、ワード線１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３ｆとほぼ直交するように、ビット線１１７４が形成されている。そして、ビット線１１７４と第１の層間絶縁膜上とには、第２の層間絶縁膜（図示せず）が形成されている。第２の層間絶縁膜上にはキャパシタ下部電極１１７０ａ、１１７０ｂが形成されている。ビット線１１７４は、コンタクトホール１０４９において、活性領域１０３９と電気的に接続されている。キャパシタ下部電極１１７０ａ、１１７０ｂは、それぞれコンタクトホール１０３８ａ、１０３８ｂにおいて、活性領域１０３９における上記電界効果型トランジスタのソース／ドレイン領域の一方と電気的に接続されている。そして、このＤＲＡＭのメモリセルの線分５００−５００における断面図が、図１１５に示されている。

図１１５は、図１１４の線分５００−５００における断面と、ＤＲＡＭの周辺回路領域の断面とを示した断面図である。図１１５を参照して、ＤＲＡＭのメモリセル領域においては、トレンチ分離酸化膜１０４０に囲まれた活性領域１０３９に、電界効果型トランジスタのソース／ドレイン領域１２０１ａ、１２０１ｂが形成されている。この１対のソース／ドレイン領域１２０１ａ、１２０１ｂに挟まれたチャネル領域上には、ゲート絶縁膜１０４２ａを介して、ゲート電極１０４３ａが形成されている。ゲート電極１０４３ａ上にはシリコン窒化膜１０４４ａが形成されている。ゲート電極１０４３ａはｎ型ドープトポリシリコンからなる。ゲート電極１０４３ａとシリコン窒化膜１０４４ａとの側面には、シリコン窒化膜からなるサイドウォール１０４６ａ、１０４６ｂが形成されている。サイドウォール１０４６ａ、１０４６ｂとシリコン窒化膜１０４４ａと半導体基板１の主表面上との上にはノンドープトシリコン酸化膜１０４７が形成されている。トレンチ分離酸化膜１０４０上には、ゲート絶縁膜１０４２ｂを介してゲート電極１０４３ｂが形成されている。ゲート電極１０４３ｂ上にはシリコン窒化膜１０４４ｂが形成されている。ゲート電極１０４３ｂとシリコン窒化膜１０４４ｂとの側面にはシリコン窒化膜からなるサイドウォール１０４６ｃ、１０４６ｄが形成されている。サイドウォール１０４６ｃ、１０４６ｄとシリコン窒化膜１０４４ｂとの上には、ノンドープトシリコン酸化膜１０４７が形成されている。このノンドープトシリコン酸化膜１０４７上には、第１の層間絶縁膜１０４８が形成されている。第１の層間絶縁膜１０４８とノンドープトシリコン酸化膜１０４７との一部をエッチングにより除去することにより、コンタクトホール１０４９が形成されている。コンタクトホール１０４９の内部と第１の層間絶縁膜１０４８上とにドープトポリシリコン膜１０５２が形成されている。ドープトポリシリコン膜１０５２上には高融点金属シリサイド膜１０５３が形成されている。このドープトポリシリコン膜１０５２と高融点金属シリサイド膜１０５３とから、ビット線１１７４が構成されている。高融点金属シリサイド膜１０５３上には、シリコン窒化膜１０５４が形成されている。シリコン窒化膜１０５４と高融点金属シリサイド膜１０５３とドープトポリシリコン膜１０５２との側面には、シリコン窒化膜からなるサイドウォール１０５５ａ、１０５５ｂが形成されている。第１の層間絶縁膜１０４８とサイドウォール１０５５ａ、１０５５ｂとシリコン窒化膜１０５４との上には、第２の層間絶縁膜１０３７が形成されている。第１および第２の層間絶縁膜１０４８、１０３７の一部を除去することにより、キャパシタ下部電極１１７０ａとソース／ドレイン領域の一方とを電気的に接続するためのコンタクトホール１０３８ａが形成されている。コンタクトホール１０３８ａの内部には、ドープトポリシリコンからなるプラグ１０５７が形成されている。そして、開口部１０３８ａと第２の層間絶縁膜１０３７との上には、キャパシタ下部電極１１７０ａが形成されている。このキャパシタ下部電極１１７０ａは、少ない占有面積でキャパシタの容量を確保するために、円筒型の構造を備えている。そして、キャパシタ下部電極１１７０ａと第２の層間絶縁膜１０３７との上には、誘電体膜１１５０が形成されている。誘電体膜１１５０上には、キャパシタ上部電極１１５１が形成されている。キャパシタ上部電極１１５１上には、第３の層間絶縁膜１２０５が形成されている。

周辺回路領域においては、周辺回路を構成する素子である電界効果型トランジスタと配線２０２とが形成されている。半導体基板１００１の主表面には、ソース／ドレイン領域１２０１ｄ、１２０１ｅが形成されている。ソース／ドレイン領域１２０１ｄ、１２０１ｅに隣接するチャネル領域上には、ゲート絶縁膜１０４２ｃ、１０４２ｄを介して、それぞれゲート電極１０４３ｃ、１０４３ｄが形成されている。ゲート電極１０４３ｃ、１０４３ｄ上には、シリコン窒化膜１０４４ｃ、１０４４ｄが形成されている。ゲート電極１０４３ｃ、１０４３ｄとシリコン窒化膜１０４４ｃ、１０４４ｄとの側面には、シリコン窒化膜からなるサイドウォール１０４６ｅ〜１０４６ｇが形成されている。半導体基板１００１の主表面とシリコン窒化膜１０４４ｃ、１０４４ｄとサイドウォール１０４６ｅ〜１０４６ｇとの上には、ノンドープトシリコン酸化膜１０４７が形成されている。ノンドープトシリコン酸化膜１０４７上には、第１の層間絶縁膜１０４８が形成されている。第１の層間絶縁膜１０４８の一部を除去することにより、コンタクトホール１０５０、１０５１が形成されている。第１の層間絶縁膜１０４８上とコンタクトホール１０５０、１０５１の内部とには、ドープトポリシリコン膜１０５２が形成されている。ドープトポリシリコン膜１０５２上には、高融点金属シリサイド膜１０５３が形成されている。このドープトポリシリコン膜１０５２と高融点金属シリサイド膜１０５３とから周辺回路領域における配線層１２０２が形成されている。高融点金属シリサイド膜１０５３上には、シリコン窒化膜１２０３が形成されている。シリコン窒化膜１２０３と高融点金属シリサイド膜１０５３とドープトポリシリコン膜１０５２との側面には、シリコン窒化膜からなるサイドウォール１２０４ａ、１２０４ｂが形成されている。第１の層間絶縁膜１０４８とシリコン窒化膜１２０３とサイドウォール１２０４ａ、１２０４ｂとの上には、第２の層間絶縁膜１０３７が形成されている。第２の層間絶縁膜１０３７上には、メモリセル領域から延在するように形成されているキャパシタの誘電体膜１１５０が形成されている。この誘電体膜１１５０上には、キャパシタ上部電極１１５１が形成されている。第２の層間絶縁膜１０３７とキャパシタ上部電極１１５１との上には、第３の層間絶縁膜１２０５が形成されている。

図１１６は、図１１５に示した従来のＤＲＡＭのメモリセルの変形例であり、キャパシタ下部電極１０９２の形状が厚膜型になっている。ここで、キャパシタ下部電極１０９２の形状以外の構造は、図１１５に示した従来のＤＲＡＭとほぼ同一である。

図１１５および１１６に示すように、従来のＤＲＡＭのメモリセルにおいては、高集積化および微細化を進めつつ同時にキャパシタの容量を確保するため、キャパシタ下部電極１１７０ａを高さ方向に延びるように形成している。このように形成することで、メモリセル領域におけるキャパシタ下部電極１１７０ａの占有面積を小さくしても、キャパシタに要求される容量を確保することができる。しかし、このように、メモリセル領域におけるキャパシタ下部電極１１７０ａの構造が高さ方向に延びることにより、メモリセル領域における第３の層間絶縁膜１２０５の上部表面の高さと、周辺回路領域における第３の層間絶縁膜１２０５の上部表面の高さとの差が大きくなってきている。そして、この第３の層間絶縁膜１２０５上には、通常アルミニウムなどからなる配線層を形成する。そして、この配線層を形成するための写真製版加工において、メモリセル領域と周辺回路領域との間において第３の層間絶縁膜１２０５の上部表面に段差があるために、写真製版時の焦点余裕が取れないという問題が発生していた。このように写真製版加工時の焦点余裕が取れないことにより、第３の層間絶縁膜１２０５上に形成される配線のパターンが不鮮明になり、これにより、この配線の断線や短絡という問題が発生していた。この結果、半導体装置の信頼性が低下するという問題が発生していた。

また、従来のＤＲＡＭの周辺回路領域においては、図１１７に示すように、周辺回路領域における配線１２０２およびキャパシタ上部電極１１５１と第３の層間絶縁膜１２０５上に形成されるアルミニウムなどからなる配線（図示せず）とを電気的に接続するために、それぞれコンタクトホール１１４４、１１３５を形成する。このコンタクトホール１１４４および１１３５は通常同じエッチング工程において同時に形成されるが、キャパシタ上部電極１１５１と周辺回路領域の配線１２０２とが形成されている深さ方向の位置が異なるため、コンタクトホール１１３５の底部において、コンタクトホール１１４４が配線１２０２に到達するまでキャパシタ上部電極１１５１が過剰にエッチングされることになる。その結果、図１１７に示すように、コンタクトホール１１３５がキャパシタ上部電極１１５１および誘電体膜１１５０を突き抜ける場合があった。そして、周辺回路領域における配線層１２０２およびその他の電界効果型トランジスタなどの素子がコンタクトホール１１３５を形成するためのエッチングにより損傷を受ける場合があった。この結果、半導体装置が安定して動作しない、あるいは誤動作するというように半導体装置の信頼性が低下するという問題が発生していた。

本発明は、上記のような課題を解決するためになされたものであり、本発明の１つの目的は、高集積化を図ると同時にキャパシタの容量を確保することが可能であり、かつ高い信頼性を有する半導体装置を提供することである。

本発明のもう１つの目的は、高集積化を図ると同時にキャパシタの容量を確保することが可能であり、かつ、高い信頼性を有する半導体装置の製造方法を提供することである。

この発明に従った半導体装置の製造方法は、以下の工程を含む。その主表面に設けられた電界効果型トランジスタを有する半導体基板であって、電界効果型トランジスタの一対のソースまたはドレイン領域の一方に電気的に接続されるビット線と、電界効果型トランジスタの一対のソースまたはドレイン領域の他方と電気的に接続され、その上面が主表面から見てビット線の上面よりも高い位置にある導電体とをさらに有した半導体基板を準備する第１の工程。第１の工程の後、シリコン窒化膜を前記導電体の上に形成する第２の工程。シリコン窒化膜の上面に接する第１の絶縁膜を形成する第３の工程。第１の絶縁膜の上面に接する第２の絶縁膜を形成する第４の工程。第４の工程の後、シリコン窒化膜、第１の絶縁膜及び第２の絶縁膜を貫通して導電体を露出する開口部を形成する第５の工程。第５の工程の後、第１の絶縁膜のエッチングレートが第２の絶縁膜及びシリコン窒化膜より高くなるエッチング条件で開口部内にエッチング処理を施す第６の工程。第６の工程の後、導電体に電気的に接続するキャパシタの下部電極を、第２の絶縁膜の上面に接することなく開口部の内部表面に沿って形成する第７の工程。第７の工程の後、誘電体膜を介して下部電極と対向するキャパシタの上部電極を形成する第８の工程。

この発明に従った半導体装置は、メモリセル領域と周辺回路領域とを含む半導体装置であって、半導体基板の主表面上に形成された絶縁膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ上部電極とを備える。上部表面を有する上記絶縁膜は、上記半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように形成されている。上記キャパシタ下部電極は、上記メモリセル領域内において、上記半導体基板の主表面上に上記絶縁膜の上部表面よりも上方に延びるように形成されている。上記キャパシタ上部電極は、上記キャパシタ下部電極の上に上記誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するように形成されている。上記キャパシタ下部電極は上記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含む。上記絶縁膜の上部表面は、上記キャパシタ下部電極部分の頂面と底面との間に位置する。

このように、上記半導体装置では、上記絶縁膜の上部表面が、上記キャパシタ下部電極部分の頂面と底面との間に位置するので、上記キャパシタ下部電極が上記絶縁膜に部分的に埋込まれた状態となっている。このため、上記メモリセル領域から上記周辺回路領域にまで延在する上記絶縁膜の上部表面と、上記メモリセル領域における上記キャパシタ下部電極部分の頂面との段差を従来より小さくすることできる。これにより、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差を小さくすることが可能となる。その結果、上記絶縁膜上に配線層を写真製版により形成する場合にも、上記層間絶縁膜の上部表面の上記段差に起因して上記配線のパターンが不鮮明になるという問題の発生を防止できる。その結果、上記配線のパターンが不鮮明なために上記配線の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、上記キャパシタ下部電極が上記絶縁膜に部分的に埋込まれた状態になっているので、上記キャパシタ下部電極部分の頂面と上記絶縁膜の上部表面との間に位置する上記キャパシタ下部電極部分の外部側面上に、上記誘電体膜を介在して上記キャパシタ上部電極を形成することができる。これにより、上記キャパシタ下部電極部分の外部側面もキャパシタとして利用することができることにより、キャパシタの容量を増加させることができる。

また、上記絶縁膜の上部表面の位置を変化させることにより、キャパシタとして利用できる上記キャパシタ下部電極部分の外部側面の面積を変化させることができる。これにより、上記キャパシタ下部電極の形状を変更することなく、キャパシタの容量を変化させることが可能となる。

この発明に従った半導体装置は、メモリセル領域と周辺回路領域とを含む半導体装置であって、主表面を有する半導体基板と、絶縁膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ上部電極とを備える。上記絶縁膜は、上記半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように形成されている。第１および第２のキャパシタ下部電極を含む上記キャパシタ下部電極は、上記メモリセル領域内で、上記半導体基板の主表面上に上記絶縁膜の上部表面とほぼ同一の高さまで延びるように形成されている。上記第１および第２のキャパシタ下部電極は上記絶縁膜の一部を介して隣接している。上記キャパシタ上部電極は、上記キャパシタ下部電極の上に上記誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するように形成されている。上記キャパシタ下部電極は、上記キャパシタ上部電極と対向して上方に延び頂面と底面とを有するキャパシタ下部電極部分を含む。上記絶縁膜の一部は写真製版加工により形成可能な最小加工寸法より小さい幅を有する。

このように、上記半導体装置では、上記キャパシタ下部電極が、上記メモリセル領域内で、上記半導体基板の主表面上に上記絶縁膜の上部表面とほぼ同一の高さまで延びるように形成されているので、上記絶縁膜に上記キャパシタ下部電極の全体が埋込まれた状態となっている。このため、上記メモリセル領域と上記周辺回路領域とに形成されている上記絶縁膜の上部表面において、上記キャパシタ下部電極に起因する段差の発生を防止できる。このため、上記キャパシタ下部電極部分上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差の発生を防止することが可能となる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の上記段差に起因して上記配線のパターンが不鮮明になるという問題の発生を防止できる。このため、上記配線のパターンが不鮮明なために上記配線の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、上記第１および第２のキャパシタ下部電極の間に存在する上記絶縁膜の一部の幅が、写真製版加工により形成可能な最小加工寸法より小さいので、従来よりも上記第１および第２のキャパシタ下部電極の間の距離を小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。

この発明に従った半導体装置は、上述した構成において、上記キャパシタ下部電極の側面が湾曲面を有している。このため、従来のキャパシタ下部電極のようにその側面が平面である場合よりも、上記キャパシタ下部電極の側面の表面積を大きくすることができる。このため、一定のキャパシタ容量を確保しながら、よりキャパシタの占有面積を小さくすることが可能となる。この結果、半導体装置をより微細化することができる。

上記半導体装置において、上記絶縁膜がエッチングレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを含んでいる。このため、後述する製造工程において、上記絶縁膜の一部の幅をエッチングを用いて写真製版加工により形成可能な最小加工寸法より小さくする工程を行なう際、上記下部絶縁膜が選択的に除去されるエッチング条件を用いることで、上記絶縁膜の一部における下部絶縁膜の側面の一部のみを、エッチングにより除去することができる。このため、上記絶縁膜の一部の幅を小さくすることができると同時に、上記上部絶縁膜はほとんどエッチングされずに残存させることができる。これにより、上記絶縁膜の一部の幅を小さくするエッチング工程において、上記上部絶縁膜の上部表面がエッチングにより除去されることを防止できる。その結果、その後の工程において形成される上記キャパシタ下部電極の側面の高さが低くなることを防止できる。この結果、上記キャパシタ下部電極の表面積が小さくなることが防止でき、キャパシタの容量が低下することを防止できる。

上記半導体装置において、上記キャパシタ下部電極が第１および第２のキャパシタ下部電極を含んでいる。上記第１および第２のキャパシタ下部電極は、上記絶縁膜の一部を介して隣接するように上記メモリセル領域内において形成されている。上記絶縁膜の一部は、写真製版加工により形成可能な最小加工寸法より小さい幅を有する。このように、上記第１および第２のキャパシタ下部電極の間に存在する上記絶縁膜の一部の幅が写真製版加工により形成可能な最小加工寸法より小さいので、従来よりも上記第１および第２のキャパシタ下部電極の間の距離を小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。

上記半導体装置は、上記絶縁膜の上部表面より上に位置する上記キャパシタ下部電極の側面に形成された、サイドウォール電極部を備える。このため、上記サイドウォール電極部を形成することにより、従来より、上記キャパシタ下部電極の側面の表面積を大きくすることができる。これにより、キャパシタの容量を大きくすることが可能となる。このため、一定のキャパシタ容量を確保しながら、従来よりも、上記キャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。

上記半導体装置は、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと上記絶縁膜との間に形成された上記誘電体膜を備える。このようにすれば、キャパシタ下部電極部分の側面もしくは底面の一部のみと上記絶縁膜との間に上記誘電体膜を備えるので、上記キャパシタ下部電極部分の側面もしくは底面の一部をキャパシタとして利用できる。このため、上記キャパシタ下部電極の形状を変えることなく、キャパシタの容量を増大させることができる。

また、この半導体装置の製造工程において、上記キャパシタ下部電極部分の側面もしくは底面のみの一部と上記絶縁膜との間に上記誘電体膜を形成するので、このために上記誘電体膜が形成される領域に空隙を形成する。そのため、上記空隙を形成する工程において、上記キャパシタ下部電極部分の底面の他の一部と他の絶縁膜などの層とが接触した状態を保つことができる。このため、上記空隙が形成された状態で、この半導体装置が形成されている上記半導体基板を洗浄するような場合にも、上記キャパシタ下部電極部分の底面の他の一部と接触している上記絶縁膜などが物理的な衝撃に対する補強部材として作用する。これにより、上記洗浄工程などにおける振動などの衝撃により、上記キャパシタ下部電極の一部が折損するというような問題の発生を防止することができる。この結果、上記キャパシタ下部電極の部分的な折損などの不良に起因する上記半導体装置の誤動作を防止でき、高い信頼性を有する半導体装置を得ることができる。

上記半導体装置は、その構成において、上記キャパシタ下部電極の表面または上記サイドウォール電極部表面の少なくとも一部に粒状結晶を備える。このため、上記キャパシタ下部電極の占有面積を大きくすることなく、上記キャパシタ下部電極の表面積を大きくすることが可能となる。これにより、キャパシタの容量を大きくすることが可能となる。このため、キャパシタ容量を確保しながら、従来よりキャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することが可能となる。

上記半導体装置は、上述した構成において、第１の配線層と第１の層間絶縁膜とを備える。上記第１の配線層は、上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面上に形成されている。上記第１の層間絶縁膜は、上記第１の配線層上において、上記第１の配線層と上記キャパシタ下部電極部分とに接触するように形成されている。このように、上記第１の配線層と上記キャパシタ下部電極部分とに接触するように上記第１の層間絶縁膜を形成するので、上記第１の配線層と上記第１の層間絶縁膜との間に上記第１の配線を保護するための保護絶縁膜を形成する場合よりも、メモリセル領域において形成される層の数を削減することができる。このため、上記メモリセル領域における上記キャパシタ下部電極部分の頂面の高さを低くすることができる。これにより、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間の上記層間絶縁膜の上部表面における段差を小さくすることができる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の段差に起因して上記配線のパターンが不鮮明になるなどの問題の発生を防止できる。この結果、上記配線のパターンが不鮮明なために上記配線の断線や短絡といった問題が発生することをより有効に防止することができる。

上記半導体装置は、その構成において、第１の導電領域と、第２の層間絶縁膜と、第２の配線層と、接続導電体膜とを備える。上記第１の導電領域は、上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に形成されている。上記第２の層間絶縁膜は、上記第１の導電領域上に形成され、その第１の導電領域の表面を露出させる第１のコンタクトホールを有する。上記第２の配線層は、上記第２の層間絶縁膜上に形成されている。上記接続導電体膜は、上記第１のコンタクトホールの内部に、上記第１の導電領域と上記第２の配線層とを電気的に接続するように形成されている。上記第２の配線層は、上記第１のコンタクトホールの幅よりも小さい幅を有する。

このように、上記第２の配線層の幅が上記第１のコンタクトホールの幅よりも小さいので、従来のように、上記第２の配線層の幅を上記第１のコンタクトホールを完全に覆うような大きさにする場合よりも、半導体装置を微細化することができる。

上記半導体装置は、その構成において、第２の導電領域と、第３の層間絶縁膜と、第３の配線層と、配線保護膜と、導電体膜とを備える。上記第２の導電領域は、上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に形成されている。上記第３の層間絶縁膜は上記第２の導電領域上に形成され、その第２の導電領域の表面を露出させる第２のコンタクトホールを有する。上記導電体膜は、上記第２のコンタクトホールの内部に、上記第２の導電領域と上記キャパシタ下部電極とを電気的に接続するように形成されている。上記配線保護膜は、上記キャパシタ下部電極もしくは上記導電体膜と接触している。

このように、上記配線保護膜が上記キャパシタ下部電極もしくは上記導電体膜と接触しているので、半導体装置の製造工程において、上記第２のコンタクトホールを形成する際のエッチングのためのマスクとして、上記配線保護膜を利用できる。このため、上記第２のコンタクトホールを形成するために、独立してマスクとして用いるレジストパターンを形成する工程が不要となり、半導体装置の製造工程数を削減することができる。

上記半導体装置は、その構成において、第４の層間絶縁膜と、周辺回路素子保護膜とを備える。上記キャパシタ上部電極は上記周辺回路領域にまで延在するように形成されている。上記第４の層間絶縁膜は上記キャパシタ上部電極上に形成され、そのキャパシタ上部電極の表面を露出させる第３のコンタクトホールを有する。上記周辺回路素子保護膜は、上記第３のコンタクトホール下に位置する領域において、上記絶縁膜下に形成されている。

このように、上記周辺回路素子保護膜が上記第３のコンタクトホール下に位置する領域において、上記絶縁膜下に形成されているので、上記第３のコンタクトホールをエッチングにより形成する際に、上記第３のコンタクトホールが上記キャパシタ上部電極を突き抜けて上記絶縁膜にまで到達した場合でも、上記周辺回路素子保護膜においてエッチングの進行を阻止することができる。このため、上記周辺回路領域における電界効果型トランジスタや配線などの周辺回路素子が上記第３のコンタクトホールを形成するためのエッチングによって損傷を受けることを防止できる。これにより、上記周辺回路領域の素子配線の損傷に起因して、半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

上記半導体装置は、その構成において、周辺回路絶縁膜と、第４の層間絶縁膜とを備える。上記周辺回路絶縁膜は、周辺回路領域において周辺回路領域開口部を有する。上記キャパシタ上部電極は、上記周辺回路領域開口部の内部にまで延在するように形成されている。上記第４の層間絶縁膜は、上記周辺回路領域開口部上に形成され上記キャパシタ上部電極の表面を露出させる第４のコンタクトホールを有する。

このように、上記周辺回路領域開口部の内部にまで延在するように上記キャパシタ上部電極を形成し、上記周辺回路領域開口部の上に上記第４のコンタクトホールを形成するので、上記周辺回路領域開口部の内部において、上記第４のコンタクトホールを上記キャパシタ上部電極に到達するように形成することができる。このため、上記周辺回路領域開口部の深さと上記キャパシタ上部電極の膜厚とを調整することにより、上記周辺回路領域における他のコンタクトホールの到達深さとの差を小さくするように、上記第４のコンタクトホールの到達深さを変更することができる。これにより、上記第４のコンタクトホールと周辺回路領域における上記他のコンタクトホールとの到達深さが異なることに起因して、第４のコンタクトホールが上記キャパシタ上部電極を突き抜けて、電界効果型トランジスタや配線などの周辺回路素子が損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が誤動作などの動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

上記半導体装置は、その構成において、第４の層間絶縁膜と、周辺回路素子とを備える。上記キャパシタ上部電極は、上記周辺回路領域にまで延在するように形成されている。上記第４の層間絶縁膜は、上記キャパシタ上部電極上に形成され、そのキャパシタ上部電極の表面を露出させる第５のコンタクトホールを有する。上記周辺回路素子は、上記周辺回路領域において、上記絶縁膜下に形成されている。上記第５のコンタクトホールは、上記周辺回路素子と平面的に重ならない領域に形成されている。このように、上記第５のコンタクトホールを上記周辺回路素子と平面的に重ならない領域に形成しているので、上記第５のコンタクトホールを形成するためのエッチングを行なう際、上記キャパシタ上部電極を突き抜けて上記エッチングが進んでも、上記周辺回路素子が上記エッチングによって損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が誤動作などの動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

この発明に従った半導体装置の製造方法は、メモリセル領域と周辺回路領域とを含む半導体装置の製造方法であって、以下の工程を備える。半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように、上部表面を有する絶縁膜を形成する。上記メモリセル領域内で、上記絶縁膜の一部をエッチングにより除去することにより、開口部を形成する。上記半導体基板の主表面上において、上記開口部の内部にキャパシタ下部電極を形成する。上記キャパシタ下部電極上に誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するようにキャパシタ上部電極を形成する。上記キャパシタ下部電極を形成する工程は、上記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を形成する工程を含む。上記絶縁膜を形成する工程は、上記絶縁膜の上部表面の位置を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程を含む。

このように、上記絶縁膜を形成する工程が、上記絶縁膜の上部表面の位置を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程を含むので、上記キャパシタ下部電極を上記絶縁膜に部分的に埋込まれた状態にすることができる。このため、従来と比べて、上記メモリセル領域から上記周辺回路領域まで延在する上記絶縁膜の上部表面と、上記メモリセル領域における上記キャパシタ下部電極部分の頂面との段差を小さくすることができる。このため、上記キャパシタ下部電極部分上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差を小さくすることが可能となる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の段差に起因して上記配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明であるため、上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、上記キャパシタ下部電極を上記絶縁膜に部分的に埋込まれた状態にすることができるので、上記キャパシタ下部電極部分の頂面と上記絶縁膜の上部表面との間に位置する上記キャパシタ下部電極部分の外部側面上に、上記誘電体膜を介在して上記キャパシタ上部電極を形成することができる。これにより、上記キャパシタ下部電極部分の外部側面をキャパシタとして利用できることにより、キャパシタの容量を増加させることができる。

また、上記絶縁膜上の上部表面の位置を変化させることにより、キャパシタとして利用される上記キャパシタ下部電極部分の外部側面の面積を変化させることができる。これにより、キャパシタの容量を上記キャパシタ下部電極の形状を変えることなく制御することが可能となる。

この発明に従った半導体装置の製造方法は、メモリセル領域と周辺回路領域とを含む半導体装置の製造方法であって、以下の工程を備える。半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように、上部表面を有する絶縁膜を形成する。上記メモリセル領域内において、上記絶縁膜の一部をエッチングにより除去することにより、隣接した第１および第２の開口部を含む開口部を形成する。上記開口部の幅をエッチングにより広げることにより、上記第１および第２の開口部の間に形成されている上記絶縁膜の一部の幅を、写真製版加工により形成可能な最小加工寸法より小さくする。上記半導体基板の主表面上に上記絶縁膜の上部表面とほぼ同一の高さまで延びるように、上記開口部の内部にキャパシタ下部電極を形成する。上記キャパシタ下部電極上に誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するようにキャパシタ上部電極を形成する。上記キャパシタ下部電極を形成する工程は、上記第１および第２の開口部の内部に、それぞれ第１および第２のキャパシタ下部電極を形成する工程を含む。また、上記キャパシタ下部電極を形成する工程は、それぞれ上記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を形成する工程を含む。

このように、上記半導体基板の主表面上に上記絶縁膜の上部表面とほぼ同一の高さまで延びるように、上記開口部の内部にキャパシタ下部電極を形成するので、上記絶縁膜に上記キャパシタ下部電極の全体が埋込まれた状態にすることができる。このため、上記メモリセル領域と上記周辺回路領域と形成されている上記絶縁膜の上部表面において、上記キャパシタ下部電極に起因する段差の発生を防止できる。このため、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差の発生を防止できる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合も、上記層間絶縁膜上の上部表面の上記段差に起因して上記配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明なために、上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、上記第１および第２のキャパシタ下部電極の間に存在する上記絶縁膜の一部の幅が、写真製版加工により形成可能な最小加工寸法より小さいので、従来より上記第１および第２のキャパシタ下部電極の間の間隔を小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。

上記半導体装置の製造方法は、その構成において、上記開口部の幅をエッチングにより広げる工程は、上記開口部の側面を湾曲面を有するように形成する工程を含む。このため、上記開口部の内部に上記キャパシタ下部電極を形成する工程において、上記キャパシタ下部電極の側面も湾曲面を有するように形成することができる。これにより、従来のキャパシタ下部電極の平面状の側面よりも、上記キャパシタ下部電極の側面の表面積を大きくすることができる。その結果、一定のキャパシタ容量を確保しながら、よりキャパシタの占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。

上記半導体装置の製造方法は、その構成において、上記絶縁膜を形成する工程が、下部絶縁膜を形成する工程と、上記下部絶縁膜とはエッチングレートの異なる上部絶縁膜を、上記下部絶縁膜上に形成する工程とを含む。このため、上記絶縁膜の一部の幅を写真製版加工により形成可能な最小加工寸法より小さくする工程において、上記下部絶縁膜が選択的にエッチングされる条件を用いることで、上記絶縁膜の一部である上記下部絶縁膜の側面の一部のみを、エッチングにより除去することができる。これにより、上記絶縁膜の一部の幅を小さくすることができると同時に、上記上部絶縁膜はほとんどエッチングされずに残存させることができる。これにより、上記絶縁膜の一部の幅を小さくする工程において、上記上部絶縁膜の上部表面がエッチングにより除去されることにより、その後に形成される上記キャパシタ下部電極の側面の高さが小さくなることを防止できる。この結果、キャパシタ下部電極の表面積が小さくなることを防止でき、キャパシタの容量が低減することを防止できる。

上記半導体装置の製造方法は、その構成において、上記絶縁膜を形成する工程が、下部絶縁膜を形成する工程と、上記下部絶縁膜とはエッチングレートの異なる上部絶縁膜を上記下部絶縁膜上に形成する工程とを含む。上記絶縁膜の上部表面を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程は、上記上部絶縁膜を除去する工程を含む。このため、上記上部絶縁膜の膜厚を変更することにより、上記絶縁膜の上部表面の位置を任意に変更することができる。このため、キャパシタとして利用される上記キャパシタ下部電極部分の外部側面の面積を変化させることができる。その結果、キャパシタの容量を上記キャパシタ下部電極の形状を変えることなく変更することが可能となる。

上記半導体装置の製造方法は、その構成において、上記絶縁膜の上部表面を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程は、上記絶縁膜の一部をエッチングにより除去する工程を含む。このため、上記絶縁膜の一部をエッチングにより除去する工程において、このエッチングにより除去する上記絶縁膜の一部の膜厚を変更することにより、上記絶縁膜の上部表面の位置を任意に変更することができる。これにより、キャパシタとして利用される上記キャパシタ下部電極部分の外部側面の面積を変化させることができる。この結果、キャパシタの容量を、上記キャパシタ下部電極の形状を変えることなく変更することが可能となる。

上記半導体装置の製造方法は、その構成において、上記開口部を形成する工程が、上記絶縁膜の一部をエッチングにより除去することにより、互いに隣接する第１の開口部と第２の開口部とを形成する工程を含む。上記キャパシタ下部電極を形成する工程は、上記第１および第２の開口部の内部にそれぞれ、第１および第２のキャパシタ下部電極を形成する工程を含む。そして、上記第１および第２の開口部の幅を、エッチングにより広げることにより、上記第１および第２の開口部の間に形成されている上記絶縁膜の一部の幅を、写真製版加工により形成可能な最小加工寸法より小さくする工程を備える。このように、上記第１および第２の開口部の間に形成されている上記絶縁膜の一部の幅を写真製版加工により形成可能な最小加工寸法より小さくするので、従来よりも、上記第１および第２のキャパシタ下部電極の間の間隔を小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。

上記半導体装置の製造方法は、その構成において、上記絶縁膜の上部表面より上に位置する上記キャパシタ下部電極の側面に、サイドウォール電極部を形成する工程を備える。このように、上記サイドウォール電極部を形成することにより、従来よりも上記キャパシタ下部電極の側面の表面積を大きくすることができる。これにより、キャパシタ容量を大きくすることが可能となる。このため、一定のキャパシタ容量を確保しながら、従来より、上記キャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。

上記半導体装置の製造方法は、その構成において、さらに以下の工程を備える。上記開口部の側面もしくは底面の一部に空隙形成用絶縁膜を形成する。上記キャパシタ下部電極を形成した後、上記空隙形成用絶縁膜の少なくとも一部をエッチングにより除去することにより、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと上記絶縁膜との間に空隙を形成する。このように、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと前記絶縁膜との間に空隙を形成するので、この空隙において上記キャパシタ下部電極部分上に上記誘電体膜と上記キャパシタ上部電極とを形成することにより、上記キャパシタ下部電極部分の側面もしくは底面の一部をキャパシタとして利用できる。このため、上記キャパシタ下部電極の形状を変えずに、キャパシタの容量を増大させることができる。

また、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと上記絶縁膜との間に空隙を形成するので、上記キャパシタ下部電極部分の底面の他の一部を他の絶縁膜などの層と接触した状態に保つことができる。このため、上記空隙が形成された状態で、半導体装置が形成されている半導体基板を洗浄するような工程においても、上記キャパシタ下部電極部分の底面の他の一部と接触している上記絶縁膜などが、補強部材として作用する。これにより、上記洗浄工程における物理的な振動などにより、上記キャパシタ下部電極の一部が折損するといった問題の発生を防止することができる。この結果、キャパシタ下部電極の部分的な折損などの不良に起因する半導体装置の誤動作を防止でき、高い信頼性を有する半導体装置を得ることができる。

上記半導体装置の製造方法は、その構成において、上記キャパシタ下部電極表面または上記サイドウォール表面の少なくとも一部に粒状結晶を形成する工程を備える。このため、キャパシタ下部電極の占有面積を大きくすることなく、キャパシタ下部電極の表面積を大きくすることが可能とする。これにより、一定のキャパシタ容量を確保しながら、従来より上記キャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。

上記半導体装置の製造方法は、その構成において、以下の工程を備える。上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面上に第１の配線層を形成する。上記第１の配線層上において、上記第１の配線層と接触するように第１の層間絶縁膜を形成する。上記キャパシタ下部電極を形成する工程は、上記第１の層間絶縁膜に接触するように上記キャパシタ下部電極部分を形成する工程を含む。このように、上記第１の配線層と上記キャパシタ下部電極部分とに接触するように上記第１の層間絶縁膜を形成するので、上記第１の配線層と上記第１の層間絶縁膜との間に上記第１の配線を保護するための保護絶縁膜を形成する場合よりも、上記メモリセル領域における上記キャパシタ下部電極部分の頂面の高さを低くすることができる。これにより、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間の上記層間絶縁膜の上部表面における段差を小さくすることができる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の段差に起因して上記配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明なために上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時に、キャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

上記半導体装置の製造方法は、その構成において、以下の工程をさらに備える。上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に第１の導電領域を形成する。上記第１の導電領域上に第２の層間絶縁膜を形成する。上記第２の層間絶縁膜上に第２の配線層を形成する。上記第２の層間絶縁膜の一部をエッチングにより除去することにより、第１のコンタクトホールを形成する。上記第１のコンタクトホールの内部に、上記第１の導電領域と上記第２の配線層とを電気的に接続する接続導電体膜を形成する。上記第２の配線層を形成する工程は、上記第２の配線層の幅を、上記第１のコンタクトホールの幅よりも小さくする工程を含む。

このように、上記第２の配線層の幅が上記第１のコンタクトホールの幅よりも小さくなっているので、従来のように、上記第２の配線層の幅を、上記第１のコンタクトホールを完全に覆うような大きさにする場合よりも、半導体装置より微細化することができる。

上記半導体装置の製造方法は、その構成において、以下のような工程をさらに備える。上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に第２の導電領域を形成する。上記第２の導電領域上に第３の層間絶縁膜を形成する。上記第３の層間絶縁膜上に第３の配線層を形成する。上記第３の配線層上に配線保護膜を形成する。上記第２の導電領域と上記キャパシタ下部電極とを電気的に接続するために、少なくとも上記第３の層間絶縁膜の一部をエッチングにより除去することにより、第２のコンタクトホールを形成する。上記第２のコンタクトホールを形成する工程におけるエッチングに用いるマスクの一部として、上記配線保護膜を用いる。

このように、上記第２のコンタクトホールを形成する工程におけるエッチングにおいて、上記配線保護膜をマスクとして利用するので、上記第２のコンタクトホールを形成するために、独立してマスクとして用いるレジストパターンを形成する工程を省略できる。これにより、半導体装置の製造工程数を削減することができる。

上記半導体装置の製造方法は、その構成において、以下の工程をさらに備える。上記周辺回路にまで延在するように上記キャパシタ上部電極を形成する。上記キャパシタ上部電極上に第４の層間絶縁膜を形成する。上記周辺回路領域において、少なくとも上記第４の層間絶縁膜の一部をエッチングにより除去することにより、第３のコンタクトホールを形成する。上記第３のコンタクトホール下に位置する領域において、上記絶縁膜下に周辺回路素子保護膜を形成する。上記第３のコンタクトホールを形成する工程は、上記第３のコンタクトホールの側面もしくは底面において、上記キャパシタ上部電極の一部を露出させる工程を含む。

このように、上記周辺回路素子保護膜を形成するので、上記第３のコンタクトホールをエッチングにより形成する際に、上記第３のコンタクトホールが上記キャパシタ上部電極を突き抜け、上記絶縁膜にまで到達した場合でも、上記周辺回路素子保護膜によりエッチングの進行を阻止することができる。このため、上記周辺回路領域における電界効果型トランジスタや配線などの周辺回路素子が上記第３のコンタクトホールを形成するためのエッチングにより損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

上記半導体装置の製造方法は、その構成において、以下の工程をさらに備える。上記周辺回路領域において、周辺回路絶縁膜を形成する。上記周辺回路絶縁膜の一部をエッチングにより除去することにより、周辺回路領域開口部を形成する。上記周辺回路領域開口部の内部にまで延在するように、上記キャパシタ上部電極を形成する。上記キャパシタ上部電極上に第４の層間絶縁膜を形成する。上記周辺回路領域開口部上に位置する領域における上記第４の層間絶縁膜の一部をエッチングにより除去することにより、第４のコンタクトホールを形成する。上記第４のコンタクトホールを形成する工程は、上記第４のコンタクトホールの底部において、上記キャパシタ上部電極の一部を露出させる工程を含む。

このように、上記周辺回路領域開口部の内部にまで延在するように上記キャパシタ上部電極を形成し、上記周辺回路領域開口部上に上記第４のコンタクトホールを形成するので、上記周辺回路領域開口部の内部において、上記第４のコンタクトホールを上記キャパシタ上部電極にまで到達するように形成することができる。このため、上記周辺回路領域開口部の深さと上記キャパシタ上部電極の厚さとを調整することにより、上記周辺回路領域における他のコンタクトホールの到達深さとの差を小さくするように、上記第４のコンタクトホールの到達深さを変更することができる。これにより、上記第４のコンタクトホールと上記周辺回路領域における他の上記コンタクトホールとの到達深さが異なることに起因して、上記第４のコンタクトホールが上記キャパシタ上部電極を突き抜け、電界効果型トランジスタや配線などの周辺回路素子が損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

上記半導体装置の製造方法は、その構成において、以下のような工程をさらに備える。上記周辺回路領域にまで延在するように上記キャパシタ上部電極を形成する。上記キャパシタ上部電極上に第４の層間絶縁膜を形成する。上記周辺回路領域において、少なくとも上記第４の層間絶縁膜の一部をエッチングにより除去することにより、第５のコンタクトホールを形成する。上記周辺回路領域において、上記絶縁膜下に位置する領域に周辺回路素子を形成する。上記第５のコンタクトホールを形成する工程は、さらに以下の工程を含む。上記第５のコンタクトホールの底部において、上記キャパシタ上部電極の一部を露出させる。上記第５のコンタクトホールを、上記周辺回路素子と平面的に重ならない領域に形成する。

このように、上記第５のコンタクトホールを、上記周辺回路素子と平面的に重ならない領域に形成しているので、上記第５のコンタクトホールを形成するためのエッチングを行なう際、上記キャパシタ上部電極を突き抜けてエッチングが進行しても、上記周辺回路素子が損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

このように、本発明によれば、メモリセル領域と周辺回路領域とを備え、絶縁膜と、キャパシタ下部電極部分を含むキャパシタ下部電極と、誘電体膜と、キャパシタ上部電極とを含むように半導体装置を構成する。そして、上記絶縁膜の上部表面は上記キャパシタ下部電極部分の頂面とほぼ同一もしくは上記キャパシタ下部電極部分の頂面と底面との間に位置する。これにより、一定のキャパシタ容量を確保すると同時に高集積化を図ることができ、かつ、信頼性の高い半導体装置およびその製造方法を提供することができる。

本発明の実施の形態１によるＤＲＡＭのメモリセルの平面模式図である。本発明の実施の形態１によるＤＲＡＭのメモリセル領域と周辺回路領域とにおける断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第２工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第３工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第４工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第５工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第６工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第７工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第８工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第９工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第１０工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の第１１工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の変形例の第１工程を説明するための断面図である。図２に示した本発明の実施の形態１によるＤＲＡＭの製造工程の変形例の第２工程を説明するための断面図である。本発明の実施の形態１によるＤＲＡＭの第１の変形例を説明するための断面図である。本発明の実施の形態１によるＤＲＡＭの第２の変形例を説明するための断面図である。図１７に示した本発明の実施の形態１によるＤＲＡＭの第２の変形例の製造工程の第１工程を説明するための断面図である。図１７に示した本発明の実施の形態１によるＤＲＡＭの第２の変形例の製造工程の第２工程を説明するための断面図である。図１７に示した本発明の実施の形態１によるＤＲＡＭの第２の変形例の製造工程の第３工程を説明するための断面図である。本発明の実施の形態１によるＤＲＡＭの第３の変形例を説明するための断面図である。図２１に示した本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程の第１工程を説明するための断面図である。図２１に示した本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程の第２工程を説明するための断面図である。図２１に示した本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程の第３工程を説明するための断面図である。本発明の実施の形態１によるＤＲＡＭの第４の変形例を説明するための断面図である。図２５に示した本発明の実施の形態１によるＤＲＡＭの第４の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態２によるＤＲＡＭを説明するための断面図である。図２７に示した本発明の実施の形態２によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図２７に示した本発明の実施の形態２によるＤＲＡＭの製造工程の第２工程を説明するための断面図である。本発明の実施の形態２によるＤＲＡＭの第１の変形例を説明するための断面図である。図３０に示した本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程の第１工程を説明するための断面図である。図３０に示した本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程の第２工程を説明するための断面図である。本発明の実施の形態２によるＤＲＡＭの第２の変形例を説明するための断面図である。図３３に示した本発明の実施の形態２によるＤＲＡＭの第２の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態２によるＤＲＡＭの第３の変形例を説明するための断面図である。図３５に示した本発明の実施の形態２によるＤＲＡＭの第３の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態２によるＤＲＡＭの第４の変形例を説明するための断面図である。図３７に示した本発明の実施の形態２によるＤＲＡＭの第４の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態３によるＤＲＡＭを説明するための断面図である。図３９に示した本発明の実施の形態３によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図３９に示した本発明の実施の形態３によるＤＲＡＭの製造工程の第２工程を説明するための断面図である。図３９に示した本発明の実施の形態３によるＤＲＡＭの製造工程の第３工程を説明するための断面図である。本発明の実施の形態３によるＤＲＡＭの第１の変形例を説明するための断面図である。図４３に示した本発明の実施の形態３によるＤＲＡＭの第１の変形例の製造工程の第１工程を説明するための断面図である。図４３に示した本発明の実施の形態３によるＤＲＡＭの第１の変形例の製造工程の第２工程を説明するための断面図である。図４３に示した本発明の実施の形態３によるＤＲＡＭの第１の変形例の製造工程の第３工程を説明するための断面図である。本発明の実施の形態３によるＤＲＡＭの第２の変形例を説明するための断面図である。本発明の実施の形態３によるＤＲＡＭの第２の変形例の製造工程の第１工程を説明するための断面図である。図４７に示した本発明の実施の形態３によるＤＲＡＭの第２の変形例の製造工程の第２工程を説明するための断面図である。本発明の実施の形態４によるＤＲＡＭの構造を説明するための断面図である。図５０に示した本発明の実施の形態４によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図５０に示した本発明の実施の形態４によるＤＲＡＭの製造工程の第２工程を説明するための断面図である。図５０に示した本発明の実施の形態４によるＤＲＡＭの製造工程の第３工程を説明するための断面図である。図５０に示した本発明の実施の形態４によるＤＲＡＭの製造工程の第４工程を説明するための断面図である。図５０に示した本発明の実施の形態４によるＤＲＡＭの製造工程の第５工程を説明するための断面図である。本発明の実施の形態４によるＤＲＡＭの第１の変形例を説明するための断面図である。図５６に示した本発明の実施の形態４によるＤＲＡＭの第１の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態４によるＤＲＡＭの第２の変形例を説明するための断面図である。図５８に示した本発明の実施の形態４によるＤＲＡＭの第２の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態４によるＤＲＡＭの第３の変形例を説明するための断面図である。図６０に示した本発明の実施の形態４によるＤＲＡＭの第３の変形例の製造工程の第１工程を説明するための断面図である。図６０に示した本発明の実施の形態４によるＤＲＡＭの第３の変形例の製造工程の第２工程を説明するための断面図である。図６０に示した本発明の実施の形態４によるＤＲＡＭの第３の変形例の製造工程の第３工程を説明するための断面図である。本発明の実施の形態４によるＤＲＡＭの第４の変形例を説明するための断面図である。図６４に示した本発明の実施の形態４によるＤＲＡＭの第４の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態５によるＤＲＡＭの構造を説明するための断面図である。本発明の実施の形態５によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図６６に示した本発明の実施の形態５によるＤＲＡＭの製造工程の第２工程を説明するための断面図である。図６６に示した本発明の実施の形態５によるＤＲＡＭの製造工程の第３工程を説明するための断面図である。本発明の実施の形態５によるＤＲＡＭの変形例を示した断面図である。図７０に示した本発明の実施の形態５によるＤＲＡＭの変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態６によるＤＲＡＭの構造を説明するための断面図である。図７２に示した本発明の実施の形態６によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図７２に示した本発明の実施の形態６によるＤＲＡＭの製造工程の第２工程を説明するための断面図である。図７２に示した本発明の実施の形態６によるＤＲＡＭの製造工程の第３工程を説明するための断面図である。図７２に示した本発明の実施の形態６によるＤＲＡＭの製造工程の第４工程を説明するための断面図である。図７２に示した本発明の実施の形態６によるＤＲＡＭの製造工程の第５工程を説明するための断面図である。本発明の実施の形態６によるＤＲＡＭの第１の変形例を示した断面図である。本発明の実施の形態６によるＤＲＡＭの第２の変形例を示した断面図である。図７９に示した本発明の実施の形態６によるＤＲＡＭの第２の変形例の製造工程の第１工程を説明するための断面図である。本発明の実施の形態６によるＤＲＡＭの第３の変形例を示した断面図である。本発明の実施の形態６によるＤＲＡＭの第４の変形例を示した断面図である。本発明の実施の形態６によるＤＲＡＭの第５の変形例を示した断面図である。本発明の実施の形態６によるＤＲＡＭの第６の変形例を示した断面図である。本発明の実施の形態７によるＤＲＡＭのメモリセルの平面模式図である。本発明の実施の形態７によるＤＲＡＭの断面図である。本発明の実施の形態７によるＤＲＡＭの変形例を示した断面図である。本発明の実施の形態８によるＤＲＡＭを示した断面図である。本発明の実施の形態８によるＤＲＡＭの第１の変形例を示した断面図である。本発明の実施の形態８によるＤＲＡＭの第２の変形例を示した断面図である。本発明の実施の形態８によるＤＲＡＭの第３の変形例を示した断面図である。本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例を示した断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の第１工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の第２工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の第３工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の第４工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の変形例の第１工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の変形例の第２工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の変形例の第３工程を説明するための断面図である。図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の変形例の第４工程を説明するための断面図である。本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例を示した断面図である。図１０１に示した本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例の製造工程の第１工程を説明するための断面図である。図１０１に示した本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例の製造工程の第２工程を説明するための断面図である。図１０１に示した本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例の製造工程の第３工程を説明するための断面図である。本発明の実施の形態８によるＤＲＡＭの配線の第３の変形例を示した断面図である。本発明の実施の形態８によるＤＲＡＭの配線の第４の変形例を示した断面図である。本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例を示した断面図である。図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程の第１工程を説明するための断面図である。図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程の第２工程を説明するための断面図である。図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程の第３工程を説明する断面図である。図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程の第４工程を説明する断面図である。図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程の第５工程を説明する断面図である。本発明の実施の形態８によるＤＲＡＭの配線の第６の変形例を示す断面図である。従来のＤＲＡＭのメモリセルの平面模式図である。従来のＤＲＡＭの断面図である。従来のもう１つの例によるＤＲＡＭの断面図である。従来のＤＲＡＭの周辺回路領域において、コンタクトホールがキャパシタ上部電極を突き抜けた状態を示す断面図である。従来の配線の断面図である。図１１８に示した従来の配線の製造工程の第１工程を説明するための断面図である。図１１８に示した従来の配線の製造工程の第２工程を説明するための断面図である。従来のその他の例による配線を示した断面図である。図１２１に示した従来のその他の例による配線の製造工程の第１工程を説明するための断面図である。図１２１に示した従来のその他の例による配線の製造工程の第２工程を説明するための断面図である。図１２１に示した従来のその他の例による配線の製造工程の第３工程を説明するための断面図である。

以下本発明の実施の形態を図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるＤＲＡＭのメモリセル領域の平面模式図を示している。図１を参照して、本発明の実施の形態１によるＤＲＡＭのメモリセルは、半導体基板の主表面に形成された活性領域３９と、半導体基板の主表面上に形成され、電界効果型トランジスタのゲート電極としても作用するワード線４３ａ、４３ｂ、４３ｅ、４３ｆと、ビット線１７４と、キャパシタ下部電極１７０ａ、１７０ｂを含むキャパシタとを含む。ビット線１７４は、コンタクトホール４９において活性領域３９と電気的に接続されている。キャパシタ下部電極１７０ａ、１７０ｂは、コンタクトホール３８ａ、３８ｂにおいて、活性領域３９と電気的に接続されている。そして、このメモリセル領域の線分５００−５００における断面図が図２に示されている。

図２は、本発明の実施の形態１によるＤＲＡＭのメモリセルの線分５００−５００断面における断面図と周辺回路領域の一部の断面図とを示している。図２を参照して、本発明の実施の形態１によるＤＲＡＭの構造を説明する。

図２を参照して、本発明の実施の形態１によるＤＲＡＭのメモリセル領域においては、トレンチ分離酸化膜４０に囲まれた活性領域３９に、電界効果型トランジスタのソース／ドレイン領域２０１ａ〜２０１ｃが形成されている。１対のソース／ドレイン領域２０１ａ、２０１ｂに挟まれたチャネル領域上には、ゲート絶縁膜４２ａを介してゲート電極４３ａが形成されている。ここで、ゲート絶縁膜４２ａは、熱酸化膜、シリコン窒化膜もしくは窒化酸化膜などにより構成される。また、ゲート電極４３ａは、リンやヒ素をドープしたポリシリコンやアモルファスシリコンあるいはタングステンもしくはチタンなどの高融点金属膜、あるいはこれらのシリサイド膜から構成してもよく、また、これらの材質を重ねた多層構造であってもよい。ゲート電極４３ａ上には、シリコン窒化膜４４ａが形成されている。ゲート電極４３ａとシリコン窒化膜４４ａとの側面には、シリコン窒化膜からなるサイドウォール４６ａ、４６ｂが形成されている。サイドウォール４６ａとシリコン窒化膜４４ａとの上には、ノンドープトシリコン酸化膜４７が形成されている。

トレンチ分離酸化膜４０上には、ゲート絶縁膜４２ｂを介してゲート電極４３ｂが形成されている。ゲート電極４３ｂ上にはシリコン窒化膜４４ｂが形成されている。ゲート電極４３ｂとシリコン窒化膜４４ｂとの側面には、シリコン窒化膜からなるサイドウォール４６ｃ、４６ｄが形成されている。サイドウォール４６ｄとシリコン窒化膜４４ｂとの上には、ノンドープトシリコン酸化膜４７が形成されている。このノンドープトシリコン酸化膜４７上には、第１の層間絶縁膜４８が形成されている。第１の層間絶縁膜４８とノンドープトシリコン酸化膜４７との一部をエッチングにより除去することにより、コンタクトホール４９が形成されている。コンタクトホール４９の内部と第１の層間絶縁膜４８上とには、ドープトポリシリコン膜５２が形成されている。ドープトポリシリコン膜５２上には高融点金属シリサイド膜５３が形成されている。このドープトポリシリコン膜５２と高融点金属シリサイド膜５３とから、ビット線１７４が構成されている。高融点金属シリサイド膜５３上には、シリコン窒化膜５４が形成されている。シリコン窒化膜５４と高融点金属シリサイド膜５３とドープトポリシリコン膜５２との側面には、シリコン窒化膜からなるサイドウォール５５ａ、５５ｂが形成されている。第１の層間絶縁膜４８とサイドウォール５５ａ、５５ｂとシリコン窒化膜５４との上には、第２の層間絶縁膜３７が形成されている。

第１および第２の層間絶縁膜４８、３７およびノンドープトシリコン酸化膜４７の一部を除去することにより、キャパシタ下部電極１７０ａとソース／ドレイン領域の一方とを電気的に接続するためのコンタクトホール３８ａが形成されている。コンタクトホール３８ａの内部には、ドープトポリシリコンからなるプラグ５７が形成されている。第２の層間絶縁膜３７上には、シリコン窒化膜５８が形成されている。そして、プラグ５７ａと第２の層間絶縁膜３７との上には、キャパシタ下部電極１７０ａが形成されている。このキャパシタ下部電極１７０ａは、少ない占有面積でキャパシタの容量を確保するために、円筒型の構造を備えている。シリコン窒化膜５８上とキャパシタ下部電極１７０ａの側面上とには、第３の層間絶縁膜５９が形成されている。そして、この第３の層間絶縁膜５９の上部表面は、円筒型のキャパシタ下部電極１７０ａの側面部であるキャパシタ下部電極部分の頂面３０１と底面３０２との間に位置するように形成されている。キャパシタ下部電極１７０ａと第３の層間絶縁膜５９との上には、誘電体膜１５０が形成されている。誘電体膜１５０上には、キャパシタ上部１５１が形成されている。キャパシタ上部電極１５１上には、第４の層間絶縁膜２０５が形成されている。

本発明の実施の形態１によるＤＲＡＭの周辺回路領域においては、半導体基板１の主表面上に電界効果型トランジスタと配線２０２とが形成されている。具体的には、半導体基板１の主表面には、ソース／ドレイン領域２０１ｄ、２０１ｅが形成されている。ソース／ドレイン領域２０１ｄ、２０１ｅに隣接するチャネル領域上には、ゲート絶縁膜４２ｃ、４２ｄを介して、ゲート電極４３ｃ、４３ｄが形成されている。ゲート電極４３ｃ、４３ｄ上には、シリコン窒化膜４４ｃ、４４ｄが形成されている。ゲート電極４３ｃ、４３ｄとシリコン窒化膜４４ｃ、４４ｄとの側面には、シリコン窒化膜からなるサイドウォール４６ｅ〜４６ｇが形成されている。半導体基板１の主表面とシリコン窒化膜４４ｃ、４４ｄとサイドウォール４６ｅ〜４６ｇとの上には、ノンドープトシリコン酸化膜４７が形成されている。ノンドープトシリコン酸化膜４７上には、第１の層間絶縁膜４８が形成されている。第１の層間絶縁膜４８とノンドープトシリコン酸化膜４７とシリコン窒化膜４４ｃとの一部を除去することにより、コンタクトホール５０、５１が形成されている。第１の層間絶縁膜４８上とコンタクトホール５０、５１の内部とには、ドープトポリシリコン膜５２が形成されている。ドープトポリシリコン膜５２上には、高融点金属シリサイド膜５３が形成されている。このドープトポリシリコン膜５２と高融点金属シリサイド膜５３とから、周辺回路領域における配線２０２が形成されている。高融点金属シリサイド膜５３上には、シリコン窒化膜２０３が形成されている。シリコン窒化膜２０３と配線層２０２との側面には、シリコン窒化膜からなるサイドウォール２０４ａ、２０４ｂが形成されている。第１の層間絶縁膜４８とシリコン窒化膜２０３とサイドウォール２０４ａ、２０４ｂとの上には、第２の層間絶縁膜３７が形成されている。第２の層間絶縁膜３７上には、シリコン窒化膜５８が形成されている。シリコン窒化膜５８上には、第３の層間絶縁膜５９が形成されている。第３の層間絶縁膜５９上には、メモリセル領域から延在するように形成されているキャパシタの誘電体膜１５０が形成されている。この誘電体膜１５０上にはキャパシタ上部電極１５１が形成されている。第３の層間絶縁膜５９上とキャパシタ上部電極１５１上とには、メモリセル領域から延在するように第４の層間絶縁膜２０５が形成されている。

このように、本発明の実施の形態１によるＤＲＡＭにおいては、キャパシタ下部電極１７０ａが第３の層間絶縁膜５９に部分的に埋込まれた状態になっている。このため、第３の層間絶縁膜５９の上部表面とキャパシタ下部電極１７０ａの頂面３０１との段差を小さくすることができる。このため、この第４の層間絶縁膜２０５を形成した場合にも、第４の層間絶縁膜２０５のメモリセル領域における上部表面と、周辺回路領域における上部表面との段差を従来より小さくすることができる。このため、第４の層間絶縁膜２０５上にアルミニウムなどからなる配線層を写真製版加工により形成する場合でも、第４の層間絶縁膜２０５の上部表面における段差に起因して、この配線層のパターンが不鮮明になることを防止できる。このため、上記パターンが不鮮明なために、上記配線層の断線や短絡とった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、本発明の実施の形態１によるＤＲＡＭにおいては、キャパシタ下部電極１７０ａが第３の層間絶縁膜５９に部分的に埋込まれた状態になっているので、キャパシタ下部電極１７０ａの外部側面上にも誘電体膜１５０とキャパシタ上部電極１５１とを形成することができる。このため、キャパシタ下部電極１７０ａの外部側面もキャパシタとして利用することができるので、キャパシタの容量を増加させることができる。

また、第３の層間絶縁膜５９の上部表面の位置を変化させることにより、キャパシタとして利用されるキャパシタ下部電極１７０ａの外部側面の面積を変化させることができる。これにより、このキャパシタ下部電極１７０ａの形状を変えることなく、キャパシタの容量を変更することが可能となる。

図３〜１３は、本発明の実施の形態１によりＤＲＡＭの製造工程を説明するための断面図である。以下、図３〜１３を参照して、本発明の実施の形態１によるＤＲＡＭの製造工程を説明する。

図３は、本発明の実施の形態１によるＤＲＡＭの製造工程の第１工程を説明するための断面図である。図３を参照して、本発明の実施の形態１によるＤＲＡＭのメモリセル領域においては、半導体基板１の主表面にトレンチ分離酸化膜４０を形成する。半導体基板１の主表面上にゲート絶縁膜となる絶縁膜（図示せず）を形成する。この絶縁膜上にポリシリコン膜（図示せず）を形成する。このポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、異方性エッチングにより上記絶縁膜とドープトポリシリコン膜とシリコン窒化膜との一部を除去する。その後、レジストパターンを除去する。このようにして、図３に示すようなゲート絶縁膜４２ａ、４２ｂとゲート電極４３ａ、４３ｂとシリコン窒化膜４４ａ、４４ｂとを形成する。そして、このシリコン窒化膜４４ａ、４４ｂをマスクとして用いて、半導体基板１の活性領域３９に不純物を注入することにより、電界効果型トランジスタのソース／ドレイン領域２０１ａ〜２０１ｃを形成する。その後、半導体基板の全面を９００℃以下のドライ雰囲気において酸化する。これにより、シリコン窒化膜４４ａ、４４ｂ上とゲート電極４３ａ、４３ｂとの側面と、半導体基板１の主表面上とに、５０〜１００Å程度の膜厚を有する酸化膜（図示せず）を形成する。その後、全体を覆うように、シリコン窒化膜４５を形成する。

そして、周辺回路領域においても、メモリセル領域において行なわれた製造工程と同様の工程により、半導体基板１上に電界効果型トランジスタのソース／ドレイン領域２０１ｄ、２０１ｅとゲート絶縁膜４２ｃ、４２ｄとゲート電極４３ｃ、４３ｄとシリコン窒化膜４２ｃ、４２ｄ、４５とを形成する。

次に、異方性エッチングによりシリコン窒化膜４５の一部を除去することにより、シリコン窒化膜４４ａ〜４４ｄとゲート電極４３ａ〜４３ｄとゲート絶縁膜４２ａ〜４２ｄとの側面上にサイドウォール４６ａ〜４６ｇを形成する。そして、図４に示すように、全体を覆うようにノンドープトシリコン酸化膜４７を形成する。ノンドープトシリコン酸化膜４７上にリンドープトシリコン酸化膜からなる第１の層間絶縁膜４８を形成する。このノンドープトシリコン酸化膜４７とリンドープトシリコン酸化膜からなる第１の層間絶縁膜４８とは、減圧あるいは常圧ＣＶＤ法を用いて形成する。また、ここではノンドープトシリコン酸化膜３７とリンドープトシリコン酸化膜からなる第１の層間絶縁膜４８との２層を形成しているが、いずれか一方の材質により第１の層間絶縁膜を形成してもよい。そして、第１の層間絶縁膜４８を形成した後、この第１の層間絶縁膜４８の表面を化学機械研磨法（ＣＭＰ法）あるいはリフロー法により平坦化する。

次に、第１の層間絶縁膜４８上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして用いたエッチングにより、第１の層間絶縁膜４８とノンドープトシリコン酸化膜４７との一部を除去することにより、図５に示すようにコンタクトホール４９を形成する。その後、レジストパターンを除去する。このコンタクトホール４９を形成するエッチングにおいては、ゲート電極４３ａ上に形成されているシリコン窒化膜４４ａとサイドウォール４６ａとをマスクの一部として用いて、自己整合的にコンタクトホール４９を形成してもよい。

次に、周辺回路領域において、第１の層間絶縁膜４８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、第１の層間絶縁膜４８とノンドープトシリコン酸化膜４７とシリコン窒化膜４４ｃとの一部を除去することにより、図６に示したような、コンタクトホール５０、５１を形成する。その後、レジストパターンを除去する。

次に、コンタクトホール４９、５０、５１の内部と第１の層間絶縁膜４８上とにドープトポリシリコン膜（図示せず）を形成する。このドープトポリシリコン膜上に高融点金属シリサイド膜（図示せず）を形成する。この高融点金属シリサイド膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、シリコン窒化膜と高融点金属シリサイド膜とドープトポリシリコン膜との一部をエッチングにより除去することにより、図７に示すように、ビット線１７４を構成するドープトポリシリコン膜５２および高融点金属シリサイド膜５３と、シリコン窒化膜５４とを形成する。また同様に、周辺回路領域における配線２０２を構成するドープトポリシリコン膜５２および高融点金属シリサイド膜５３と、シリコン窒化膜２０３とを形成する。その後、全体を覆うように、シリコン窒化膜（図示せず）を形成した後、このシリコン窒化膜の一部を異方性エッチングにより除去することにより、サイドウォール５５ａ、５５ｂ、２０４ａ、２０４ｂを形成する。このようにして、図７に示すような構造を得る。

次に、第１の層間絶縁膜４８とシリコン窒化膜５４、２０３とサイドウォール５５ａ、５５ｂ、２０４ａ、２０４ｂとの上にリンドープトシリコン酸化膜からなる第２の層間絶縁膜３７（図８参照）を形成する。この第２の層間絶縁膜３７上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして用いたエッチングにより第２の層間絶縁膜３７と第１の層間絶縁膜４８とノンドープトシリコン酸化膜４７との一部を除去することにより、コンタクトホール３８ａ（図８参照）を形成する。このコンタクトホール３８ａを形成するためのエッチングにおいては、反応性イオンエッチング法（Reactive Ion Etching法：以下ＲＩＥ法と記す）を用いてもよい。また、サイドウォール４６ｂ、４６ｃをマスクの一部として用いて、コンタクトホール３８ａを自己整合的に形成してもよい。その後、コンタクトホール３８ａの内部と第２の層間絶縁膜３７上とにＣＶＤ法を用いて、ポリシリコン膜５６を形成する。このポリシリコン膜５６はアモルファスシリコン膜を用いてもよい。このようにして、図８に示すような構造を得る。

そして、ＣＭＰ法あるいはドライエッチングにより第２の層間絶縁膜３７上に位置するポリシリコン膜５６を除去する。このようにして、図９に示すような構造を得る。

次に、全体を覆うように、シリコン窒化膜５８（図１０参照）を形成する。このシリコン窒化膜５８上に、シリコン酸化膜からなる第３の層間絶縁膜５９（図１０参照）を形成する。この第３の層間絶縁膜５９上にボロンドープトシリコン酸化膜６０（図１０参照）を形成する。このボロンドープトシリコン酸化膜６０の代わりに、リンドープトシリコン酸化膜を用いてもよい。ボロンドープトシリコン酸化膜６０上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、ボロンドープトシリコン酸化膜６０と第３の層間絶縁膜５９との一部をエッチングにより除去することにより、開口部６１（図１０参照）を形成する。開口部６１の底部に存在するシリコン窒化膜５８の一部をリン酸溶液あるいはドライエッチングにより除去する。その後、レジストパターンを除去する。このようにして、図１０に示すような構造を得る。なお、開口部６１を形成するためのエッチングにはＲＩＥ法を用いてもよい。

次に、全体を覆うように、ポリシリコン膜６２（図１１参照）を形成する。このポリシリコン膜６２の代わりにアモルファスシリコンを用いてもよい。このようにして、図１１に示すような構造を得る。

次に、開口部６１の内部に位置するポリシリコン膜６２上にレジスト７０（図１２参照）を形成する。その後、ドライエッチングによりボロンドープトシリコン酸化膜６０上に位置するポリシリコン膜６２を除去する。このようにして、図１２に示すように、キャパシタ下部電極１７０ａが分離される。ここで、ボロンドープトシリコン酸化膜６０上に位置するポリシリコン膜６２を除去する工程においては、ＣＭＰ法を用いてもよい。

次に、ボロンドープトシリコン酸化膜６０を気相ＨＦを用いることにより除去することで、図１３に示すような構造を得る。なお、ここではキャパシタ下部電極１７０ａの材質としてポリシリコンやアモルファスシリコンを用いているが、キャパシタの誘電体膜としてＢＳＴやＰＺＴなどの高誘電体膜を用いる場合には、白金やルテニウムなどの金属、チタンなどの高融点金属、窒化チタン、さらにはこれらの複数の層からなる膜を用いてもよい。

その後、キャパシタ下部電極１７０ａと第３の層間絶縁膜５９上とに誘電体膜１５０（図２参照）を形成する。誘電体膜１５０上にキャパシタ上部電極１５１（図２参照）を形成する。キャパシタ上部電極１５１と第３の層間絶縁膜５９との上に第４の層間絶縁膜２０５（図２参照）を形成することにより、図２に示すような構造を得る。

図１４および１５は、本発明の実施の形態１の製造工程の変形例を説明するための断面図である。図１４および１５を参照して、本発明の実施の形態１のＤＲＡＭの製造工程の変形例を説明する。

本発明の実施の形態１によるＤＲＡＭの製造工程の図９に示した第７工程を実施した後、シリコン窒化膜５８（図１４参照）、第３の層間絶縁膜５９（図１４参照）、ボロンドープトシリコン酸化膜６０（図１４参照）を形成する。そして、ボロンドープトシリコン酸化膜６０上にポリシリコン膜１４１（図１４参照）を形成する。そして、このポリシリコン膜１４１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ポリシリコン膜１４１の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。そして、ポリシリコン膜１４１をマスクとして、ボロンドープトシリコン酸化膜６０と第３の層間絶縁膜５９との一部を除去することにより、開口部６１を形成する。そして、開口部６１の底部においてシリコン窒化膜５８を除去し、図１４に示すような構造を得る。ここで、開口部６１を形成するためのエッチングのマスクとして、ポリシリコン膜１４１のような導電膜を用いているので、マスクとしてレジストなどを用いる場合よりもより精度の高いマスクパターンを形成することができる。このため、半導体装置の高集積化が可能となる。

その後、図１５に示すように、開口部６１の内部とポリシリコン膜１４１との上に、ポリシリコン膜６２を形成する。そして、この工程以降の製造工程については、図１１〜１３に示した本発明の実施の形態１によるＤＲＡＭの製造工程と同様の工程を実施する。

図１６は、本発明の実施の形態１によるＤＲＡＭの第１の変形例を説明するための断面図である。図１６を参照して、本発明の実施の形態１によるＤＲＡＭの第１の変形例は、基本的に図２に示した本発明の実施の形態１と同様の構造を備える。ただし、本発明の実施の形態１のＤＲＡＭの第１の変形例では、キャパシタ下部電極１７０ａの表面にシリコンからなる粒状結晶７４を形成している。この粒状結晶７４の形成方法としては、キャパシタ下部電極１７０ａをリンやヒ素をドープしたアモルファスシリコンもしくはノンドープのアモルファスシリコンにより形成し、加熱炉内においてＳｉＨ₄ガスを雰囲気ガスの一部として利用することにより、キャパシタ下部電極１７０ａの露出部分表面にシリコンの核を付着させる。その後、雰囲気ガスの一部としてＰＨ₃ガスを導入し、高温でアニールすることにより粒状結晶７４を形成する。また、キャパシタ下部電極１７０ａにノンドープのアモルファスシリコンを用いた場合には、粒状結晶７４を形成した後、イオン注入法や気相法を用いてリンやヒ素をキャパシタ下部電極１７０ａに導入してもよい。このように、キャパシタ下部電極１７０ａの表面に粒状結晶７４を形成するので、キャパシタ下部電極１７０ａの表面積を大きくすることができる。これにより、キャパシタの容量を大きくすることが可能となる。このため、一定のキャパシタ容量を確保しながら、従来よりキャパシタ下部電極１７０ａの占有面積を小さくすることができる。この結果、半導体装置をより微細化することが可能となる。

この実施の形態１によるＤＲＡＭの第１の変形例の製造方法としては、実施の形態１によるＤＲＡＭの図１３に示した製造工程の後、キャパシタ下部電極１７０ａの表面に上記したような方法を用いて粒状結晶７４を形成する。その後、誘電体膜１５０（図１６参照）、キャパシタ上部電極１５１（図１６参照）、第４の層間絶縁膜２０５（図１６参照）を実施の形態１によるＤＲＡＭと同様の工程により形成することで、図１６に示すような構造を得る。

図１７は、本発明の実施の形態１によるＤＲＡＭの第２の変形例を説明するための断面図である。図１７を参照して、本発明の実施の形態１のＤＲＡＭの第２の変形例は、基本的には図２に示した本発明の実施の形態１によるＤＲＡＭと同様の構造を備える。しかし、この第２の変形例においては、キャパシタ下部電極１７０ａの内部側面および底面に粒状結晶７４が形成されている。このように、実施の形態１のＤＲＡＭの第２の変形例においては、図１６に示した第１の変形例と同様、粒状結晶７４を形成しているので、キャパシタ下部電極１７０ａの表面積を増やすことができる。このため、図１６に示した第１の変形例と同様の効果が得られる。

図１８〜２０は、本発明の実施の形態１によるＤＲＡＭの第２の変形例の製造工程を説明するための断面図である。以下、図１８〜２０を参照して、本発明の実施の形態１によるＤＲＡＭの第２の変形例の製造工程を説明する。

本発明の実施の形態１によるＤＲＡＭの図１１に示した製造工程の後、図１８に示すように、ポリシリコン膜６２上に粒状結晶７４を形成する。

その後、開口部６１の内部における粒状結晶７４上にレジスト７０（図１９参照）を形成した後、ドライエッチングを用いて、ボロンドープトシリコン酸化膜６０上に位置する粒状結晶７４とポリシリコン膜６２とを除去する。このようにしてい、図１９に示すような構造を得る。

次に、レジスト７０を除去した後、気相ＨＦを用いてボロンドープトシリコン酸化膜６０を除去する。このようにして、図２０に示すような構造を得る。

その後、誘電体膜１５０（図１７参照）、キャパシタ上部電極１５１（図１７参照）、および第４の層間絶縁膜２０５（図１７参照）などを本発明の実施の形態１によるＤＲＡＭの製造工程と同様の工程により形成することによって、図１７に示すような構造を得る。

図２１は、本発明の実施の形態１によるＤＲＡＭの第３の変形例を示した断面図である。図２１を参照して、本発明の実施の形態１によるＤＲＡＭの第３の変形例は、基本的には、図１７に示した第２の変形例と同様の構造を備える。しかし、この第３の変形例においては、後述する製造工程に示すように、第３の層間絶縁膜７７の上部をエッチングなどにより除去することによって、図２１に示すような構造を得る。

図２２〜２４は、本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程を説明するための断面図である。以下、図２２〜２４を参照して、本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程を説明する。

まず、図３〜９に示した本発明の実施の形態１によるＤＲＡＭの製造工程を実施した後、第２の層間絶縁膜３７（図２２参照）上にシリコン窒化膜５８（図２２参照）を形成する。その後、シリコン窒化膜５８上に第３の層間絶縁膜７７（図２２参照）を形成する。第３の層間絶縁膜７７上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、第３の層間絶縁膜７７とシリコン窒化膜５８との一部を除去することにより、開口部６１（図２２参照）を形成する。開口部６１内部と第３の層間絶縁膜７７上とにポリシリコン膜６２（図２２参照）を形成する。ポリシリコン膜６２の表面に粒状結晶７４（図２２参照）を形成する。このようにして、図２２に示すような構造を得る。

次に、開口部６１内部における粒状結晶７４上にレジスト７０（図２３参照）を形成した後、第３の層間絶縁膜７７上に位置するポリシリコン膜６２と粒状結晶７４とをドライエッチングにより除去する。このようにして、図２３に示すような構造を得る。

次に、レジスト７０を除去した後、第３の層間絶縁膜７７の一部をＨＦ水溶液によって除去する。このようにして、図２４に示すような構造を得る。このように、第３の層間絶縁膜７７の一部をＨＦ水溶液により除去するので、このＨＦ水溶液に第３の層間絶縁膜７７が接触している時間を制御することにより、第３の層間絶縁膜７７の除去される膜厚を制御することができる。これによって、キャパシタ下部電極１７０ａの外部側面において露出している面積を変更することができる。これにより、キャパシタとして利用されるキャパシタ下部電極１７０ａの外部側面の面積を変化させることによって、キャパシタの容量を制御することが可能となる。

その後、誘電体膜１５０（図２１参照）などを本発明の実施の形態１によるＤＲＡＭの製造工程と同様に形成することによって、図２１に示すような構造を得る。

図２５は、本発明の実施の形態１によるＤＲＡＭの第４の変形例を示した断面図である。図２５を参照して、本発明の実施の形態１によるＤＲＡＭの第４の変形例は、基本的には図２１に示した本発明の実施の形態１の第３の変形例とほぼ同様の構造を備える。しかし、この第４の変形例では、第３の層間絶縁膜７７（図２１参照）をほとんど除去している。そして、キャパシタ下部電極１７０ａの内部側面上に粒状結晶７４を形成することによって、キャパシタ下部電極１７０ａの第２の層間絶縁膜３７の上部表面からの高さを低くしている。これにより、メモリセル領域と周辺回路領域との間の第４の層間絶縁膜２０５の上部表面における段差の低減を図っている。

図２６は、本発明の実施の形態１によるＤＲＡＭの第４の変形例の製造工程を説明するための断面図である。

本発明の実施の形態１によるＤＲＡＭの第４の変形例の製造工程は、図２３に示した第３の変形例の製造工程の後、第３の層間絶縁膜７７（図２３参照）をほとんどすべてエッチングにより除去する。そのようにして、図２６に示すような構造を得る。

その後、誘電体膜１５０（図２５参照）などを形成し、図２５に示すような構造を得る。

（実施の形態２）
図２７は、本発明の実施の形態２によるＤＲＡＭの断面図である。図２７を参照して、本発明の実施の形態２によるＤＲＡＭは、基本的には、図２に示した本発明の実施の形態１によるＤＲＡＭと同様の構造を備える。ただし、この実施の形態２によるＤＲＡＭでは、キャパシタ下部電極９２が厚膜型である。そして、このようにキャパシタ下部電極９２が第３の層間絶縁膜５９に部分的に埋込まれた状態になっているので、第３の層間絶縁膜５９の上部表面とキャパシタ下部電極９２の上部表面との段差を従来より小さくすることができる。これにより、メモリセル領域と周辺回路領域とにおける第４の層間絶縁膜２０５の上部表面での段差を従来より小さくすることができる。また、第３の層間絶縁膜５９の上部表面の位置を変更することにより、キャパシタ下部電極９２のキャパシタとして作用する表面積を変更することができ、これによりキャパシタの容量を任意に変更することができる。

図２８および２９は、本発明の実施の形態２によるＤＲＡＭの製造工程を説明するための断面図である。以下、図２８および２９を参照して、本発明の実施の形態２によるＤＲＡＭの製造工程を説明する。

まず、図３〜１０に示した本発明の実施の形態１によるＤＲＡＭの製造工程を実施した後、図２８に示すように、開口部６１の内部とボロンドープトシリコン酸化膜６０上とにポリシリコン膜９１を形成する。

次に、ドライエッチングもしくはＣＭＰ法を用いて、ボロンドープトシリコン酸化膜６０上に位置するポリシリコン膜９１を除去する。そして、ボロンドープトシリコン酸化膜６０を、気相ＨＦを用いて除去する。このようにして、図２９に示すような構造を得る。

その後、誘電体膜１５０（図２７参照）、キャパシタ上部電極１５１（図２７参照）、および第４の層間絶縁膜２０５（図２７参照）などを形成することによって、図２７に示すような構造を得る。なお、周辺回路領域は図３〜１３に示した本発明の実施の形態１によるＤＲＡＭの周辺回路領域と同様の製造工程により形成される。

図３０は、本発明の実施の形態２によるＤＲＡＭの第１の変形例を説明するための断面図である。図３０を参照して、本発明の実施の形態２によるＤＲＡＭの第１の変形例は、基本的には図２７に示した本発明の実施の形態２によるＤＲＡＭと同様の構造を備える。しかし、この第１の変形例では、キャパシタ下部電極９２の上部側面にポリシリコンからなるサイドウォール９６、９７が形成されている。そして、このサイドウォール９６、９７の表面は、曲面状の部分を有している。このため、このサイドウォール９６、９７を形成しない場合よりも、キャパシタ下部電極９２のキャパシタとして作用する表面積を大きくすることができる。これにより、キャパシタの容量を大きくすることが可能となる。このため、キャパシタの容量を確保しながら、従来よりキャパシタ下部電極９２の占有面積を小さくすることができる。この結果、半導体装置をより微細化することが可能となる。

図３１および３２は、本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程を説明するための断面図である。以下、図３１および３２を参照して、本発明の実施の形態２によるＤＲＡＭの第２の変形例の製造工程を説明する。

まず、図２８および２９に示した本発明の実施の形態２によるＤＲＡＭの製造工程を実施した後、図３１に示すように、第３の層間絶縁膜５９とキャパシタ下部電極９２との上にアモルファスシリコン膜９５を形成する。

次に、このアモルファスシリコン膜９５の一部を異方性エッチングにより除去することにより、図３２に示すように、サイドウォール９６、９７を形成する。

その後、誘電体膜１５０（図３０参照）、キャパシタ上部電極１５１（図３０参照）および第４の層間絶縁膜２０５（図３０参照）などを形成することにより、図３０に示すような構造を得る。

図３３は、本発明の実施の形態２によるＤＲＡＭの第２の変形例を示した断面図である。図３３を参照して、本発明の実施の形態２によるＤＲＡＭの第２の変形例は、基本的には図２７に示した本発明の実施の形態２によるＤＲＡＭと同様の構造を備える。しかし、この第２の変形例では、キャパシタ下部電極９２の第３の層間絶縁膜５９より上に位置する表面に、粒状結晶７４が形成されている。これにより、キャパシタ下部電極９２の占有面積を大きくすることなく、キャパシタ下部電極の表面積を大きくすることが可能となる。これにより、キャパシタの容量を大きくすることができる。

図３４は、本発明の実施の形態２によるＤＲＡＭの第２の変形例の製造工程を説明するための断面図である。以下、図３４を参照して、本発明の実施の形態２によるＤＲＡＭの第２の変形例の製造工程を説明する。

まず、図２８および２９に示した本発明の実施の形態２によるＤＲＡＭの製造工程を実施した後、図３４に示すように、キャパシタ下部電極９２の表面に粒状結晶７４を形成する。この粒状結晶７４の形成方法としては、本発明の実施の形態１の第１の変形例または第２の変形例で用いた方法と同様の方法を用いる。

その後、誘電体膜１５０（図３３参照）などを形成して、図３３に示すような構造を得る。

図３５は、本発明の実施の形態２によるＤＲＡＭの第３の変形例を示した断面図である。図３５を参照して、本発明の実施の形態２によるＤＲＡＭの第３の変形例は、基本的には図３０に示した本発明の実施の形態２によるＤＲＡＭの第１の変形例と同様の構造を備える。しかし、この第３の変形例では、アモルファスシリコンからなるサイドウォール９６、９７の表面にシリコンからなる粒状結晶９８を形成している。このため、この第３の変形例では、サイドウォール９６、９７の形成によりキャパシタ下部電極９２の表面積を増大させると同時に、粒状結晶９８によってもキャパシタ下部電極９２の表面積を増加させることができる。これにより、キャパシタの容量をより増大させることができる。

図３６は、図３５に示した本発明の実施の形態２によるＤＲＡＭの第３の変形例の製造工程を説明するための断面図である。以下、図３６を参照して、本発明の実施の形態２によるＤＲＡＭの第３の変形例の製造工程を説明する。

まず、図３１および３２に示した、本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程を実施した後、図３３に示した本発明の実施の形態２によるＤＲＡＭの第２の変形例における粒状結晶７４（図３３参照）を形成したのと同様の工程により、サイドウォール９６、９７の表面に粒状結晶９８を形成する。

その後、誘電体膜１５０（図３５参照）などを形成することによって、図３５に示すような構造を得る。

図３７は、本発明の実施の形態２によるＤＲＡＭの第４の変形例を示した断面図である。図３７を参照して、本発明の実施の形態２によるＤＲＡＭの第４の変形例は、基本的には図３０に示した本発明の実施の形態２のＤＲＡＭの第１の変形例と同様の構造を備える。ただし、この第４の変形例では、キャパシタ下部電極９２とサイドウォール９６、９７との表面上に粒状結晶９８が形成されている。このため、キャパシタ下部電極の表面積をサイドウォール９６、９７や粒状結晶９８が形成されていない場合よりも増大させることができ、よりキャパシタの容量を大きくすることができる。これにより、一定のキャパシタ容量を確保しながら、従来よりキャパシタ下部電極の占有面積をより小さくすることができる。この結果、半導体装置をより微細化することができる。

図３８は、図３７に示した本発明の実施の形態２によるＤＲＡＭの第４の変形例の製造工程を説明するための断面図である。図３８を参照して、図３７に示した本発明の実施の形態２によるＤＲＡＭの第４の変形例の製造工程を説明する。

まず、図３１および３２に示した本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程を実施する。その際、キャパシタ下部電極９２はアモルファスシリコンにより形成する。そして、図３８に示すように、キャパシタ下部電極９２とサイドウォール９６、９７との表面に、図１８に示したような本発明の実施の形態１の第２の変形例の製造工程において用いた工程により、粒状結晶９８を形成する。

その後、誘電体膜１５０（図３７参照）などを形成して、図３７に示すような構造を得る。

（実施の形態３）
図３９は、本発明の実施の形態３によるＤＲＡＭを説明するための断面図である。この図３９におけるメモリセル領域の断面図は、図１における線分６００−６００における断面を示している。図３９を参照して、本発明の実施の形態３によるＤＲＡＭのメモリセル領域には、半導体基板１の主表面に活性領域３９を囲むようにトレンチ分離酸化膜４０が形成されている。半導体基板１の主表面には、ソース／ドレイン領域２０１ａ〜２０１ｃが形成されている。ソース／ドレイン領域２０１ａ〜２０１ｃに隣接するチャネル領域上には、ゲート絶縁膜４２ａ、４２ｂ、４２ｅを介してゲート電極４３ａ、４３ｂ、４３ｅが形成されている。ゲート電極４３ａ、４３ｂ、４３ｅ上にはシリコン窒化膜４４ａ、４４ｂ、４４ｅが形成されている。そして、このゲート絶縁膜４２ａ、４２ｂ、４２ｅとゲート電極４３ａ、４３ｂ、４３ｅとシリコン窒化膜４４ａ、４４ｂ、４４ｅとの側面には、シリコン窒化膜からなるサイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉが形成されている。シリコン窒化膜４４ａ、４４ｂ、４４ｅとサイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉと半導体基板１の主表面との上にはノンドープトシリコン酸化膜４７が形成されている。ノンドープトシリコン酸化膜４７上には第１の層間絶縁膜４８が形成されている。第１の層間絶縁膜４８上には第２の層間絶縁膜３７が形成されている。第１および第２の層間絶縁膜４８、３７とノンドープトシリコン酸化膜４７との一部を除去することにより、コンタクトホール３８ａ、３８ｂが形成されている。コンタクトホール３８ａ、３８ｂの内部にはそれぞれポリシリコンからなるプラグ５７ａ、５７ｂが形成されている。第２の層間絶縁膜３７の上部表面の一部にはシリコン窒化膜５８が形成されている。プラグ５７ａ、５７ｂと第２の層間絶縁膜３７との上にはキャパシタ下部電極１７０ａ、１７０ｂが形成されている。キャパシタ下部電極１７０ａと１７０ｂとの横には第３の層間絶縁膜７７が形成されている。キャパシタ下部電極１７０ａ、１７０ｂの内側表面には粒状結晶７４が形成されている。粒状結晶７４と第３の層間絶縁膜７７との上にはキャパシタの誘電体膜１５０が形成されている。誘電体膜１５０上にはキャパシタ上部電極１５１が形成されている。キャパシタ上部電極１５１上には第４の層間絶縁膜２０５が形成されている。そして、キャパシタ下部電極１７０ａと１７０ｂとの間に位置する第３の層間絶縁膜７７の一部の幅Ｗ２は、写真製版加工により形成可能な最小加工寸法より小さい。

本発明の実施の形態３によるＤＲＡＭの周辺回路領域における断面図は、基本的に図２に示した本発明の実施の形態１によるＤＲＡＭの周辺回路領域における断面図と同様の構造を示している。

このように、本発明の実施の形態３によるＤＲＡＭでは、図３９に示すように、キャパシタ下部電極１７０ａ、１７０ｂの頂面と第３の層間絶縁膜７７の上部表面とのそれぞれの高さがほぼ同一になっているので、メモリセル領域と周辺回路領域との間における、第４の層間絶縁膜２０５の上部表面での段差の発生を防止できる。このため、この第４の層間絶縁膜２０５上に配線層を写真製版加工により形成する場合にも、上記段差があることに起因して配線層のパターンが不鮮明になることを防止できる。これにより、上記配線層のパターンが不鮮明なことによって上記配線の断線や短絡といった問題が発生することを防止できる。これにより、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。また、第３の層間絶縁膜７７の幅Ｗ２が写真製版加工により形成可能な最小加工寸法より小さいので、従来よりもキャパシタ下部電極１０７ａ、１０７ｂの間の間隔を小さくすることができる。この結果、半導体装置をより高集積化することができる。なお、第１および第２の実施の形態においても、この実施の形態３と同様にキャパシタ下部電極の間の層間絶縁膜の幅を写真製版加工により形成可能な最小加工寸法より小さくすれば、同様の効果が得られる。

図４０〜４２は、図３９に示した本発明の実施の形態３によるＤＲＡＭの製造工程を説明するための断面図である。以下、図４０〜４２を参照して、本発明の実施の形態３によるＤＲＡＭの製造工程を説明する。

まず、本発明の実施の形態３によるＤＲＡＭのメモリセル領域においては、半導体基板１（図４０参照）の主表面にトレンチ分離酸化膜４０（図４０参照）を形成する。半導体基板１の主表面上にゲート絶縁膜となるシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にゲート電極となるポリシリコン膜（図示せず）を形成する。このポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にレジストパターンを形成する。このレジストパターンをマスクとして、シリコン窒化膜とポリシリコン膜とシリコン酸化膜とをエッチングすることにより、ゲート絶縁膜４２ａ、４２ｂ、４２ｅと、ゲート電極４３ａ、４３ｂ、４３ｅと、シリコン窒化膜４４ａ、４４ｂ、４４ｅ（図４０参照）とを形成する。そして、全体を覆うように、シリコン窒化膜（図示せず）を形成する。その後、このシリコン窒化膜を異方性エッチングすることにより、サイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉ（図４０参照）を形成する。そして、全体を覆うように、ノンドープトシリコン酸化膜４７（図４０参照）を形成する。ノンドープトシリコン酸化膜４７上に、リンドープトシリコン酸化膜からなる第１の層間絶縁膜４８（図４０参照）を形成する。第１の層間絶縁膜４８上に、第２の層間絶縁膜３７（図４０参照）を形成する。第２の層間絶縁膜３７上にレジストパターンを形成した後、このレジストパターンをマスクとして、第１および第２の層間絶縁膜４８、３７およびノンドープトシリコン酸化膜４７の一部を除去することにより、コンタクトホール３８ａ、３８ｂ（図４０参照）を形成する。コンタクトホール３８ａ、３８ｂの内部にポリシリコンからなるプラグ５７ａ、５７ｂを形成する。第２の層間絶縁膜３７とプラグ５７ａ、５７ｂとの上に、シリコン窒化膜５８（図４０参照）を形成する。シリコン窒化膜５８上にシリコン酸化膜からなる第３の層間絶縁膜７７を形成する。第３の層間絶縁膜７７上にレジストパターンを形成した後、このレジストパターンをマスクとして、第３の層間絶縁膜７７とシリコン窒化膜５８との一部を除去することにより、開口部６１ａ、６１ｂを形成する。このようにして、図４０に示すような構造を得る。ここで、開口部６１ａの幅をＬ１、開口部６１ａと６１ｂとの間に位置する第３の層間絶縁膜７７の一部の幅をＷ１とする。

次に、アルカリや酸などの水溶液を用いたウェットエッチングにより、第３の層間絶縁膜７７の表面の一部を除去する。これにより、開口部６１ａの幅がＬ１からＬ２（図４１参照）へ広がると同時に、開口部６１ａと６１ｂとの間に位置する第３の層間絶縁膜７７の一部の幅が、Ｗ１からＷ２（図４１参照）へと小さくなる。このようにして、図４１に示すような構造を得る。

次に、図２２および２３に示した本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程を用いて、第３の層間絶縁膜７７上と開口部６１ａ、６１ｂの内部とにアモルファスシリコン膜（図示せず）を形成する。そして、このアモルファスシリコン膜上に粒状結晶７４（図４２参照）を形成する。そして、第３の層間絶縁膜７７の上部表面上に位置するアモルファスシリコン膜と粒状結晶とをドライエッチングなどを用いて除去することにより、図４２に示すような構成を得る。

その後、粒状結晶７４上と第３の層間絶縁膜７７上とに誘電体膜１５０（図３９参照）などを形成することにより、図３９に示すような構造を得る。なお周辺回路領域は図３〜１３に示した本発明の実施の形態１によるＤＲＡＭの周辺回路領域と同様の製造工程により形成される。

図４３は、本発明の実施の形態３によるＤＲＡＭの第１の変形例を示した断面図である。図４３を参照して、本発明の実施の形態３によるＤＲＡＭの第１の変形例は、基本的には図３９に示した本発明の実施の形態３によるＤＲＡＭと同様の構造を備える。ただし、この図４３に示した本発明の実施の形態３によるＤＲＡＭの第１の変形例では、第３の層間絶縁膜をノンドープトシリコン酸化膜８５とボロンドープトシリコン酸化膜８６とから構成している。このように、第３の層間絶縁膜を２層構造にすることによって、後述する製造工程において、開口部６１ａ、６１ｂの幅を広げる際に、気相ＨＦを用いて、上層のノンドープトシリコン酸化膜８５をエッチングすることなく、ボロンドープトシリコン酸化膜８６のみをエッチングし、開口部６１ａ、６１ｂの幅を広げることができる。これにより、開口部６１ａ、６１ｂの幅を広げ、その間に位置する第３の層間絶縁膜の一部の幅を小さくする工程において、この第３の層間絶縁膜の上部表面がエッチングにより除去されることを防止できる。このため、その後に形成されるキャパシタ下部電極１７０ａ、１７０ｂの側面の高さが低くなることを防止できる。この結果、キャパシタ下部電極の表面積が小さくなることを防止し、キャパシタの容量が低減することを防止できる。

図４４〜４６は、図４３に示した本発明の実施の形態３によるＤＲＡＭの第１の変形例の製造工程を説明するための断面図である。以下、図４４〜４６を参照して、本発明の実施の形態３によるＤＲＡＭの第１の変形例の製造工程を説明する。

まず、図４０に示した本発明の実施の形態３によるＤＲＡＭの製造工程と基本的に同様の工程により、図４４に示したような構造を得る。ただし、図４０に示した工程においては、第３の層間絶縁膜７７は１層であったのに対し、この図４４に示した工程においては、第３の層間絶縁膜はシリコン窒化膜５８上にボロンドープトシリコン酸化膜８６を形成した後、このボロンドープトシリコン酸化膜上にノンドープトシリコン酸化膜８５を形成している。そして、このときの開口部６１ａの幅をＬ１、開口部６１ａと６１ｂとの間に位置する第３の層間絶縁膜８６、８５の一部の幅をＷ１とする。

次に、図４５に示すように、気相ＨＦを用いて、ボロンドープトシリコン酸化膜８６の側面のみをエッチングにより除去する。このため、開口部６１ａの幅はＬ２となり、開口部６１ａと６１ｂの間に位置する第３の層間絶縁膜８６の一部の幅をＷ２と、最初のエッチングにより形成された幅Ｗ１よりも小さくすることができる。

そして、図４２に示した本発明の実施の形態３によるＤＲＡＭの製造工程において、キャパシタ下部電極１７０ａ、１７０ｂ（図４２参照）と粒状結晶７４（図４２参照）とを形成した工程と同様の工程により、図４６に示すように、開口部６１ａ、６１ｂの内部にキャパシタ下部電極１７０ａ、１７０ｂと粒状結晶７４とを形成する。

その後、誘電体膜１５０（図４３参照）などを形成することにより、図４３に示すような構造を得る。

図４７は、本発明の実施の形態３によるＤＲＡＭの第２の変形例を示した断面図である。図４７を参照して、本発明の実施の形態３によるＤＲＡＭの第２の変形例は、基本的には、図３９に示した本発明の実施の形態３によるＤＲＡＭと同様の構造を備えている。ただし、この図４７に示した本発明の実施の形態３によるＤＲＡＭの第２の変形例では、キャパシタ下部電極１７０ａ、１７０ｂの側面が湾曲面を有している。このため、キャパシタ下部電極１７０ａ、１７０ｂの側面の表面積を、図３９に示したようなキャパシタの下部電極１７０ａ、１７０ｂのように平面状にした場合よりも、大きくすることができる。このため、一定のキャパシタ容量を確保しながら、従来よりもよりキャパシタの占有面積を小さくすることができ、この結果、半導体装置をより微細化することが可能となる。

図４８および４９は、図４７に示した本発明の実施の形態３によるＤＲＡＭの第２の変形例の製造工程を説明するための断面図である。図４８および４９を参照して、以下に本発明の実施の形態３によるＤＲＡＭの第２の変形例の製造工程を説明する。

まず、図４０に示した本発明の実施の形態３によるＤＲＡＭの製造工程の第１工程を実施する。ただし、第３の層間絶縁膜７７（図４８参照）をドライエッチングする際に、このエッチングの雰囲気圧力を高圧にする。これにより、図４８に示すように、開口部６１ａ、６１ｂの内部における第３の層間絶縁膜７７の側面を湾曲面を有するように形成することができる。なお、このエッチング工程においては、第３の層間絶縁膜７７の側面を保護する膜を形成するためのエッチングガスの雰囲気ガスへの混入量を減少させてもよい。このエッチング工程において用いるエッチングガスとしては、ＣＨＦ₃／ＣＦ₄系のガスを用いてもよい。この場合には、ＣＦ₄の流量を増やすことが湾曲面を形成することに対し有効であり、また、Ｏ₂などのガスを混合することも有効である。

次に、図４９に示すように、本発明の実施の形態３によるＤＲＡＭの図４２に示した製造工程と同じように、開口部６１ａ、６１ｂの内部にキャパシタ下部電極１７０ａ、１７０ｂと粒状結晶７４とを形成する。

その後、誘電体膜１５０（図４７参照）などを形成することにより、図４７に示すような構成を得る。なお、このようにキャパシタ下部電極１７０ａ、１７０ｂの側面を湾曲面を有するように形成することは、図１〜２６に示した本発明の実施の形態１によるＤＲＡＭのキャパシタ下部電極に適用しても、また他の円筒型キャパシタ下部電極を有する実施例に適用しても同様の効果が得られる。

（実施の形態４）
図５０は、本発明の実施の形態４によるＤＲＡＭの断面図を示している。ここで、図５０に示したメモリセル領域の断面は、図１に示したＤＲＡＭのメモリセルの平面模式図の線分５００−５００における断面を示している。そして、この図５０に示した本発明の実施の形態４によるＤＲＡＭは、基本的には図２に示した本発明の実施の形態１によるＤＲＡＭと同様の構造を備える。ただし、この実施の形態４によるＤＲＡＭでは、キャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に後述する製造工程に示すように空隙が形成され、この空隙において誘電体膜１５０とキャパシタ上部電極１５１とが形成されている。また、第３の層間絶縁膜７７の上部表面の位置はキャパシタ下部電極１７０ａの頂面とほぼ同様の高さに位置するように形成されている。このように、本発明の実施の形態４によるＤＲＡＭでは、後述する製造工程においてキャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に空隙を形成するので、キャパシタ下部電極１７０ａの側面をキャパシタとして利用できる。このため、キャパシタ下部電極１７０ａの形状を変えずに、キャパシタの容量を増大させることができる。

また、第３の層間絶縁膜７７をメモリセル領域から周辺回路領域にまで延在するように形成しているので、メモリセル領域と周辺回路領域とにおいてキャパシタ上部電極１５１上に第４の層間絶縁膜を形成した場合でも、メモリセル領域と周辺回路領域との間における上記第４の層間絶縁膜の上部表面において段差の発生を防止できる。また、後述する製造工程において示すように、キャパシタ下部電極１７０ａの側面のみに空隙を形成するので、キャパシタ下部電極１７０ａの底面においてはキャパシタ下部電極１７０ａと第２の層間絶縁膜３７とが上記空隙を形成した際にも、常に接触した状態になっている。このため、上記空隙が形成された状態で半導体基板を洗浄するような工程においても、キャパシタ下部電極１７０ａの底面が第２の層間絶縁膜３７と接触していることにより、この第２の層間絶縁膜３７が物理的な衝撃に対する補強部材として作用する。このため、上記したような洗浄工程などにおける物理的な振動によりキャパシタ下部電極１７０ａが折損するといった問題の発生を防止できる。

図５１〜５５は、図５０に示した本発明の実施の形態４によるＤＲＡＭの製造工程を説明するための断面図である。図５１〜５５を参照して、本発明の実施の形態４によるＤＲＡＭの製造工程を説明する。

まず、図３〜９に示した本発明の実施の形態１によるＤＲＡＭの製造工程を実施した後、第２の層間絶縁膜３７（図５１参照）上にシリコン窒化膜５８（図５１参照）と第３の層間絶縁膜７７（図５１参照）とを形成する。第３の層間絶縁膜７７上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして第３の層間絶縁膜７７の一部を異方性エッチングにより除去する。これにより開口部６１（図５１参照）を形成する。そして、開口部６１の底部においてシリコン窒化膜５８をエッチングにより除去する。ここで、図３９に示した本発明の実施の形態３のように、エッチングにより開口部６１の幅を広げてもよい。このようにすることにより、さらに実施の形態３と同様の効果が得られる。その後、第３の層間絶縁膜７７上と開口部６１の内部とにシリコン窒化膜９９（図５１参照）を形成する。このようにして、図５１に示すような構造を得る。この際、開口部６１の底部におけるシリコン窒化膜５８を除去せずに、シリコン窒化膜９９を第３の層間絶縁膜７７上と開口部６１の内部とに形成してもよい。

次に、シリコン窒化膜９９の一部を異方性エッチングにより除去することにより、開口部６１の内部にシリコン窒化膜からなるサイドウォール１００を形成することにより、図５２に示すような構造を得る。

次に、図５３に示すように、第３の層間絶縁膜７７上と開口部６１内部とにポリシリコンやアモルファスシリコンなどの導電体膜１０１を形成する。

次に、実施の形態１と同様にエッチングなどにより第３の層間絶縁膜７７上に位置する導電体膜１０１の一部を除去する。これにより、図５４に示すような構造を得る。この工程により、各ビットごとのキャパシタ下部電極１７０ａが分離される。

次に、エッチングによりシリコン窒化膜からなるサイドウォール１００を選択的に除去することにより、キャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に空隙を形成する。このようにして、図５５に示すような構造を得る。

その後、誘電体膜１５０（図５０参照）などを形成することにより、図５０に示すような構造を得る。なお周辺回路領域は図３〜１３に示した本発明の実施の形態１によるＤＲＡＭの周辺回路領域と同様の製造工程により形成される。

図５６は、本発明の実施の形態４によるＤＲＡＭの第１の変形例を示した断面図である。図５６を参照して、本発明の実施の形態４によるＤＲＡＭの第１の変形例は、基本的には図５０に示した本発明の実施の形態４によるＤＲＡＭと同様の構造を備える。ただし、この第１の変形例では、キャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に位置するシリコン窒化膜からなるサイドウォール１００が一部残存した状態で、キャパシタが形成されている。このように、サイドウォール１００を一部残存させているので、このサイドウォール１００の残存量を変更することで、キャパシタとして作用するキャパシタ下部電極１７０ａの外部側面の表面積を変更することができる。これにより、キャパシタ下部電極１７０ａの構造を変更することなく、キャパシタの容量を変更することが可能となる。また、残存するサイドウォール１００の一部も物理的衝撃に対する上記補強部材の一部として作用するので、洗浄工程などにおける物理的な振動によるキャパシタ下部電極１７０ａの折損といった問題の発生をより有効に防止できる。

図５７は、図５６に示した本発明の実施の形態４によるＤＲＡＭの第１の変形例の製造工程を説明するための断面図である。以下、図５７を参照して、本発明の実施の形態４によるＤＲＡＭの第１の変形例の製造工程を説明する。

まず、図５１〜５４に示した本発明の実施の形態４によるＤＲＡＭの製造工程を実施した後、図５７に示すように、サイドウォール１００の一部が残存するようにサイドウォール１００の一部をエッチングにより除去する。この際、ウェットエッチングを用いる場合には、エッチング液への浸漬時間を制御することにより、このようにサイドウォール１００の一部のみを除去することができる。

その後、誘電体膜１５０（図５６参照）などを形成することにより、図５６に示すような構造を得る。

図５８は、本発明の実施の形態４によるＤＲＡＭの第２の変形例を示した断面図である。図５８を参照して、本発明の実施の形態４によるＤＲＡＭの第２の変形例は、基本的には図５０に示した本発明の実施の形態４によるＤＲＡＭと同様の構造を備える。ただし、図５８に示した本発明の実施の形態４によるＤＲＡＭの第２の変形例では、後述する製造工程において、キャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に位置する空隙が、キャパシタ下部電極１７０ａの底面の一部も露出させるように形成されている。そして、このキャパシタ下部電極１７０ａの底面の一部もその上に誘電体膜１５０などが形成されることにより、キャパシタとして作用している。このように形成することで、キャパシタの容量をより増大させることができる。

図５９は、図５８に示した本発明の実施の形態４によるＤＲＡＭの第２の変形例の製造工程を説明するための断面図である。図５９を参照して、以下に本発明の実施の形態４によるＤＲＡＭの第２の変形例の製造工程を説明する。

まず、図５１〜５４に示した本発明の実施の形態４によるＤＲＡＭの製造工程を実施した後、図５９に示すように、キャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に位置するサイドウォール１００（図５４参照）を除去するエッチングを実施した後、そのサイドウォール１００の下に位置する第２の層間絶縁膜３７の一部も除去するようにエッチングを行なう。このようにして、キャパシタ下部電極１７０ａの外部側面と底面の一部とを露出させるように、空隙を形成することができる。そして、このときキャパシタ下部電極１７０ａの底面のその他の一部は、第２の層間絶縁膜３７と接触した状態なので、この後に洗浄工程などを実施した場合でも、洗浄工程などにおける物理的な衝撃に対して、第２の層間絶縁膜３７がキャパシタ下部電極１７０ａの折損などを防止する補強部材として作用する。

その後、誘電体膜１５０（図５８参照）などを形成することにより、図５８に示すような構造を得る。

図６０は、本発明の実施の形態４によるＤＲＡＭの第３の変形例を示した断面図である。図６０を参照して、本発明の実施の形態４によるＤＲＡＭの第３の変形例は、基本的には図５０に示した本発明の実施の形態４によるＤＲＡＭと同様の構造を備える。ただし、この本発明の実施の形態４によるＤＲＡＭの第３の変形例では、キャパシタ下部電極１７０ａの内側表面に粒状結晶７４が形成されている。このため、キャパシタ下部電極１７０ａの占有面積を大きくすることなく、キャパシタ下部電極１７０ａの表面積を大きくすることができる。これにより、キャパシタの容量を大きくすることができる。その結果、一定のキャパシタ容量を確保しながら、キャパシタ下部電極１７０ａの占有面積を小さくすることができる。これにより、半導体装置の微細化を図ることが可能となる。

図６１〜６３は、図６０に示した本発明の実施の形態４によるＤＲＡＭの第３の変形例の製造工程を説明するための断面図である。以下、図６１〜６３を参照して、本発明の実施の形態４によるＤＲＡＭの第３の変形例の製造工程を説明する。

まず、図５１〜５３に示した本発明の実施の形態４によるＤＲＡＭの製造工程を実施した後、導電体膜１０１上に粒状結晶７４を実施の形態１などで用いた工程と同様の工程により形成する。このようにして、図６１に示すような構造を得る。

次に、図６２に示すように、第３の層間絶縁膜７７上に位置する導電体膜１０１と粒状結晶７４とをエッチングにより除去する。なお、ここではＣＭＰ法を用いてもよい。

次に、開口部６１の内部におけるサイドウォール１００をエッチングにより除去することにより、図６３に示すように、キャパシタ下部電極１７０ａと第３の層間絶縁膜７７との間に空隙を形成する。

その後、キャパシタの誘電体膜１５０（図６０参照）などを形成することにより、図６０に示したような構造を得る。

図６４は、本発明の実施の形態４によるＤＲＡＭの第４の変形例を示した断面図である。図６４を参照して、本発明の実施の形態４によるＤＲＡＭの第４の変形例は、基本的には、図５０に示した本発明の実施の形態４によるＤＲＡＭと同様の構造を備える。ただし、この本発明の実施の形態４によるＤＲＡＭの第４の変形例では、キャパシタ下部電極１７０ａの内側表面および外部側面全体に粒状結晶７４が形成されている。このため、キャパシタ下部電極１７０ａの占有面積を大きくすることなく、キャパシタ下部電極１７０ａの表面積をより大きくできる。これにより、一定のキャパシタ容量を確保しながら、従来よりキャパシタ下部電極１７０ａの占有面積をより小さくすることが可能となる。この結果、半導体装置をより微細化することができる。また、ここで、開口部６１を形成した後、実施の形態３のようにこの開口部６１の幅をエッチングにより広げることにより、キャパシタ下部電極１７０ａと他のキャパシタ下部電極との間に位置する第３の層間絶縁膜７７の幅を写真製版加工により形成可能な最終加工寸法よりも小さくしてもよい。これにより、半導体装置をより高集積化することが可能となる。

図６５は、図６４に示した本発明の実施の形態４によるＤＲＡＭの第４の変形例の製造工程を説明するための断面図である。図６５を参照して、図６４に示した本発明の実施の形態４によるＤＲＡＭの第４の変形例の製造工程を説明する。

まず、図５１〜５５に示した本発明の実施の形態４によるＤＲＡＭの製造工程を実施する。その後、キャパシタ下部電極１７０ａの表面に本発明の実施の形態１で用いた工程と同じ工程により粒状結晶７４（図６５参照）を形成する。このようにして、図６５に示すような構造を得る。

その後、誘電体膜１５０（図６４参照）などを形成することにより、図６４に示したような構造を得る。

（実施の形態５）
図６６は、本発明の実施の形態５によるＤＲＡＭを示した断面図である。図６６を参照して、本発明の実施の形態５によるＤＲＡＭは、基本的には図５０に示した本発明の実施の形態４によるＤＲＡＭと同様の構造を備える。ただし、この実施の形態５によるＤＲＡＭのキャパシタ下部電極１０５は、厚膜型の形状を有している。そして、このように本発明の実施の形態５によるＤＲＡＭでは、キャパシタ下部電極１０５の側面と第３の層間絶縁膜７７との間に空隙を形成し、キャパシタ下部電極１０５の側面上に誘電体膜１５０およびキャパシタ上部電極１５１を形成しているので、キャパシタの容量を増大させることができる。また、キャパシタ下部電極１０５の側面と第３の層間絶縁膜７７との間にのみ、後述する製造工程において空隙を形成するので、このような空隙を形成した状態において、キャパシタ下部電極１０５の底面と第２の層間絶縁膜３７とが接触した状態にすることができる。このため、上記空隙が形成された状態で、この半導体装置が形成されている半導体基板を洗浄するような工程を実施しても、このキャパシタ下部電極１０５の底面と接触している第２の層間絶縁膜３７が補強部材として作用し、上記洗浄工程などにおける物理的な振動によりキャパシタ下部電極１０５の一部が折損するというような問題の発生を防止できる。

また、キャパシタ下部電極１０５が第３の層間絶縁膜７７に埋込まれた状態になっているので、このキャパシタ下部電極１０５に起因して、メモリセル領域と周辺回路領域等における第４の層間絶縁膜２０５の上部表面に段差が発生することを防止できる。このため、第４の層間絶縁膜２０５上にアルミニウムなどからなる配線層を写真製版加工により形成する場合にも、第４の層間絶縁膜２０５の上部表面に段差があることに起因してこの配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明なことに起因して、上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時に、キャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、この実施の形態５において、開口部６１の幅をエッチングにより広げることにより、キャパシタ下部電極１０５と他のキャパシタ下部電極との間に位置する第３の層間絶縁膜７７の一部の幅を写真製版加工により形成可能な最小加工寸法より小さくしてもよい。これにより、従来よりもキャパシタ下部電極１０５と他のキャパシタ下部電極との間の間隔を小さくすることができる。この結果、半導体装置をより高集積化することも可能となる。

図６７〜６９は、図６６に示した本発明の実施の形態５によるＤＲＡＭの製造工程を説明するための断面図である。図６７〜６９を参照して、以下に本発明の実施の形態５によるＤＲＡＭの製造工程を説明する。

まず、図５１および５２に示した本発明の実施の形態４によるＤＲＡＭの製造工程を実施した後、図６７に示すように第３の層間絶縁膜７７上と開口部６１内部とに、アモルファスシリコンなどからなる誘電体膜１０４を形成する。

次に、ドライエッチングもしくはＣＭＰ法を用いて、第３の層間絶縁膜７７上に位置する誘電体膜１０４の一部を除去することにより、図６８に示すような構造を得る。このようにして、キャパシタ下部電極１０５が形成される。

次に、図６９に示すようにサイドウォール１００（図６８参照）をエッチングにより除去することにより、キャパシタ下部電極１０５と第３の層間絶縁膜７７との間に空隙を形成する。

その後、キャパシタ下部電極１０５の表面と第３の層間絶縁膜７７上とに誘電体膜１５０（図６６参照）などを形成することにより、図６６に示すような構造を得る。なお周辺回路領域は図３〜１３に示した本発明の実施の形態１によるＤＲＡＭの周辺回路領域と同様の製造工程により形成される。

図７０は、本発明の実施の形態５によるＤＲＡＭの変形例を示した断面図である。図７０を参照して、本発明の実施の形態５によるＤＲＡＭの変形例は、基本的には図６６に示した本発明の実施の形態５によるＤＲＡＭと同様の構造を備える。ただし、この本発明の実施の形態５によるＤＲＡＭの変形例では、キャパシタ下部電極１０５の表面に粒状結晶７４が形成されている。このため、図６６に示した本発明の実施の形態５による効果に加えて、キャパシタ下部電極１０５の占有面積を大きくすることなく、キャパシタ下部電極の表面積をより大きくすることが可能となる。これにより、キャパシタの容量を大きくすることができる。このため、一定のキャパシタ容量を確保しながら、従来よりキャパシタ下部電極１０５の占有面積をより小さくすることができる。この結果、半導体装置をより微細化することができる。

図７１は、図７０に示した本発明の実施の形態５によるＤＲＡＭの変形例の製造工程を説明するための断面図である。図７１を参照して、以下に本発明の実施の形態５によるＤＲＡＭの製造工程を説明する。

まず、図６７〜６９に示した本発明の実施の形態５によるＤＲＡＭの製造工程を実施した後、図７１に示すように、キャパシタ下部電極１０５の表面に粒状結晶７４を形成する。この粒状結晶７４の形成工程としては、実施の形態１において用いた粒状結晶を形成する工程と同様の工程を用いる。

その後、第３の層間絶縁膜７７上とキャパシタ下部電極１０５の表面上とに誘電体膜１５０（図７０参照）などを形成することにより、図７０に示すような構造を得る。

（実施の形態６）
図７２は、本発明の実施の形態６によるＤＲＡＭを示した断面図である。図７２におけるメモリセル領域の断面図は、図１に示したＤＲＡＭのメモリセルの平面模式図における線分７００−７００における断面を示している。

図７２を参照して、本発明の実施の形態６によるＤＲＡＭのメモリセル領域においては、半導体基板１の主表面に活性領域３９を囲むようにトレンチ分離酸化膜４０が形成されている。半導体基板１の主表面には、ソース／ドレイン領域２０１ｂ、２０１ｃが形成されている。半導体基板１の主表面上には、ゲート絶縁膜４２ｂを介してゲートで４３ｂが形成されている。ゲート電極４３ｂ上にはシリコン窒化膜４４ｂが形成されている。シリコン窒化膜４４ｂとゲート電極４３ｂとゲート絶縁膜４２ｂとの側面には、シリコン窒化膜からなるサイドウォール４６ｃ、４６ｄが形成されている。シリコン窒化膜４４ｂとサイドウォール４６ｃ、４６ｄと半導体基板１の主表面上とには、ノンドープトシリコン酸化膜４７が形成されている。ノンドープトシリコン酸化膜４７上には、第１の層間絶縁膜４８が形成されている。第１の層間絶縁膜４８上には、ドープトポリシリコン膜５２と高融点金属シリサイド膜５３とからなるビット線１７４が形成されている。ビット線１７４上には、シリコン窒化膜５４が形成されている。シリコン窒化膜５４とビット線１７４との側面には、シリコン窒化膜からなるサイドウォール５５ａ、５５ｂが形成されている。シリコン窒化膜５４とサイドウォール５５ａ、５５ｂと第１の層間絶縁膜４８との上には、第２の層間絶縁膜３７が形成されている。第１および第２の層間絶縁膜４８、３７とノンドープトシリコン酸化膜４７との一部を除去することにより、開口部１１０が形成されている。そして、この第２の層間絶縁膜３７は、メモリセル領域から周辺回路領域にまで延在するように形成されている。開口部１１０の内部には、アモルファスシリコンもしくはポリシリコンからなるキャパシタ下部電極１１２が、その一部が第２の層間絶縁膜３７の上方に延びるように形成されている。キャパシタ下部電極１１２上と第２の層間絶縁膜３７上とに、誘電体膜１５０が形成されている。誘電体膜１５０上には、キャパシタ上部電極１５１が形成されている。キャパシタ下部電極１５１上には、第３の層間絶縁膜２０５が形成されている。そして、この実施の形態６によるＤＲＡＭの周辺回路領域における構造は、基本的に図２に示した本発明の実施の形態１によるＤＲＡＭと同様である。

このように、本発明の実施の形態６によるＤＲＡＭでは、キャパシタ下部電極１１２が、第２の層間絶縁膜３７に部分的に埋込まれた状態になっている。このため、従来と比べて、メモリセル領域における第２の層間絶縁膜３７の上部表面と、キャパシタ下部電極１１２の頂面との段差を小さくすることができる。これにより、第３の層間絶縁膜２０５をメモリセル領域と周辺回路領域とに形成した場合でも、第３の層間絶縁膜２０５の上部表面において、メモリセル領域と周辺回路領域との間における段差を小さくすることができる。この結果、第３の層間絶縁膜２０５上にアルミニウムなどからなる配線層を写真製版加工により形成する場合にも、第３の層間絶縁膜２０５の上部表面の段差に起因して、この配線層のパターンが不鮮明になることを防止できる。その結果、この配線層のパターンが不鮮明なために上記配線層の断線や短絡といった問題の発生を防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。

また、図７２に示すように、キャパシタ下部電極１１２とシリコン窒化膜５４とサイドウォール５５ｂとが接触しているので、後述する製造工程において、開口部１１０を形成するためのエッチングにおいて、シリコン窒化膜５４とサイドウォール５５ｂとをマスクとして利用できる。このため、従来のように、キャパシタ下部電極と、半導体基板１の主表面におけるソース／ドレイン領域２０１ｂとを接続するためのコンタクトホールを形成するために、レジストパターンのパターニングをする工程が不要となる。このため、製造工程数を削減することができる。

図７３〜７７は、図７２に示した本発明の実施の形態６によるＤＲＡＭの製造工程を説明するための断面図である。図７３〜７７を参照して、以下に本発明の実施の形態６によるＤＲＡＭの製造工程を説明する。

まず、半導体基板１（図７３参照）の主表面に活性領域３９を囲むようにトレンチ分離酸化膜４０（図７３参照）を形成する。半導体基板１の主表面上にゲート絶縁膜となるシリコン酸化膜（図示せず）を形成する。シリコン酸化膜上にゲート電極となるポリシリコン膜（図示せず）を形成する。ポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、上記シリコン窒化膜、ポリシリコン膜、シリコン酸化膜の一部をエッチングにより除去する。このようにして、ゲート絶縁膜４２ｂ（図７３参照）、ゲート電極４３ｂ（図７３参照）、シリコン窒化膜４４ｂ（図７３参照）を形成する。その後、レジストパターンを除去する。次に、全体を覆うようにシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜の一部を異方性エッチングにより除去することにより、ゲート絶縁膜４２ｂ、ゲート電極４３ｂ、シリコン窒化膜４４ｂの側面にサイドウォール４６ｃ、４６ｄ（図７３参照）を形成する。全体を覆うように、ノンドープトシリコン酸化膜４７（図７３参照）を形成する。ノンドープトシリコン酸化膜４７上に第１の層間絶縁膜４８（図７３参照）を形成する。第１の層間絶縁膜４８上にドープトポリシリコン膜（図示せず）を形成する。ドープトポリシリコン膜上に高融点金属シリサイド膜（図示せず）を形成する。高融点金属シリサイド膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、上記シリコン窒化膜、高融点金属シリサイド膜、ドープトポリシリコン膜の一部を除去することにより、ドープトポリシリコン膜５２（図７３参照）と高融点金属シリサイド膜５３（図７３参照）とからなるビット線１７４（図７３参照）とシリコン窒化膜５４（図７３参照）とを形成する。全体を覆うようにシリコン窒化膜（図示せず）を形成した後、このシリコン窒化膜の一部を異方性エッチングにより除去することにより、サイドウォール５５ａ、５５ｂ（図７３参照）を形成する。シリコン窒化膜５４上に第２の層間絶縁膜３７（図７３参照）を形成する。第２の層間絶縁膜３７上にボロンドープトシリコン酸化膜６０（図７３参照）を形成する。このようにして、図７３に示すような構造を得る。なお、周辺回路領域における電界効果型トランジスタおよび配線の製造工程は、本発明の実施の形態１によるＤＲＡＭの周辺回路領域の電界効果型トランジスタおよび配線の製造工程と同様である。

次に、ボロンドープトシリコン酸化膜６０上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして用いて、ボロンドープトシリコン酸化膜６０と第２の層間絶縁膜３７と第１の層間絶縁膜４８とノンドープトシリコン酸化膜４７との一部を除去することにより、開口部１１０（図７４参照）を形成する。この開口部１１０を形成するエッチングにおいては、シリコン窒化膜５４、４４ｂと、サイドウォール５５ｂ、４６ｃとが、マスクの一部として使用されることになり、開口部１１０を自己整合的にソース／ドレイン領域２０１ｂにまで到達させることができる。その後、レジストパターンを除去することにより、図７４に示すような構造を得る。

ここで、開口部１１０の幅を等方性エッチングを用いることによって、この開口部１１０の幅を広げてもよい。これにより、開口部１１０と他のキャパシタ下部電極のための開口部との間に位置する第２の層間絶縁膜３７の一部の幅を写真製版加工による形成可能な最小加工寸法よりも小さくすることが可能となる。これにより、この開口部１１０においてキャパシタ下部電極１１２（図７２参照）を形成した場合にも、このキャパシタ下部電極１１２と他のキャパシタ下部電極との間の間隔を従来よりも小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。

次に、図７５に示すように、ボロンドープトシリコン酸化膜６０上と開口部１１０の内部とにアモルファスシリコンなどからなる導電体膜１１１を形成する。

次に、図７６に示すように、ボロンドープトシリコン酸化膜６０上に位置する導電体膜１１１（図７５参照）をドライエッチングもしくはＣＭＰ法を用いて除去することにより、キャパシタ下部電極１１２を形成する。

次に、図７７に示すように、ボロンドープトシリコン酸化膜（図７６参照）をエッチングにより除去する。

その後、キャパシタ下部電極１１２上と第２の層間絶縁膜３７上とに誘電体膜１５０（図７２参照）などを形成することにより、図７２に示すような構造を得る。

図７８は、本発明の実施の形態６によるＤＲＡＭの第１の変形例を示した断面図である。図７８を参照して、本発明の実施の形態６によるＤＲＡＭの第１の変形例は、基本的には図７２に示した本発明の実施の形態６によるＤＲＡＭと同じ構造を備える。但し、この本発明の実施の形態６によるＤＲＡＭの第１の変形例では、キャパシタ下部電極１１２の内部表面に粒状結晶７４が形成されている。このため、キャパシタ下部電極１１２の半導体基板１上での占有面積を大きくすることなく、キャパシタ下部電極１１２の表面積を大きくすることができる。これにより、キャパシタの容量を大きくすることができる。この結果、一定のキャパシタ容量を確保しつつキャパシタ下部電極１１２の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。

この実施の形態６によるＤＲＡＭの第１の変形例の製造工程としては、図７３〜７５に示した本発明の実施の形態６によるＤＲＡＭの製造工程を実施した後、図２２に示した本発明の実施の形態１によるＤＲＡＭの第３の変形例の製造工程を実施する。その後、図７６および７７に示した本発明の実施の形態６によるＤＲＡＭの製造工程を実施することにより、図７８に示すような構造を得ることができる。

図７９は、本発明の実施の形態６によるＤＲＡＭの第２の変形例を示した断面図である。図７９を参照して、本発明の実施の形態６によるＤＲＡＭの第２の変形例は、基本的には図７２に示した本発明の実施の形態６によるＤＲＡＭと同様の構造を備える。しかし、この図７９に示した本発明の実施の形態６によるＤＲＡＭの第２の変形例では、キャパシタ下部電極１１２の内側表面および外部側面にも粒状結晶７４が形成されている。このため、キャパシタ下部電極１１２の占有面積を大きくすることなく、キャパシタ下部電極１１２の表面積を大きくすることができる。このため、一定のキャパシタ容量を確保しながら、よりキャパシタ下部電極１１２の占有面積を小さくすることが可能となる。

図８０は、図７９に示した本発明の実施の形態６によるＤＲＡＭの第２の変形例の製造工程を説明するための断面図である。図８０を参照して、以下に本発明の実施の形態６によるＤＲＡＭの第２の変形例の製造工程を説明する。

まず、図７３〜７７に示した本発明の実施の形態６によるＤＲＡＭの製造工程を実施した後、キャパシタ下部電極１１２の表面に粒状結晶７４（図８０参照）を形成する。この粒状結晶７４の形成工程としては、本発明の実施の形態１において粒状結晶を形成するのに用いた工程を用いる。このようにして、図８０に示すような構造を得る。

その後、粒状結晶７４上と第２の層間絶縁膜３７上とに誘電体膜１５０（図７９参照）などを形成することにより、図７９に示すような構造を得る。

図８１は、本発明の実施の形態６によるＤＲＡＭの第３の変形例を示した断面図である。図８１を参照して、本発明の実施の形態６によるＤＲＡＭの第３の変形例は、基本的には図７２に示した本発明の実施の形態６によるＤＲＡＭと同様の構造を備える。ただし、この本発明の実施の形態６によるＤＲＡＭの第３の変形例では、キャパシタ下部電極９２が厚膜型となるように形成されている。そして、この図８１に示した本発明の実施の形態６によるＤＲＡＭの第３の変形例においても、図７２に示した本発明の実施の形態６によるＤＲＡＭと同様の効果が得られる。

この図８１に示した本発明の実施の形態６によるＤＲＡＭの第３の変形例の製造工程としては、まず、図７３および７４に示した、本発明の実施の形態６によるＤＲＡＭの製造工程を実施した後、図２８および２９に示した本発明の実施の形態２によるＤＲＡＭの製造工程を実施する。このようにして、図８１に示すような構造を得る。

図８２は、本発明の実施の形態６によるＤＲＡＭの第４の変形例を示した断面図である。図８２を参照して、本発明の実施の形態６によるＤＲＡＭの第４の変形例は、基本的には図８１に示した本発明の実施の形態６によるＤＲＡＭの第３の変形例と同様の構造を備える。しかし、この図８２に示した第４の変形例では、キャパシタ下部電極９２の側面にサイドウォール９６、９７を備えている。サイドウォール９６、９７は、その表面の少なくとも１部が曲面状に形成されている。このため、キャパシタ下部電極９２にサイドウォール９６、９７を形成しない場合よりも、キャパシタ下部電極９２の側面における表面積を大きくすることができる。これにより、キャパシタ容量を大きくすることが可能となる。このため、一定のキャパシタ容量を確保しながら、従来よりキャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。

この図８２に示した本発明の実施の形態６によるＤＲＡＭの第４の変形例の製造工程としては、図７３および７４に示した本発明の実施の形態６によるＤＲＡＭの製造工程を実施した後、図２８および２９に示した本発明の実施の形態２によるＤＲＡＭの製造工程を実施する。その後、図３１、３２に示した本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程を実施する。このようにして、図８２に示すような構造を得る。

図８３は、本発明の実施の形態６によるＤＲＡＭの第５の変形例を示した断面図である。図８３を参照して、本発明の実施の形態６によるＤＲＡＭの第５の変形例は、基本的には図８２に示した本発明の実施の形態６によるＤＲＡＭの第４の変形例と同様の構造を備えるが、キャパシタ下部電極９２の側面に形成されたサイドウォール９６、９７の表面に粒状結晶９８をさらに備える。このため、この本発明の実施の形態６によるＤＲＡＭの第５の変形例は、粒状結晶９８を備えるので、キャパシタ下部電極９２の占有面積を大きくすることなく、キャパシタ下部電極の表面積をさらに大きくすることができる。これにより、キャパシタの容量を大きくすることができる。これにより、一定のキャパシタ容量を確保しながら、従来よりキャパシタ下部電極９２の占有面積を小さくすることができ、半導体装置をより微細化することができる。

この図８３に示した本発明の実施の形態６によるＤＲＡＭの第５の変形例の製造工程としては、まず、図７３および７４に示した本発明の実施の形態６によるＤＲＡＭの製造工程を実施した後、図２８および２９に示した本発明の実施の形態２によるＤＲＡＭの製造工程を実施する。そして、図３１および３２に示した本発明の実施の形態２によるＤＲＡＭの第１の変形例の製造工程を実施した後、図３６に示した本発明の実施の形態２によるＤＲＡＭの第３の変形例の製造工程を実施する。このようにして、図８３に示すような構造を得る。

図８４は、本発明の実施の形態６によるＤＲＡＭの第６の変形例を示した断面図である。図８４を参照して、本発明の実施の形態６によるＤＲＡＭの第６の変形例は、基本的には図８３に示した本発明の実施の形態６によるＤＲＡＭの第５の変形例と同様の構造を備える。ただし、この図８４に示した第６の変形例では、キャパシタ下部電極９２の上部表面にも粒状結晶９８が形成されている。このため、キャパシタ下部電極９２の占有面積を大きくせずに、キャパシタ下部電極９２の表面積をより大きくすることができる。これにより、図８３に示した本発明の実施の形態６によるＤＲＡＭの第５の変形例と同様の効果が得られる。

この図８４に示した本発明の実施の形態６によるＤＲＡＭの第６の変形例の製造工程は、図８３に示した本発明の実施の形態６によるＤＲＡＭの第５の変形例の製造工程によりサイドウォール９６、９７を形成した後、図３８に示す本発明の実施の形態２によるＤＲＡＭの第４の変形例の製造工程を実施することにより、図８４に示すような構造を得る。

（実施の形態７）
図８５は、本発明の実施の形態７によるＤＲＡＭのメモリセルの平面模式図である。この実施の形態７によるＤＲＡＭのメモリセルは、基本的には図１に示した本発明の実施の形態１によるＤＲＡＭのメモリセルと同様の構造を備える。しかし、この実施の形態７によるＤＲＡＭにおいては、コンタクトホール４９の幅よりもビット線１７４の幅の方が小さくなっている。そして、線分５００−５００における断面を、図８６に示す。図８６を参照して、本発明の実施の形態７によるＤＲＡＭは、基本的には図１６に示した本発明の実施の形態１によるＤＲＡＭの第１の変形例と同様の構造を備える。ただし、この図８６に示した本発明の実施の形態７によるＤＲＡＭは、ビット線１７４の幅がコンタクトホール４９の幅よりも小さくなるように形成されている。このため、図１６に示した本発明の実施の形態１によるＤＲＡＭの第１の変形例による効果に加えて、従来のように、ビット線１７４の幅をコンタクトホール４９の幅よりも大きくする場合に比べて、半導体装置をより微細化することができる。また、ビット線１７４は第２の層間絶縁膜３７と直接接触しており、ビット線１７４と第２の層間絶縁膜３７との間にシリコン窒化膜などの配線保護絶縁膜は形成されていない。このため、従来のように、ビット線１７４上に配線保護絶縁膜を形成する場合よりも、メモリセル領域において形成される層の数を削減することができる。これにより、メモリセル領域における第４の層間絶縁膜２０５の上部表面の高さを低くすることが可能となり、第４の層間絶縁膜２０５の上部表面のメモリセル領域における高さと周辺回路領域における高さとの段差をより低減することが可能となる。これにより、第４の層間絶縁膜２０５上にアルミニウムなどからなる配線層を写真製版加工により形成する場合にも、第４の層間絶縁膜２０５の上部表面における上記段差に起因して、この配線層のパターンが不鮮明になることを防止できる。これにより、上記配線層の断線や短絡といった欠陥の発生を防止でき、高集積化しつつキャパシタの容量を確保するとともに高い信頼性を有する半導体装置を得ることができる。

この図８６に示した本発明の実施の形態７によるＤＲＡＭの製造工程は、基本的には図１６に示した本発明の実施の形態１によるＤＲＡＭの第１の変形例の製造工程と同様であるが、図７に示した製造工程において、コンタクトホール４９の内部にチタンなどの高融点金属膜１２７およびタングステン膜１２６を形成する。そして、このタングステン膜１２６上にレジストパターンを形成した後、このレジストパターンをマスクとして、タングステン膜１２６と高融点金属膜１２７との一部をエッチングにより除去することによって、図８６に示すようなビット線１７４を形成する。そして、このビット線１７４上には、シリコン窒化膜などの配線保護絶縁膜を形成しないので、第２の層間絶縁膜３７を形成した後、その表面の平坦化がより容易になる。

図８７は、本発明の実施の形態７によるＤＲＡＭの変形例を示した断面図である。図８７を参照して、本発明の実施の形態７によるＤＲＡＭの変形例は、基本的には図８６に示した本発明の実施の形態７によるＤＲＡＭと同様の構造を備える。ただし、この図８７に示した本発明の実施の形態７によるＤＲＡＭの変形例では、コンタクトホール４９の内部にリンドープトポリシリコンからなるプラグ１２８を形成する。このプラグ１２８上にチタンなどの高融点金属膜１２７とタングステン膜１２６とからなるビット線１７４を形成する。そして、このビット線１７４の幅はコンタクトホール４９の幅よりも小さくなるように形成されている。このように形成することで、図８６に示した本発明の実施の形態７によるＤＲＡＭと同様の効果が得られる。

図８７に示した本発明の実施の形態７によるＤＲＡＭの変形例の製造工程は、基本的には図８６に示した本発明の実施の形態７によるＤＲＡＭと同様である。ただし、この図８７に示した実施の形態７によるＤＲＡＭの変形例のビット線１７４を形成する工程は、まずコンタクトホール４９の内部にリンドープトポリシリコンからなるプラグ１２８を形成した後、ビット線１７４を形成している。

（実施の形態８）
図８８は、本発明の実施の形態８によるＤＲＡＭの断面図である。この実施の形態８によるＤＲＡＭのメモリセル領域の構造は、基本的には図２に示した本発明の実施の形態１によるＤＲＡＭのメモリセル領域の構造と同様である。また、実施の形態８によるＤＲＡＭの周辺回路領域の構造は、基本的には図２に示した本発明の実施の形態１によるＤＲＡＭの周辺回路領域の構造と同様である。しかし、この図８８に示した本発明の実施の形態８によるＤＲＡＭでは、周辺回路領域において、第４の層間絶縁膜２０５上に形成される配線とキャパシタ上部電極１５１とを接続するためのコンタクトホール１３５が形成されている。また、コンタクトホール１３５の下に位置する領域には、周辺回路領域における電界効果トランジスタなどの周辺回路素子を保護するためのダミー配線１３８が形成されている。このように、ダミー配線１３８を備えるので、コンタクトホール１３５を形成するエッチングにおいて、コンタクトホール１３５がキャパシタ上部電極１５１および誘電体膜１５０を突き抜けてその下に位置する第３の層間絶縁膜５９などに到達した場合でも、ドープトポリシリコン膜５２と高融点金属シリサイド膜５３とからなるダミー配線１３８においてそのエッチングの進行を停止させることができる。その結果、このダミー配線１３８の下に位置する上記周辺回路素子が上記エッチングによって損傷を受けることを防止できる。これにより、半導体装置がこの周辺回路素子の損傷に起因して動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。

この図８８に示した本発明の実施の形態８によるＤＲＡＭの製造工程は、基本的には図３〜１４に示した本発明の実施の形態１によるＤＲＡＭの製造工程と同様である。ただし、ダミー配線１３８は、図２に示した周辺回路領域における配線２０２と同じ工程において形成される。

図８９は、本発明の実施の形態８によるＤＲＡＭの第１の変形例を示した断面図である。図８９を参照して、本発明の実施の形態８によるＤＲＡＭの第１の変形例は、基本的には図８８に示した本発明の実施の形態８によるＤＲＡＭと同様の構造を備える。ただし、図８９に示した本発明の実施の形態８によるＤＲＡＭの第１の変形例では、周辺回路領域において、コンタクトホール１３５の下に位置する領域には、周辺回路領域における配線および電界効果型トランジスタなどの周辺回路素子が形成されていない。これにより、コンタクトホール１３５を形成するためのエッチング工程において、コンタクトホール１３５がキャパシタ上部電極１５１などを突き抜けてその下に位置する第３の層間絶縁膜５９に到達した場合にも、上記エッチングによって周辺回路素子が損傷を受けることがない。

図８９に示した本発明の実施の形態８によるＤＲＡＭの第１の変形例の製造工程は、基本的には図８８に示した本発明の実施の形態８によるＤＲＡＭの製造工程と同様である。ただし、コンタクトホール１３５と周辺回路素子とは、それぞれ平面的に重ならない領域に形成する。

図９０は、本発明の実施の形態８によるＤＲＡＭの第２の変形例を示した断面図である。図９０を参照して、本発明の実施の形態８によるＤＲＡＭの第２の変形例のメモリセル領域は、基本的に図８８に示した本発明の実施の形態８によるＤＲＡＭと同様の構造を備える。そして、周辺回路領域においては、第３の層間絶縁膜５９とシリコン窒化膜５８との一部を除去することにより、開口部３０３が形成されている。開口部３０３の内部には、メモリセル領域におけるキャパシタ下部電極１７０ａと同様の材質からなるダミーのキャパシタ下部電極１４０が形成されている。第３の層間絶縁膜５９上とダミーのキャパシタ下部電極１４０上とには、誘電体膜１５０が形成されている。誘電体膜１５０上にはキャパシタ上部電極１５１が形成されている。そして、コンタクトホール１３５は、ダミーのキャパシタ下部電極１４０の底部においてキャパシタ上部電極１５１に到達している。このように、ダミーのキャパシタ下部電極１４０を形成し、その上部に位置する領域においてコンタクトホール１３５を形成するので、コンタクトホール１３５の深さを、図８８に示した本発明の実施の形態８によるＤＲＡＭにおけるコンタクトホール１３５の深さよりも深くすることができる。これにより、周辺回路領域における配線層２０２（図２参照）にまで到達させる他のコンタクトホール（図示せず）と、本発明の実施の形態８によるＤＲＡＭのコンタクトホール１３５（図９０参照）との深さの差を短縮することができる。その結果、コンタクトホール１３５を形成するためのエッチングにおいて、コンタクトホール１３５の底部においてキャパシタ上部電極１５１が過剰にエッチングされることを防止できる。この結果、そのエッチングがキャパシタ上部電極１５１を突き抜けてその下の第２の層間絶縁膜３７にまで到達することを防止できる。

この図９０に示した本発明の実施の形態８によるＤＲＡＭの第２の変形例の製造工程は、基本的には図８９に示した本発明の実施の形態８によるＤＲＡＭの第１の変形例と同様であるが、ダミーのキャパシタ下部電極１４０は、メモリセル領域におけるキャパシタ下部電極１７０ａを形成する工程により、キャパシタ下部電極１７０ａと同時に形成する。

図９１は、本発明の実施の形態８によるＤＲＡＭの第３の変形例を示した断面図である。図９１を参照して、本発明の実施の形態８によるＤＲＡＭの第３の変形例は、基本的には図９０に示した本発明の実施の形態８によるＤＲＡＭの第２の変形例と同様の構造を備える。ただし、図９１に示した本発明の実施の形態８によるＤＲＡＭの第３の変形例では、ダミーのキャパシタ下部電極１４０の水平方向の幅を小さくし、ダミーのキャパシタ下部電極１４０の内部におけるキャパシタ上部電極１５１の垂直方向の厚さを図９０に示した第２の変形例よりも厚くしている。そして、この垂直方向の厚さが厚くなっているキャパシタ上部電極１５１の上部にコンタクトホール１３５が形成されている。このように、コンタクトホール１３５の下に位置するキャパシタ上部電極１５１の垂直方向の厚さを厚くしているので、コンタクトホール１３５を形成するエッチングの際、コンタクトホール１３５がキャパシタ上部電極１５１を突き抜けて第２の層間絶縁膜３７にまで到達することを防止できる。また、開口部３０３の幅およびキャパシタ上部電極１５１の膜厚を調整することで、コンタクトホール１３５の到達深さを任意に変更することができる。

図９１に示した本発明の実施の形態８によるＤＲＡＭの第３の変形例の製造工程は、基本的には図９０に示した本発明の実施の形態８によるＤＲＡＭの第２の変形例の製造工程と同様である。

ここで、一定のキャパシタ容量を確保しながら高集積化を可能とし、かつ高い信頼性を有する半導体装置を得るためには、メモリセル領域や周辺回路領域において用いられる配線についても、より低抵抗かつ低容量の配線が求められる。

図１１８は、ダマシン法を用いて形成された従来の配線を示す断面図である。図１１８を参照して、従来の配線は、半導体基板１００１の主表面上にシリコン窒化膜１００２が形成されている。シリコン窒化膜１００２上にはノンドープトシリコン酸化膜１１４３が形成されている。ノンドープトシリコン酸化膜１１４３とシリコン窒化膜１００２との一部を除去することにより、開口部１００３が形成されている。開口部１００３の内部にはポリシリコンからなる配線１００５が形成されている。

図１１９および１２０は、図１１８に示した従来の配線の製造工程を説明するための断面図である。図１１９および１２０を参照して、以下に従来の配線の製造工程を説明する。

まず、半導体基板１００１（図１１９参照）の主表面上にシリコン窒化膜１００２（図１１９参照）を形成する。このシリコン窒化膜１００２はシリコン酸化窒化膜またはシリコン窒化膜とシリコン酸化窒化膜との積層構造を有する膜でもよい。シリコン窒化膜１００２上にノンドープトシリコン酸化膜１１４３（図１１９参照）を形成する。このノンドープトシリコン酸化膜１１４３はリンあるいはボロンをドープしたシリコン酸化膜でもよい。このノンドープトシリコン酸化膜１１４３上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、ノンドープトシリコン酸化膜１１４３とシリコン窒化膜１００２との一部を除去することにより、開口部１００３（図１１９参照）を形成する。このようにして、図１１９に示すような構造を得る。

次に、図１２０に示すように、ノンドープトシリコン酸化膜１１４３上と開口部１００３の内部とにポリシリコン膜１００４を形成する。このポリシリコン膜１００４は、アモルファスシリコンを用いてもよい。また、リンまたはヒ素をドープしてもよいし不純物をドープしなくてもよい。また、タングステンあるはチタンなどの高融点金属膜を用いてもよいし上記高融点金属のシリサイドを用いてもよい。また銅あるいはアルミニウムといった金属膜を用いてもよいしこれらを積層した構造を用いてもよい。

その後、ノンドープトシリコン酸化膜１１４３上に位置するポリシリコン膜１００４をエッチングもしくはＣＰＭ法を用いて除去することにより、図１１８に示すような構造を得る。

また、従来提案されている配線の構造のもう１つの例としては、図１２１に示すようなものが挙げられる。図１２１を参照して、従来のもう１つの提案された配線は、半導体基板１００１の主表面上にシリコン窒化膜１００２を形成する。シリコン窒化膜１００２上にはノンドープトシリコン酸化膜１１４３が形成されている。ノンドープトシリコン酸化膜１１４３とシリコン窒化膜１００２との一部を除去することにより、開口部１００３が形成されている。開口部１００３の内部には、ポリシリコンからなる配線１０１５が形成されている。配線１０１５の表面には粒状結晶１０１６が形成されている。このように、配線１０１５の表面に粒状結晶１０１６が形成されているので、配線１０１５の抵抗を下げることができる。

図１２２〜１２４は、図１２１に示した従来の提案されているもう１つの配線の製造工程を説明するための断面図である。以下、図１２２〜１２４を参照して、従来の提案されているもう１つの配線の製造工程を説明する。

半導体基板１００１（図１２２参照）の主表面上にシリコン窒化膜１００２（図１２２参照）を形成する。シリコン窒化膜１００２上にノンドープトシリコン酸化膜１１４３（図１２２参照）を形成する。ノンドープトシリコン酸化膜１１４３上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、ノンドープトシリコン酸化膜１１４３とシリコン窒化膜１００２との一部をエッチングにより除去することにより、開口部１００３（図１２２参照）を形成する。その後、レジストパターンを除去する。このようにして、図１２２に示すような構造を得る。

次に、図１２３に示すように、開口部１００３の内部とノンドープトシリコン酸化膜１１４３上とにポリシリコンからなる導電体膜１０１４を形成する。

次に、ノンドープトシリコン酸化膜１１４３上に位置する導電体膜１０１４の一部をエッチングにより除去することにより、図１２４に示すような構造を得る。この後、配線１０１５の表面に、本発明の実施の形態１の変形例で用いた工程と同様の工程により粒状結晶１０１６（図１２１参照）を形成する。このようにして、図１２１に示すような構造を得る。

このように、従来も低抵抗な配線が提案されてはいるが、半導体装置の微細化が進み、従来の提案されている配線においても配線抵抗の上昇によるアクセスの遅延などデバイス特性の劣化が問題となってきている。このため、配線のさらなる低抵抗化および低容量化が求められている。そして、このような要求を満たす配線を得る目的で、本発明においてキャパシタ下部電極の形状に適用された構造を応用することができる。以下に、このような考えに基づいた本発明の実施の形態８によるＤＲＡＭにおける配線の変形例を説明する。

図９２は、本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例を示した断面図である。図９２を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例は、半導体基板１の主表面上にシリコン窒化膜２を形成している。シリコン窒化膜２上にノンドープトシリコン酸化膜１４３が形成されている。ノンドープトシリコン酸化膜１４３とシリコン窒化膜２とに部分的に埋込まれた状態になるように、ポリシリコンからなる配線５が形成されている。配線５の内側表面と外側側面とには粒状結晶９が形成されている。このように、配線５をノンドープトシリコン酸化膜１４３の上部表面より上に延びるように形成するので、配線５の占有面積を小さくしても、配線５の断面積を大きくすることができる。これにより、配線５の抵抗を低減することができる。また、配線５の表面に粒状結晶９を形成しているので、より低抵抗な配線を得ることができる。

図９３〜９６は、図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程を説明するための断面図である。以下、図９３〜９６を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程を説明する。

まず、半導体基板１（図９３参照）の主表面上にシリコン窒化膜２（図９３参照）を形成する。シリコン窒化膜２上にノンドープトシリコン酸化膜１４３（図９３参照）を形成する。ノンドープトシリコン酸化膜１４３上にボロンドープトシリコン酸化膜６（図９３参照）を形成する。ボロンドープトシリコン酸化膜６上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、ボロンドープトシリコン酸化膜６とノンドープトシリコン酸化膜１４３とシリコン窒化膜２との一部を異方性エッチングにより除去する。これにより、開口部３（図９３参照）を形成する。その後、レジストパターンを除去することにより、図９３に示すような構造を得る。

次に、図９４に示すように、ボロンドープトシリコン酸化膜６上と開口部３の内部とにポリシリコン膜４を形成する。

次に、ボロンドープトシリコン酸化膜６上に位置するポリシリコン膜４をエッチングもしくはＣＭＰ法により除去することにより、図９５に示すような構造を得る。

次に、ボロンドープトシリコン酸化膜６をエッチングにより除去することにより、図９６に示すような構造を得る。

その後、本発明の実施の形態１の変形例において用いた工程を応用して、配線５の表面に粒状結晶９（図９２参照）を形成することにより、図９２に示すような構造を得る。

図９７〜１００は、図９２に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例のプロセスの変形例を説明するための断面図である。以下、図９７〜１００を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程の変形例を説明する。

半導体基板１（図９７参照）上にシリコン窒化膜２（図９７参照）を形成する。シリコン窒化膜２上にノンドープトシリコン酸化膜１４３（図９７参照）を形成する。ノンドープトシリコン酸化膜１４３上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、ノンドープトシリコン酸化膜１４３とシリコン窒化膜２との一部を異方性エッチングにより除去する。これにより、開口部３（図９７参照）を形成する。このようにして、図９７に示すような構造を得る。

次に、ノンドープトシリコン酸化膜１４３上と開口部３の内部とにポリシリコン膜４（図９８参照）を形成する。このようにして、図９８に示すような構造を得る。

次に、ノンドープトシリコン酸化膜１４３上に位置するポリシリコン膜４をエッチングもしくはＣＭＰ法により除去することにより、図９９に示すような構造を得る。ここで開口部３の内部には配線５が形成されている。

次に、図１００に示すように、ＨＦ水溶液によるウェットエッチングによって、ノンドープトシリコン酸化膜１４３の上部の一部を除去する。このとき、ＨＦ水溶液への浸漬時間を変えることにより、ノンドープトシリコン酸化膜１４３が除去される量を制御することができる。

その後、配線５の表面に粒状結晶９を形成することにより、図９２に示すような構造を得る。

図１０１は、本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例を示した断面図である。図１０１を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例は、半導体基板１の主表面上にシリコン窒化膜２が形成されている。シリコン窒化膜２上にはノンドープトシリコン酸化膜１４３が形成されている。ノンドープトシリコン酸化膜１４３とシリコン窒化膜２とに部分的に埋込まれた状態になるように、ポリシリコンからなる配線１５が形成されている。ポリシリコンからなる配線１５の側面には、サイドウォール２３が形成されている。このように、配線１５がポリシリコンからなるサイドウォール２３を備えるので、配線の断面積を大きくすることができる。このため、配線をより低抵抗にすることができる。

図１０２〜１０４は、図１０１に示した本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例の製造工程を説明するための断面図である。以下、図１０２〜１０４を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第２の変形例の製造工程を説明する。

まず、図９３に示した本発明の実施の形態８によるＤＲＡＭの配線の第１の変形例の製造工程を実施した後、ボロンドープトシリコン酸化膜６（図１０２参照）上と開口部３（図９３参照）の内部とにポリシリコン膜（図示せず）を形成する。その後、ボロンドープトシリコン酸化膜６上に位置するポリシリコン膜を除去することにより、図１０２に示すような配線１５を形成する。

次に、ボロンドープトシリコン酸化膜６をエッチングにより除去することにより、図１０３に示すような構造を得る。これにより、配線１５の側面の一部２５を露出させることができる。

次に、図１０４に示すように、全体を覆うようにポリシリコン膜２４を形成する。
その後、ポリシリコン膜２４の一部を異方性エッチングにより除去することにより、図１０１に示すような構造を得る。

図１０５は、本発明の実施の形態８によるＤＲＡＭの配線の第３の変形例を示した断面図である。図１０５を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第３の変形例は、基本的には図１０１に示した本発明の実施の形態８によるＤＲＡＭの第２の変形例と同様の構造を備える。ただし、この図１０５に示した第３の変形例では、配線３０４がアモルファスシリコンにより構成されている。また、サイドウォール２３もアモルファスシリコンにより構成されており、配線３０４とサイドウォール２３との表面には粒状結晶２６が形成されている。このように、配線３０４とサイドウォール２３との表面に粒状結晶を備えるので、より配線の低抵抗化を図ることができる。

また、この本発明の実施の形態８によるＤＲＡＭの配線の第３の変形例の製造工程としては、図１０２〜１０４に示した製造工程を実施した後、本発明の実施の形態１の変形例において実施した粒状結晶の形成工程を実施することにより、図１０５に示すような構造を得ることができる。

図１０６は、本発明の実施の形態８によるＤＲＡＭの配線の第４の変形例を示した断面図である。図１０６を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第４の変形例は、基本的には図１０５に示した第３の変形例と同様の構造を備える。ただし、図１０６に示した第４の変形例では、配線１５がポリシリコンにより構成されており、アモルファスシリコンからなるサイドウォール２３の表面に粒状結晶２６が形成されている。また、配線１５の上部表面には、粒状結晶２６より小さい粒状結晶３５が形成されている。このように構成することで、本発明の実施の形態８によるＤＲＡＭの配線の第３の変形例と同様の効果が得られる。

図１０７は、本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例を示した断面図である。図１０７を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例は、半導体基板１の主表面上にシリコン窒化膜２が形成されている。シリコン窒化膜２上にはノンドープトシリコン酸化膜１４３が形成されている。ノンドープトシリコン酸化膜１４３とシリコン窒化膜２とに埋込まれた状態になるように、ポリシリコンからなる配線３０が形成されている。配線３０とノンドープトシリコン酸化膜１４３およびシリコン窒化膜２との間には、空隙３３が形成されている。そして、全体を覆うように、シリコン酸化膜３２が形成されている。このように、配線３０の側面に空隙３３を備えるので、配線３０における寄生容量を低減することができる。これにより、寄生容量があることによる半導体素子のアクセス時間の遅延を防止でき、デバイスの電気的特性の劣化を防止することができる。

図１０８〜１１２は、図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程を説明するための断面図である。以下、図１０８〜１１２を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程を説明する。

まず、半導体基板１（図１０８参照）の主表面上にシリコン窒化膜２（図１０８参照）を形成する。シリコン窒化膜２上にノンドープトシリコン酸化膜１４３（図１０８参照）を形成する。ノンドープトシリコン酸化膜１４３上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、ノンドープトシリコン酸化膜１４３とシリコン窒化膜２との一部をエッチングにより除去することにより、開口部３（図１０８参照）を形成する。このようにして、図１０８に示すような構造を得る。

次に、ノンドープトシリコン酸化膜１４３上と開口部３の内部とにシリコン窒化膜などの絶縁膜２７（図１０９参照）を形成する。このようにして、図１０９に示すような構造を得る。

次に、異方性エッチングを用いて、絶縁膜２７の一部を除去することにより、開口部３の内部にサイドウォール２８（図１１０参照）を形成する。そして、図１１０に示すように、ノンドープトシリコン酸化膜１４３上と開口部３の内部とにポリシリコン膜２９を形成する。

次に、ノンドープトシリコン酸化膜１４３上に位置するポリシリコン膜２９の一部を異方性エッチングあるいはＣＭＰ法を用いて除去することにより、図１１１に示すような構造を得る。

次に、図１１２に示すように、サイドウォール２８（図１１１参照）をエッチングにより選択的に除去する。これにより、配線３０の側面に空隙３３を形成する。

その後、全体を覆うようにカバレッジの悪いシリコン酸化膜３２（図１０７参照）を形成することにより、図１０７に示すような構造を得る。

図１１３は、本発明の実施の形態８によるＤＲＡＭの配線の第６の変形例を示した断面図である。図１１３を参照して、本発明の実施の形態８によるＤＲＡＭの配線の第６の変形例は、基本的には図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例と同様の構造を備える。但し、この図１１３に示した第６の変形例では、空隙３３の下にサイドウォール２８の一部が残存した状態となっている。このように構成しても、図１０７に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例と同様の効果が得られる。

また、この図１１３に示した本発明の実施の形態８によるＤＲＡＭの配線の第６の変形例の製造工程は、基本的には図１０８〜１１２に示した本発明の実施の形態８によるＤＲＡＭの配線の第５の変形例の製造工程と同様である。但し、図１１２に示した工程において、配線３０の側面にあるサイドウォール２８をすべて除去するのではなく、一部を残存させるようにしている。

なお、この配線の第１〜第６の変形例は、本発明の実施の形態１〜７にも応用することができる。

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１半導体基板、２，４４ａ〜４４ｅ，５４，５８，２０３シリコン窒化膜、４０トレンチ分離酸化膜、３９活性領域、４２ａ〜４２ｅゲート絶縁膜、４３ａ〜４３ｅゲート電極、４６ａ〜４６ｉ，４５，５５ａ，５５ｂ，２０４ａ，２０４ｂ，９６，９７，１００，２３，２８サイドウォール、４７，８５，１４３ノンドープトシリコン酸化膜、４８，３７，２０５，５９，７７層間絶縁膜、３８ａ，３８ｂ，４９，５０，５１，１４４コンタクトホール、５２，５６，６２，９１，１０１，１０４，１１１，１４１，４，２９，５，１５，３０，２４ポリシリコン膜、５３高融点金属シリサイド膜、２０１ａ〜２０１ｅソース／ドレイン領域、１７４，２０２，１３８配線、５７ａ，５７ｂ，１２８プラグ、６１，１１０，３，３０３開口部、１７０ａ，１７０ｂ，９２，１１２，１２０キャパシタ下部電極、１５０誘電体膜、１５１キャパシタ上部電極、６０，８６，６ドープトシリコン酸化膜、７０レジスト、７４，９８，９，２６，３５粒状結晶、９５，３０４アモルファスシリコン、９９絶縁膜、１２６タングステン層、１２７高融点金属層、１３５キャパシタ上部電極用コンタクトホール、１３９トレンチ分離酸化膜、１４０ダミーのキャパシタ下部電極、１４２回り込み空間、２５側面の一部、２７，３２シリコン酸化膜、３３空隙、３０１頂面、３０２底面。

Claims

その主表面に設けられた電界効果型トランジスタを有する半導体基板であって、前記電界効果型トランジスタの一対のソースまたはドレイン領域の一方に電気的に接続されるビット線と、前記電界効果型トランジスタの一対のソースまたはドレイン領域の他方と電気的に接続され、その上面が前記主表面から見て前記ビット線の上面よりも高い位置にある導電体とをさらに有した半導体基板を準備する第１の工程と、
前記第１の工程の後、シリコン窒化膜を前記導電体の上に形成する第２の工程と、
前記シリコン窒化膜の上面に接する第１の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜の上面に接する第２の絶縁膜を形成する第４の工程と、
前記第４の工程の後、前記シリコン窒化膜、前記第１の絶縁膜及び前記第２の絶縁膜を貫通して前記導電体を露出する開口部を形成する第５の工程と、
前記第５の工程の後、前記第１の絶縁膜のエッチングレートが前記第２の絶縁膜及び前記シリコン窒化膜より高くなるエッチング条件で前記開口部内にエッチング処理を施す第６の工程と、
前記第６の工程の後、前記導電体に電気的に接続するキャパシタの下部電極を、前記第２の絶縁膜の上面に接することなく前記開口部の内部表面に沿って形成する第７の工程と、
前記第７の工程の後、誘電体膜を介して前記下部電極と対向する前記キャパシタの上部電極を形成する第８の工程と、
を含んだ、半導体装置の製造方法。
前記第７の工程は、前記第２の絶縁膜の上面及び前記開口部の内側の表面に別の導電体を形成する工程と、この別の導電体のうち前記第２の絶縁膜の上面にある部分を除去する工程とを含む、請求項１に記載の半導体装置の製造方法。
その主表面に設けられた電界効果型トランジスタを有する半導体基板であって、前記電界効果型トランジスタの一対のソースまたはドレイン領域の一方に電気的に接続されるビット線と、前記電界効果型トランジスタの一対のソースまたはドレイン領域の他方と電気的に接続され、その上面が前記主表面から見て前記ビット線の上面よりも高い位置にある導電体とをさらに有した半導体基板を準備する第１の工程と、
前記第１の工程の後、前記導電体の上にシリコン窒化膜を形成する第２の工程と、
前記シリコン窒化膜の上面に接するように第１の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜の上面に接するように第２の絶縁膜を形成する第４の工程と、
前記導電体を露出する開口部を前記窒化膜、前記第１の絶縁膜及び第２の絶縁膜に形成する第５の工程と、
前記第５の工程の後、前記導電体に電気的に接続するキャパシタの下部電極を、前記第２の絶縁膜の上面には接することなく前記開口部の内側表面に沿って形成する第６の工程と、
前記第６の工程の後、誘電体膜を介して前記下部電極と対向する前記キャパシタの上部電極を形成する第７の工程と、
を備え、
前記第５の工程は、前記第１及び第２の絶縁膜を貫通する孔を形成した後に、前記第１の絶縁膜における前記孔の幅を前記第２の絶縁膜における孔の幅よりも広げる工程を有する、半導体装置の製造方法。
前記第６の工程は、前記第２の絶縁膜の上面及び前記開口部の内側の表面に別の導電体を形成する工程と、この別の導電体のうち前記第２の絶縁膜の上面にある部分を除去する工程とを含む、請求項３に記載の半導体装置の製造方法。
前記第１及び第２の絶縁膜はシリコン及び酸素を含み、前記第１の絶縁膜はシリコンおよび酸化膜でない不純物をさらに含み、この不純物の濃度に関し前記第１の絶縁膜が前記第２の絶縁膜よりも高濃度である、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
前記不純物はボロンである、請求項５に記載の半導体装置の製造方法。
前記不純物はリンである、請求項５に記載の半導体装置の製造方法。
主表面を有する半導体基板と、
前記半導体基板の主表面に設けられた電界効果トランジスタと、
前記電界効果トランジスタを覆うように前記半導体基板の主表面の上に設けられた第１の絶縁層と、
前記第１の絶縁層内に設けられ、前記電界効果トランジスタの一対のソースまたはドレイン領域の一方と電気的に接続されたビット線と、
前記第１の絶縁層内に設けられ、前記電界効果トランジスタの他方のソースまたはドレイン領域と電気的に接続され、その上面が前記主表面から見て前記ビット線の上面よりも高い位置にある導電体と、
前記第１の絶縁層の上に設けられたシリコン窒化膜と、
前記シリコン窒化膜の上面に接するように設けられた第１の絶縁膜と、
前記第１の絶縁膜の上面に接するように設けられた、前記第１の絶縁膜とはエッチングレートの異なる第２の絶縁膜と、
前記第２の絶縁膜の上面に接することなく前記窒化膜、前記第１の絶縁膜及び第２の絶縁膜に設けられた開口部の内側表面に沿って設けられ、前記導電体の上面と接するキャパシタの下部電極と、
前記開口部の内部で誘電体を介して前記下部電極と対向して配置され、前記第２の絶縁膜の上面の上にも延在しているキャパシタの上部電極とを備え、
前記開口部は、その開口幅が前記第１の絶縁膜で規定される第１の部分と、前記第２の絶縁膜で規定される第２の部分とを含み、前記半導体基板の裏面に対し垂直な一断面から見て、前記第１の部分の開口幅が前記第２の部分の開口幅よりも広い、半導体装置。
前記第１及び第２の絶縁膜はシリコン及び酸素を含み、前記第１の絶縁膜はシリコンおよび酸化膜でない不純物をさらに含み、この不純物の濃度に関し前記第１の絶縁膜が前記第２の絶縁膜よりも高濃度である、請求項８に記載の半導体装置。
前記不純物はボロンである、請求項９に記載の半導体装置。
前記不純物はリンである、請求項９に記載の半導体装置。