JP2014007364A - 半導体装置の製造方法、及び半導体装置 - Google Patents

Abstract

【課題】第一の導電体と第二の導電体との接触面積を十分に確保することができ、半導体装置の信頼性や歩留まりを向上させることができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第一の導電体３１のうち、第二の孔部４５に連通している部分の表面積が、第一の孔部３５の開口部上端と第二の孔部４５の開口部下端との重なり部分が形成する領域の面積よりも大きくなるように、前記第一の導電体３１の露出部分を拡大する工程と、前記第一の導電体３１の露出部分を拡大する工程の後、前記第一の導電体３１の露出部分と前記第二の孔部４５の側壁とを覆い、前記第一の導電体３１に電気的に接続する第二の導電体４３を形成する工程と、を備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法、及び半導体装置に関するものである。

一般的に、シリンダキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を備えた半導体装置が知られている。このような半導体装置では、従来、容量コンタクトプラグ（第一の導電体）と容量下部電極（第二の導電体）の位置が所定の位置からずれている場合においても、接触面積を確保するために、容量コンタクトプラグと容量下部電極の間に、基板の面内方向に延在する容量コンタクトパッドを介在させて、接触面積を十分に確保できるようになっている。

しかし、近年の半導体装置の微細化の進展に伴い、上記の容量コンタクトパッドを介して隣接する容量下部電極同士の間隔が狭くなり、ショート（短絡）する。そのため、容量コンタクトパッドを用いることなく、容量コンタクトプラグと容量下部電極とが直接接続された構造の半導体装置が提案されている。

容量コンタクトパッドを用いていない半導体装置として、例えば特許文献１には、トランジスタのドレイン領域に電気的に接続された容量コンタクトプラグに、容量下部電極を直接接続させた構造のものが開示されている。
この半導体装置では、まず、容量コンタクト層間膜（第一の絶縁膜）中にスルーホール（第一の孔部）が形成され、このスルーホールに容量コンタクトプラグが形成される。次に、容量コンタクト層間膜を覆うシリンダ層間膜（第二の絶縁膜）が形成され、このシリンダ層間膜中に容量コンタクトプラグの上面が露出するようにシリンダ孔（第二の孔部）が形成される。そして、容量コンタクトプラグと直接接続されるようにシリンダ孔に容量下部電極が形成されている。

特開２００９−１６４５３４号公報

しかしながら、容量コンタクトプラグと容量下部電極を直接接続させる場合には、容量コンタクトプラグを形成後、シリンダ孔を形成する際に、フォトリソグラフィの位置精度が不十分で合わせズレが生じて、シリンダ孔が容量コンタクトプラグ上から外れ、両者の重なり面積が減少することがある。この状態で容量下部電極を形成すると容量下部電極と容量コンタクトプラグとの接触面積が小さくなる。この接触面積の減少により高抵抗不良等が生じ、半導体装置の信頼性や歩留まりの低下が懸念されている。

本発明の半導体装置の製造方法は、基板を覆う第一の絶縁膜に第一の孔部を形成する工程と、前記第一の孔部内に第一の導電体を埋設する工程と、前記第一の絶縁膜を覆う第二の絶縁膜を形成する工程と、前記第二の絶縁膜中に、前記第一の孔部の開口部上端に、開口部下端が重なるように第二の孔部を形成する工程と、前記第一の導電体のうち、第二の孔部に連通している部分の表面積が、前記第一の孔部の開口部上端と前記第二の孔部の開口部下端との重なり部分が形成する領域の面積よりも大きくなるように、前記第一の導電体の露出部分を拡大する工程と、前記第一の導電体の露出部分を拡大する工程の後、前記第一の導電体の露出部分と前記第二の孔部の側壁とを覆い、前記第一の導電体に電気的に接続する第二の導電体を形成する工程と、を備えることを特徴とする。

本発明の半導体装置の製造方法によれば、第一の導電体の露出部分を拡大した後に、第一の導電体の露出部分を覆う第二の導電体を形成するので、第一の導電体と第二の導電体との接触面積を十分に確保することができ、半導体装置の信頼性を向上させることが可能となる。さらに、第一の導電体上に第二の孔部を形成する際のプロセスマージンが不要となるので、歩留まりを向上させることができる。

本発明の第一の実施形態に係る半導体装置を説明するための断面図である。 第一の実施形態に係る半導体装置の製造方法において、犠牲膜の形成方法を説明するための断面図である。 第一の実施形態に係る半導体装置の製造方法において、容量コンタクトプラグの形成方法を説明するための断面図である。 第一の実施形態に係る半導体装置の製造方法において、シリンダ孔を形成する方法を説明するための断面図である。 第一の実施形態に係る半導体装置の製造方法において、容量下部電極を形成する方法を説明するための断面図である。 本発明の第二の実施形態及び第三の実施形態に係る半導体装置を説明するための断面図である。 第二の実施形態に係る半導体装置の製造方法において、犠牲膜を形成する方法を説明するための断面図である。 第二の実施形態に係る半導体装置の製造方法において、容量下部電極を形成する前の容量コンタクトプラグ及び犠牲膜の状態を説明するための断面図である。 第二の実施形態及び第三の実施形態に係る半導体装置の製造方法において、第二の孔部を形成する方法を説明するための断面図である。 第二の実施形態及び第三の実施形態に係る半導体装置の製造方法において、容量下部電極の形成方法を説明するための断面図である。 本発明の第三の実施形態に係る半導体装置の製造方法において、容量コンタクトプラグの形成方法を説明するための断面図である。

以下に、本発明の実施形態について、添付した図面を参照して説明する。

（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体装置１の構成について説明する。
第一の実施形態の半導体装置１は、図１に示すように、基板１０と、この基板１０の一方の面側に設けられた複数の素子分離絶縁膜１１と、これら複数の素子分離絶縁膜１１の間に設けられた複数のＮ型拡散層１２と、基板１０を覆う層間絶縁膜２０と、この層間絶縁膜２０に設けられた拡散層コンタクトプラグ２１と、Ｎ型拡散層１２の間の基板１０上に形成された酸化シリコン膜１３と、この酸化シリコン膜１３上に形成されたゲート電極１４と、これら酸化シリコン膜１３とゲート電極１４とを覆うキャップ絶縁膜１５と、拡散層コンタクトプラグ２１の一方の面側（図１において上面側）に形成されたビット線２２と、基板１０を覆うように層間絶縁膜２０の一方の面側（図１において上面側）に形成された容量コンタクト層間膜３０（第一の絶縁膜）と、この容量コンタクト層間膜３０に形成されたスルーホール３５（第一の孔部）に埋設された容量コンタクトプラグ３１（第一の導電体）と、容量コンタクト層間膜３０を覆うシリンダ層間膜４０（第二の絶縁膜）と、このシリンダ層間膜４０に形成されたシリンダ孔４５（第二の孔部）に形成された容量下部電極４３（第二の導電体）と、を備えている。また、容量下部電極４３には、誘電体膜４７と、容量上部電極４８とが積層されている。

基板１０は、板状の形状とされており、例えば、導電型がＰ型の単結晶シリコン基板を用いることができる。
素子分離絶縁膜１１は、ＳＴＩ（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって、基板１０の表面に対して所定のパターンの溝を形成し、絶縁膜を充填することで形成されている。
Ｎ型拡散層１２は、基板１０にリンなどのＮ型不純物がドープされることで形成されており、トランジスタのソース領域及びドレイン領域として機能するものである。
ゲート電極１４は、多結晶シリコン（ポリシリコン）等で構成されており、ワード配線として機能するものである。

容量コンタクト層間膜３０は、層間絶縁膜２０、ビット線２２、及び拡散層コンタクトプラグ２１を覆うように形成された絶縁膜である。この容量コンタクト層間膜３０は、窒化膜（ＳｉＮ）、プラズマＣＶＤ法による酸化シリコン膜（Ｐ−ＳｉＯ_２）、ＳＯＤ（Ｓｐｉｎ−Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜、Ｐ−ＴＥＯＳ膜などで構成されるものである。

スルーホール３５は、容量コンタクト層間膜３０を貫通するように形成されており、第一の実施形態においては、容量コンタクトプラグ３１と容量下部電極４３によって埋められている。
容量コンタクトプラグ３１は、下面が拡散層コンタクトプラグ２１に接続され、容量コンタクト層間膜３０の厚さ方向（図１において上下方向）に向けて延在している。この容量コンタクトプラグ３１には、ポリシリコンプラグや金属プラグを用いることができる。本実施形態においては、容量コンタクトプラグ３１は、ポリシリコンプラグで構成されている。
第一の実施形態においては、容量コンタクトプラグ３１の体積は、スルーホール３５の容積よりも小さく設定されている。

シリンダ層間膜４０は、容量コンタクト層間膜３０を覆うように形成された絶縁膜である。本実施形態においては、シリンダ層間膜４０はシリンダ層間膜４０の一方の面（図１において上面）に形成されたストッパー絶縁膜４２と、このストッパー絶縁膜４２の一方の面（図１において上面）に形成された層間絶縁膜４１とを備えている。本実施形態においては、ストッパー絶縁膜４２は、窒化膜（ＳｉＮ）で構成されている。また、層間絶縁膜４１は、窒化膜（ＳｉＮ）、プラズマＣＶＤ法による酸化シリコン膜（Ｐ−ＳｉＯ_２）、ＳＯＤ（Ｓｐｉｎ−Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜、Ｐ−ＴＥＯＳ膜などで構成されるものである。

シリンダ孔４５は、シリンダ層間膜４０を貫通するように形成されている。本実施形態においては、スルーホール３５の開口部上端と、シリンダ孔４５の開口部下端とは重なるように形成されているが、完全には相互の位置が一致せず、両者の重なり面積が、スルーホール３５開口部上端の面積よりも小さくなる場合がある。

容量下部電極４３は、シリンダ孔４５の内面、容量コンタクトプラグ３１の側面とスルーホール３５との隙間、及び容量コンタクトプラグ３１の上面のうちシリンダ孔４５によって露出される部分に形成されている。このように、容量下部電極４３が、容量コンタクトプラグ３１の側面とスルーホール３５との隙間にまで入り込むので、容量コンタクトプラグ３１と容量下部電極４３との接触面積が、ホールの開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する領域の面積よりも大きくなる。
第一の実施形態においては、容量コンタクトプラグ３１の上面の一部と側面に容量下部電極４３が接続されている。

次に、本発明の第一の実施形態に係る半導体装置１の製造方法について説明する。
まず、図２に示すように、基板１０上にＳＴＩ法を用いて素子分離絶縁膜１１を形成する。次に、例えば熱酸化法により基板１０のシリコン表面を酸化して酸化シリコン膜１３を形成する。次いで、この酸化シリコン膜１３上にゲート電極１４を形成する。そして、ゲート電極１４を覆うように、キャップ絶縁膜１５を形成する。次に、イオン注入法などにより、ゲート電極１４のゲート長方向両側の基板１０にＮ型拡散層１２を形成する。そして、キャップ絶縁膜１５を覆うように、層間絶縁膜２０を形成し、フォトレジストパターンをマスクとしてエッチングを行ってＮ型拡散層１２を露出させる孔を形成し、その孔に拡散層コンタクトプラグ２１を形成する。そして拡散層コンタクトプラグ２１に接続するようにビット線２２を形成する。

（第一の孔部を形成する工程）
次いで、層間絶縁膜２０及びビット線２２を覆うように、容量コンタクト層間膜３０（第一の絶縁膜）を形成し、フォトリソグラフィを用いてスルーホール３５（第一の孔部）を形成する。

（犠牲膜を形成する工程）
そして、第一の実施形態においては、図２に示すように、スルーホール３５の底面及び側壁と容量コンタクト層間膜３０の一方の面（図２において上面）に犠牲膜５０を形成する。この犠牲膜５０は、このあとに形成する容量コンタクトプラグ３１の側面（一部）とシリンダ層間膜４０とを隔離するものであり、ウェットエッチングレートが比較的速い酸化アルミニウムを主成分とする膜で構成されている。具体的には、犠牲膜５０は、Ａｌ_２Ｏ_３膜、ＰＤＬ膜（Ａｌ_２Ｏ_３を含む酸化膜）等で構成されている。
次いで、スルーホール３５の底面の犠牲膜５０と容量コンタクト層間膜３０の上面の犠牲膜５０を、例えばドライエッチバック処理して拡散層コンタクトプラグ２１の上面を露出させる。これにより、スルーホール３５の内周面（側壁）が犠牲膜５０によって覆われる状態になる。

（第一の導電体を埋設する工程）
その後、図３に示すように、スルーホール３５（第一の孔部）を埋めて、拡散層コンタクトプラグ２１に接続するように容量コンタクトプラグ３１を埋設する。第一の実施形態においては、スルーホール３５の容積に対して、拡散層コンタクトプラグ２１の体積が小さくなっている。
（第二の絶縁膜を形成する工程）
次に、容量コンタクト層間膜３０の一方の面（図４において上面）にストッパー絶縁膜４２を形成する。次いで、ストッパー絶縁膜４２の上面に層間絶縁膜４１を形成して、シリンダ層間膜４０（第二の絶縁膜）を形成する。

（第二の孔部を形成する工程）
そして、シリンダ層間膜４０を貫通し、スルーホール３５の開口部上端に、開口部下端が重なるようにフォトリソグラフィによってシリンダ孔４５を形成する。このシリンダ孔４５を形成することにより、スルーホール３５の開口部上端とシリンダ孔４５の開口部下端とが重なる位置において、犠牲膜５０の一部が、露出する。なお、本実施形態においては、スルーホール３５の開口部上端と、シリンダ孔４５の開口部下端の重なる面積は、スルーホール３５の開口部上端の面積よりも小さくなっている。

（第一の導電体の露出部分を拡大する工程）
その後、図４に示すように、ＳＰＭ（硫酸過水液）やＡＰＭ（アンモニア過水液）等を用いてウェットエッチング処理にて犠牲膜５０を除去する。このように犠牲膜５０を除去することで、容量コンタクトプラグ３１の周囲（側面）に数ｎｍ〜数１０ｎｍの空間が形成されるようになり、この空間はシリンダ孔４５に連通するようになる。つまり、犠牲膜５０を除去することによって、シリンダ孔４５に連通している部分の面積（表面積）が、スルーホール３５の開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する面積よりも大きくなるように、容量コンタクトプラグ３１の露出する部分が拡大する。
なお、ここで、露出する部分とは、対象の部材が、他のいかなる部材にも覆われていない部分のことを意味する。

（第二の導電体を形成する工程）
そして、図５に示すように、容量コンタクトプラグ３１の側面とスルーホール３５との隙間、容量コンタクトプラグ３１の上面のうちシリンダ孔によって露出される部分、及びシリンダ孔４５の内周面（側壁）及び底面に容量下部電極４３（第二の導電体）を形成する。この容量下部電極４３の構成材料は、シリンダ孔４５の内周面（側壁）及び底面のみならず、スルーホール３５と容量コンタクトプラグ３１との間に形成された空間にも一体的に埋め込まれる。これによって、容量コンタクトプラグ３１と容量下部電極４３との接触面積が増大する。このとき、容量コンタクトプラグ３１と容量下部電極４３は電気的に接続されており、容量コンタクトプラグ３１と容量下部電極４３の接触面積が、ホールの開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する領域の面積よりも大きくなっている。
さらに、誘電体膜４７と容量上部電極とを形成することで、図１に示す第一の実施形態に係る半導体装置１が得られる。

本発明の第一の実施形態にかかる半導体装置１の製造方法、及び半導体装置１によれば、容量コンタクトプラグ３１の側面及び上面のうちシリンダ孔によって露出される部分に容量下部電極４３が接触するようになっているので、従来の半導体装置のように容量コンタクトプラグの上面の一部のみと容量下部電極が接触する場合と比べて、接触する面積を大きくすることができるので、容量コンタクトプラグ３１と容量下部電極４３との電気的な接続信頼性を向上させることができる。

このように容量コンタクトプラグ３１と容量下部電極４３との接触面積を十分に確保することができるため、絶縁不良や高抵抗起因の不良を減少させることができ、製造時の歩留まりを改善することができる。さらには、犠牲膜５０をマスクとして自己整合が可能となり、フォトリソグラフィの合わせズレに対するプロセスマージンが大きくなるので、製造時の歩留まりを向上させることができる。

また、第一の実施形態においては、犠牲膜５０をスルーホール３５の側壁に形成した後に容量コンタクトプラグ３１を形成し、その後、犠牲膜５０を除去する構成とされているので、容量コンタクトプラグ３１の側面を露出させることができ、容量下部電極４３を容量コンタクトプラグ３１の側面に容易に形成し、接触面積を十分に大きくすることができる。また、犠牲膜５０は、酸化アルミニウムを主成分とする構成とされているので、ドライエッチング処理やウェットエッチング処理によって犠牲膜５０を選択的に確実に除去することが可能である。

（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体装置１０１の製造方法、及び半導体装置１について説明する。
なお、犠牲膜１５０、容量コンタクトプラグ１３１、及び容量下部電極１４３以外の構成については、第一の実施形態と同様の構成であるので、同一の符号で記載して、詳細な説明を省略する。

第二の実施形態の半導体装置１０１は、図６に示すように、基板１０と、この基板１０の一方の面側に設けられた複数の素子分離絶縁膜１１と、これら複数の素子分離絶縁膜１１の間に設けられた複数のＮ型拡散層１２と、基板１０を覆う層間絶縁膜２０と、この層間絶縁膜２０に設けられた拡散層コンタクトプラグ２１と、Ｎ型拡散層１２の間の基板１０上に形成された酸化シリコン膜１３と、この酸化シリコン膜１３上に形成されたゲート電極１４と、これら酸化シリコン膜１３とゲート電極１４とを覆うキャップ絶縁膜１５と、拡散層コンタクトプラグ２１の一方の面側に形成されたビット線２２と、基板１０を覆うように層間絶縁膜２０の一方の面側に形成された容量コンタクト層間膜３０（第一の絶縁膜）と、この容量コンタクト層間膜３０に形成されたスルーホール３５（第一の孔部）に埋設された容量コンタクトプラグ１３１（第一の導電体）と、容量コンタクト層間膜３０を覆うシリンダ層間膜４０（第二の絶縁膜）と、このシリンダ層間膜４０に形成されたシリンダ孔４５（第二の孔部）に形成された容量下部電極１４３（第二の導電体）と、を備えている。また、容量下部電極１４３には、誘電体膜４７と容量上部電極４８とが積層されている。

容量コンタクトプラグ１３１は、下面が拡散層コンタクトプラグ２１に接続され、容量コンタクト層間膜３０の厚さ方向（図６において上下方向）に向けて延在している。この容量コンタクトプラグ１３１には、ポリシリコンプラグや金属プラグを用いることができる。本実施形態においては、容量コンタクトプラグ１３１は、ポリシリコンプラグとされている。
第二の実施形態においては、容量コンタクトプラグ１３１の体積は、スルーホール３５の容積よりも小さく設定されている。そして、図６に示すように、容量コンタクトプラグ１３１の高さ（図６において、上下方向の寸法）は、容量コンタクト層間膜３０の高さ（図６において上下方向の寸法）よりも低く設定されている。
この容量コンタクトプラグ１３１の上方には、容量コンタクト層間膜３０、容量コンタクトプラグ１３１、及びシリンダ層間膜４０に囲まれるように凹部１３５が形成されている。

シリンダ層間膜４０は、容量コンタクト層間膜３０を覆うように形成された絶縁膜である。本実施形態においては、シリンダ層間膜４０は、ストッパー絶縁膜４２と層間絶縁膜４１を備えている。
シリンダ孔４５は、シリンダ層間膜４０を貫通するように形成されている。本実施形態においては、スルーホール３５の開口部上端と、シリンダ孔４５の開口部下端とは重なるように形成されているが、完全には相互の位置が一致せず、両者の重なり面積が、スルーホール３５開口部上端の面積よりも小さくなる場合がある。

容量下部電極１４３は、シリンダ孔４５の内面、及び容量コンタクトプラグ１３１の上方に形成された凹部１３５の内面に形成されている。このように、容量下部電極１４３が、凹部１３５の内面にまで入り込み、容量コンタクトプラグ１３１の上面の全面に容量下部電極１４３が接続されるので、容量コンタクトプラグ１３１と容量下部電極１４３の接触面積が、スルーホール３５の開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する領域の面積よりも大きくなる。

次に、本発明の第二の実施形態に係る半導体装置１０１の製造方法について説明する。
なお、第二の実施形態の半導体装置１０１の製造方法は、容量コンタクト層間膜３０を形成する工程までは、第一の実施形態に記載した半導体装置の製造方法と同一であるので、詳細な説明を省略する。

（第一の孔部を形成する工程）
第二の実施形態においては、容量コンタクト層間膜３０（第一の絶縁膜）を基板１０上に形成し、拡散層コンタクトプラグ２１に接続するようにスルーホール３５（第一の孔部）を形成する。

（第一の導電体を埋設する工程）
そして、スルーホール３５の全てを埋めず、容量コンタクトプラグ１３１の体積がスルーホール３５の容積よりも小さくなるように容量コンタクトプラグ１３１を埋設する。すなわち、図７に示すように、容量コンタクトプラグ１３１の高さ（図７において上下方向の寸法）は、容量コンタクト層間膜３０よりも高さ（図７において上下方向の寸法）が低く形成されており、容量コンタクトプラグ１３１の上方には、容量コンタクト層間膜３０及び容量コンタクトプラグ１３１によって囲まれるように凹部１３５（溝部）が形成されている。第二の実施形態においては、この凹部１３５（溝部）は、容量コンタクト層間膜３０の表面に対して、高さ方向（図７において上下方向）に１０ｎｍ程凹んで形成されている。

（犠牲膜を形成する工程）
次に、図７に示すように、容量コンタクト層間膜３０及び容量コンタクトプラグ１３１の上方の凹部１３５を埋めるように犠牲膜１５０を形成する。そして、図８に示すように、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法によって表面の犠牲膜１５０を除去し、容量コンタクトプラグ１３１の上面側にのみ犠牲膜１５０を残存させる。つまり、これにより凹部１３５が犠牲膜１５０によって埋設された状態になる。この犠牲膜１５０は、容量コンタクトプラグ１３１の上面と、この後に形成するシリンダ層間膜４０とを隔離するためのものである。

（第二の絶縁膜を形成する工程）
次に、容量コンタクト層間膜３０の上面にストッパー絶縁膜４２を形成する。次いで、ストッパー絶縁膜４２の上面に層間絶縁膜４１を形成し、シリンダ層間膜４０（第二の絶縁膜）を形成する。

（第二の孔部を形成する工程）
そして、図９に示すように、シリンダ層間膜４０を貫通し、スルーホール３５の開口部上端に、開口部下端が重なるようにフォトリソグラフィによって、シリンダ孔４５を形成する。このシリンダ孔４５を形成することにより、スルーホール３５の開口部上端とシリンダ孔４５の開口部下端とが重なる位置において、犠牲膜１５０の一部が、露出する。なお、本実施形態においては、スルーホール３５の開口部上端と、シリンダ孔４５の開口部下端の重なる面積は、スルーホール３５開口部上端の面積よりも小さくなっている。

（第一の導電体の露出部分を拡大する工程）
その後、ＳＰＭ（硫酸過水液）やＡＰＭ（アンモニア過水液）等を用いてウェットエッチング処理にて犠牲膜１５０を除去する。このように犠牲膜１５０を除去することで、容量コンタクトプラグ１３１上面側の犠牲膜１５０が除去されて、容量コンタクト層間膜３０、容量コンタクトプラグ１３１、及びシリンダ層間膜４０によって囲まれるように凹部１３５が形成され、この凹部１３５はシリンダ孔４５に連通し、容量コンタクトプラグ１３１の上面の全面が露出する。つまり、犠牲膜１５０を除去することによって、シリンダ孔４５に連通している部分の面積（表面積）が、スルーホール３５の開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する面積よりも大きくなるように、容量コンタクトプラグ３１の露出する部分が拡大する。
なお、ここで露出する部分とは、対象の部材が、他のいかなる部材にも覆われていない部分のことを意味する。

（第二の導電体を形成する工程）
そして、図１０に示すように、シリンダ孔４５の内周面（側壁）及び底面、容量コンタクトプラグ１３１の上方に形成された凹部１３５の内面に容量下部電極１４３（第二の導電体）を形成する。この容量下部電極１４３の構成材料は、シリンダ孔４５の内周面（側壁）及び底部のみならず、容量コンタクトプラグ１３１の上方に形成された凹部１３５の内面にも一体的に形成される。これにより、容量コンタクトプラグ１３１の上面の全面と容量下部電極１４３とが接続され、容量コンタクトプラグ１３１と容量下部電極１４３との接触面積が増大する。このとき、容量コンタクトプラグ１３１の上面と容量下部電極１４３は電気的に接続されており、容量コンタクトプラグ１３１と容量下部電極１４３の接触面積が、ホールの開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する領域の面積よりも大きくなっている。
さらに、誘電体膜４７と容量上部電極４８とを形成することで、図６に示す第二の実施形態に係る半導体装置１０１が得られる。

本発明の第二の実施形態にかかる半導体装置１０１の製造方法によれば、容量コンタクトプラグ１３１の上面の全面に容量下部電極１４３が接触するようになっており、従来の半導体装置のように、容量コンタクトプラグの上面の一部のみと容量下部電極が接触する場合と比較して、接触面積を大きくすることができるので、容量コンタクトプラグ１３１と容量下部電極１４３との電気的な接続信頼性を向上させることができる。

また、犠牲膜１５０をマスクとして自己整合が可能となり、フォトリソグラフィの合わせズレに対するプロセスマージンが大きくなるので、歩留まりを向上させることができる。

さらに、第二の実施形態においては、容量コンタクトプラグ１３１の上面に犠牲膜１５０を形成した後にシリンダ層間膜４０を形成し、シリンダ孔４５を形成した後に、犠牲膜１５０を除去する構成とされているので、容量コンタクトプラグ１３１の上面を確実に露出させることができ、容量コンタクトプラグ１３１の上面の全面に容量下部電極１４３を容易に形成することが可能である。

（第三の実施形態）
次に、本発明の第三の実施形態に係る半導体装置の製造方法について説明する。なお、第三の実施形態に係る半導体装置の構成は、第二の実施形態に係る半導体装置１０１と同様の構成であるので、詳細な説明については省略する。

第三の実施形態に係る半導体装置１０１の製造方法について説明する。以下では半導体装置１０１と同様の構成のものについては同一の符号で記載し、詳細な説明を省略する。なお、第三の実施形態の半導体装置１０１の製造方法は、容量コンタクト層間膜３０を形成する工程までは、第一の実施形態に記載した半導体装置１の製造方法と同一である。

（第一の孔部を形成する工程）
第三の実施形態においては、容量コンタクト層間膜３０（第一の絶縁膜）を基板１０上に形成し、スルーホール３５を形成する。
（第一の導電体を埋設する工程）
そして、図１１に示すように、拡散層コンタクトプラグ２１に接続するとともに、スルーホール３５を埋めるように容量コンタクトプラグ２３１（第一の導電体）を埋設する。第三の実施形態においては、第一の導電体を埋設する工程においては、スルーホール３５の全容積を容量コンタクトプラグ２３１により埋設している。

（第二の絶縁膜を形成する工程）
次に、容量コンタクト層間膜３０の上面にストッパー絶縁膜４２を形成する。次いで、ストッパー絶縁膜４２の上面に層間絶縁膜４１を形成し、シリンダ層間膜４０（第二の絶縁膜）を形成する。

（第二の孔部を形成する工程）
そして、シリンダ層間膜４０を貫通し、スルーホール３５の開口部上端に、開口部下端が重なるようにシリンダ孔４５（第二の孔部）を形成する。このシリンダ孔４５を形成することにより、スルーホール３５の開口部上端とシリンダ孔４５の開口部とが重なる位置において、容量コンタクトプラグ２３１の一部が露出する。本実施形態においては、スルーホール３５の開口部上端と、シリンダ孔４５の開口部下端の重なる面積は、スルーホール３５開口部上端の面積よりも小さくなっている。

（第一の導電体の露出部分を拡大する工程）
その後、ウェットエッチング処理にて容量コンタクトプラグ２３１の上面側をエッチングにより除去する。特に、容量コンタクト層間膜３０、層間絶縁膜４１、及び、ストッパー絶縁膜４２を構成する材料に対して、容量コンタクトプラグ２３１を構成する材料の選択比が高い薬液を用いる。これにより、図９に示すように、容量コンタクト層間膜３０、容量コンタクトプラグ１３１の上面、及びシリンダ層間膜４０によって囲まれる凹部１３５を形成することができる。例えば、容量コンタクトプラグ１３１としてポリシリコンを用い、容量コンタクト層間膜３０、層間絶縁膜４１、及びストッパー絶縁膜４２として酸化シリコンや窒化シリコンを用いた場合、ＡＰＭ（アンモニア過水液）などを適用できる。ただし、ここでは、容量コンタクトプラグ２３１の上面を選択的に除去して凹部１３５を形成することが目的であり、プラグ材料や周囲の層間膜材料によって、周知のエッチャントを任意に選択すれば良い。この凹部１３５は、シリンダ孔４５に連通している。つまり、このようにエッチングすることで、容量コンタクトプラグ２３１の上面の全面が露出し、図９に示す容量コンタクトプラグ１３１の状態となり、シリンダ孔４５に連通している部分の面積（表面積）が、スルーホール３５の開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する面積よりも大きくなるように、容量コンタクトプラグ２３１の露出する部分が拡大する。

（第二の導電体を形成する工程）
そして、図１０に示すように、シリンダ孔４５の内周面（側壁）及び底面、及び容量コンタクトプラグ１３１の上方に形成された凹部１３５の内面に容量下部電極１４３（第二の導電体）を形成する。この容量下部電極１４３の構成材料は、シリンダ孔４５の内周面（側壁）及び底部のみならず、容量コンタクトプラグ１３１の上方に形成された凹部１３５にも一体的に形成される。これにより、容量コンタクトプラグ１３１の上面の全面と容量下部電極１４３とが接続され、容量コンタクトプラグ１３１と容量下部電極１４３との接触面積が増大する。このとき、容量コンタクトプラグ１３１の上面と、容量下部電極１４３とは電気的に接続され、容量コンタクトプラグ１３１と容量下部電極１４３の接触面積が、ホールの開口部上端とシリンダ孔４５の開口部下端との重なり部分が形成する領域の面積よりも大きくなっている。
さらに、誘電体膜４７と容量上部電極４８を形成することで図６に示す第三の実施形態に係る半導体装置１０１が得られる。

本発明の第三の実施形態にかかる半導体装置１０１の製造方法によれば、容量コンタクトプラグ１３１の上面の全面に容量下部電極１４３が接触するようになっているので、従来の半導体装置のように、容量コンタクトプラグ１３１の上面の一部のみと容量下部電極１４３が接触する場合に比べて、接触する面積を大きくすることができるので、容量コンタクトプラグ１３１と容量下部電極１４３との電気的な接続信頼性を向上させることができる。

また、フォトリソグラフィの合わせズレに対するプロセスマージンが大きくなるので、製造時の歩留まりを向上させることができる。

また、第三の実施形態においては、容量コンタクトプラグ２３１を形成し、シリンダ層間膜４０を形成し、シリンダ孔４５を形成した後に、容量コンタクトプラグ２３１をエッチングして凹部１３５を形成し、容量コンタクトプラグ１３１とするので、容量コンタクトプラグ１３１の上面の全面を確実に露出させることができ、容量コンタクトプラグ１３１の上面の全面に容量下部電極４３を容易に形成することが可能である。

さらには、第三の実施形態においては、犠牲膜を用いることなく本発明の第三の実施形態に係る半導体装置を製造することができるので、製造コストを抑えることが可能である。

以上、本発明の実施形態について説明したが、本発明はこれに限定されることはなく、その発明の技術的思想を逸脱しない範囲で適宜変更可能である。

なお、上記の実施形態においては、容量コンタクトプラグをポリシリコンプラグで構成されている場合について説明したが、メタルプラグで構成されていても良い。この場合には、ＤＨＦ（フッ酸含有溶液）を用いて犠牲膜を除去すれば良い。

また、上記の実施形態においては、容量コンタクトプラグと容量下部電極を対象として本発明の半導体装置の製造方法を適用する場合について説明したが、コンタクトプラグを介して上層配線と下層配線間を接続する場合や、コンタクトプラグ同士を接続する場合に、本発明の半導体装置の製造方法を適用しても良い。

１、１０１ 半導体装置
１０ 基板
３０ 容量コンタクト層間膜（第一の絶縁膜）
３１、１３１、２３１ 容量コンタクトプラグ（第二の導電体）
３５ スルーホール（第一の孔部）
４０ シリンダ層間膜（第二の絶縁膜）
４３、１４３ 容量下部電極（第二の導電体）
４５ シリンダ孔（第二の孔部）
５０、１５０ 犠牲膜

Claims (15)

1. 基板を覆う第一の絶縁膜に第一の孔部を形成する工程と、
   前記第一の孔部内に第一の導電体を埋設する工程と、
   前記第一の絶縁膜を覆う第二の絶縁膜を形成する工程と、
   前記第二の絶縁膜中に、前記第一の孔部の開口部上端に、開口部下端が重なるように第二の孔部を形成する工程と、
   前記第一の導電体のうち、第二の孔部に連通している部分の表面積が、前記第一の孔部の開口部上端と前記第二の孔部の開口部下端との重なり部分が形成する領域の面積よりも大きくなるように、前記第一の導電体の露出部分を拡大する工程と、
   前記第一の導電体の露出部分を拡大する工程の後、前記第一の導電体の露出部分と前記第二の孔部の側壁とを覆い、前記第一の導電体に電気的に接続する第二の導電体を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
2. 前記第一の孔部を形成する工程の後、前記第二の絶縁膜を形成する工程の前に、前記第一の導電体の一部と、前記第一の絶縁膜または前記第二の絶縁膜の一部とを隔離する犠牲膜を形成する工程を備え、
   前記第二の孔部を形成する工程では、前記第二の孔部の開口部下端から前記犠牲膜の一部が露出するように前記第二の孔部を形成し、
   前記第一の導電体の露出部分を拡大する工程では、前記第一の導電体の一部と、前記第一の絶縁膜及び前記第二の絶縁膜の一部とを隔離する犠牲膜を選択的に除去することで、前記第一の導電体の露出する部分を拡大することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記犠牲膜を形成する工程では、前記第一の孔部の側壁に前記犠牲膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第一の導電体を埋設する工程の後に、前記第一の導電体の上面をエッチングして溝部を形成した後に、前記犠牲膜を埋設することを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
5. 前記第二の孔部を形成する工程では、前記第二の孔部の開口部下端から前記第一の導電体の一部が露出するように前記第二の孔部を形成し、
   前記第一の導電体の露出部分を拡大する工程では、前記第一の導電体に対し、前記第二の孔部の開口部下端における露出部分からエッチングを施して一部除去することで、前記第一の導電体の露出部分を拡大することを特徴とする請求項１に記載の半導体装置の製造方法。
6. 基板を覆う第一の絶縁膜に第一の孔部を形成する工程と、
   前記第一の孔部内に第一の導電体を埋設する工程と、
   前記第一の絶縁膜を覆う第二の絶縁膜を形成する工程と、
   前記第二の絶縁膜に前記第一の孔部に達する第二の孔部を形成する工程と、
   前記第二の孔部の側壁を覆う第二の導電体を形成する工程と、を備え、
   前記第一の導電体の体積が、前記第一の孔部の容積よりも小さくなるように形成することで、前記第一の孔部内に空間を形成し、
   前記第二の導電体を形成する工程では、前記空間をも一体的に埋め込むように、前記第二の孔部の側壁を覆う前記第二の導電体を形成することを特徴とする半導体装置の製造方法。
7. 前記第一の孔部を形成する工程の後、前記第二の絶縁膜を形成する工程の前に、前記第一の導電体の一部と、前記第一の絶縁膜または前記第二の絶縁膜の一部とを隔離する犠牲膜を形成する工程を備え、
   前記第二の孔部を形成する工程では、前記第二の孔部の開口部下端から前記犠牲膜の一部が露出するように前記第二の孔部を形成し、
   前記第一の導電体の一部と、前記第一の絶縁膜及び前記第二の絶縁膜の一部とを隔離する犠牲膜を選択的に除去することで、前記空間を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記犠牲膜を形成する工程では、前記第一の孔部の側壁に前記犠牲膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第一の導電体を埋設する工程の後に、前記第一の導電体の上面をエッチングして溝部を形成した後に、前記犠牲膜を埋設することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
10. 前記第二の孔部を形成する工程では、前記第二の孔部の開口部下端から前記第一の導電体の一部が露出するように前記第二の孔部を形成し、
    前記第一の導電体に対し、前記第二の孔部の開口部下端における露出部分からエッチングを施して一部除去することで、前記空間を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
11. 前記犠牲膜は、酸化アルミニウムを主成分とする絶縁膜であることを特徴とする請求項２から請求項４、請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。
12. 基板と、
    この基板を覆う第一の絶縁膜と、
    この第一の絶縁膜に形成された第一の孔部に埋設された第一の導電体と、
    前記第一の絶縁膜を覆う第二の絶縁膜と、
    この第二の絶縁膜に形成された第二の孔部に埋設された第二の導電体と、を備え、
    前記第一の導電体と前記第二の導電体は接続されており、
    前記第一の導電体と前記第二の導電体の接触面積が、前記第一の孔部の開口部上端と前記第二の孔部の開口部下端との重なり部分が形成する領域の面積よりも大きいことを特徴とする半導体装置。
13. 前記第一の導電体の側面及び上面に、前記第二の導電体が接続されていることを特徴とする請求項１２に記載の半導体装置。
14. 前記第一の導電体は、前記第一の絶縁膜に対して高さが低く設けられており、前記第一の導電体の上面全体に、前記第二の導電体が接続されていることを特徴とする請求項１２に記載の半導体装置。
15. 前記第一の導電体は、容量コンタクトプラグであり、前記第二の導電体は、容量下部電極であることを特徴とする請求項１２から請求項１４のいずれか一項に記載の半導体装置。

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