KR930007526B1 - 반도체소자의 부하저항 제조방법 - Google Patents

반도체소자의 부하저항 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체소자의 부하저항 제조방법
제 1도는 종래의 SRAM셀의 구조도.
제 2도는 제 1도에서의 부하저항 구조의 단면도.
제 3도는 본 발명에 의한 SRAM부하저항 구조의 단면도.
제 4도(가)-(라)는 제 3도에서의 제조방법 도시도.
제 5도는 제3도에서의 설명에 필요한 참고도.
* 도면의 주요 부분에 대한 부호의 설명
Q1-Q4 : 트랜지스터 RL1,RL2 : 부하저항
1 : P-웰 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트
5 : 저온산화막 6 : 부하저항 폴리-실리콘
7 :폴리-실리콘 A : 버팅콘택형성부
8 : 진성 폴리-실리콘 9 : 하이 도우핑 방지막
10 : 유전체층 11 : 이산화실리콘 박막
12 : 메탈 13 : 제1산화막 배리어
14 : 제2산화막 배리어 15 : 인터콘넥션 폴리-실리콘
16 : 제1산화막 배리어 17 : 제2산화막 배리어
18 : 측벽스페이서 19 : 막대저항
본 발명은 SRAM(Static Random Access Memory)소자의 부하저항(Load Resistor)의 제조방법에 관한 것으로, 특히 고집적 SRAM에 적당하도록 한 버어티컬 폴리-실리콘(Vertical Polysilicon)부하저항의 제조방법에 관한 것이다. 종래의 SRAM셀(Cell)의 구조는 첨부된 제1도에 도시된 바와 같이 4개의 트랜지스터(Q1-Q4)와 2개의 부하저항(RL1,RL2)으로 구성되어 있고, 첨부된 제2도에 도시된 바와 같은 단면의 모양으로 부하저항의 구조를 갖게 되는데 이를 자세히 살펴보면 부하저항은 진성 폴리-실리콘(8:Intrinsic (or Low Doped)Poly-Silicon)이 옆으로 길게 누운 모양을 형성시키면서 폴리-실리콘(7)이 도우핑(Doping)되는 것을 방지하기 위하여 하이 도우핑 방지막(9: 얇은 SiO2와 Si3N4를 이용)을 형성한다.
따라서, 첨부된 제1도의 부하저항(RL1,RL2)에서의 저항값(R)은 제2도의 진성 폴리-실리콘(8)이 실제 저항값의 거의 전부를 차지하게 되어 있다.
따라서 상기 살펴본 바와 같이 종래의 SRAM셀에서는 부하저항(RL1,RL2)이 길게 누워있는 형상으로 만들어지게 되는 관계로 고집적 SRAM에는 적합하지 못하고, 또한 부하저항(즉, 진성 폴리-실리콘(8)의 부분)의 위로 알루미늄등을 사용한 메탈(12)의 메탈라인이 지나기게 되므로 인하여 바이어스(bias)가 바뀌게 되면(즉, 5(V)도는 O(V))저항값의 변화가 생기게 되어 SRAM의 동작시에 커다란 문제를 일으킬 수 있는 문제점이 있었다.
따라서 상기한 문제점을 해결하기 위하여 발명된 본 발명에 의한 버어티컬 폴리-실리콘 부하저항의 제조방법을 첨부된 제4도(가)-(라)를 참조하여 설명하면 다음과 같다.
종래와 동일한 방법으로 필드산화막(2)이 성장 형성된 반도체기판의 P-웰(1)위에 통상의 공정에 의해 게이트(Gate)(4)및 LDD구조의 소오스(Source)/드레인(Drain)을 소정영역에 각각 형성한 후, 결과를 전면에 저온 산화막(5: LTO:Low -Temperature Oxide)을 기상성장(CVD : Chemical Vapor Deposition)방법으로 형성한 후 소정부분 선택적으로 식각하여 버팅 콘택(Butting Contact)영역(A)을 헝성하고 (제 4도(가)참조),전면에 도우핑된 제1인터콘넥션 폴리-실리콘(15 : 또는 도우핑되지 않은 폴리-실리콘을 증착한 후, POCL3나 이온주입 방법으로 도우핑)을 증착하고 이어서 그 위에 급열산화(RTO : Rapid Thermal Oxidation)등의 방법을 이용하여 100(Å)이하의 두께로 제 1 산화막 배리어(16)를 형성한 후 부하저항으로 쓰일 전성 폴리-실리콘(8 : Intirinic Poly-Silicon)을 저압기상성장 방법(LPCVD)으로 상기 제 1 산화막 배리어(16)상에 증착하는데, 이때 상기 진성 폴리-실리콘(8)의 두께는 첨부된 제 5 도에 도시된 바와 같이 막대저항(19)의 저항 값의
계산식
즉,
Figure kpo00001
에 의하여 저항값(R)이 결정되며 상기 R는 저항값이결정되며 상기 식중 R는 저항값이고, ρ(로우)는 고유저항(Resistivity), t는 막대저항의 높이, W는 막대저항의 가로의 길이, L는 막대저항의 세로의 길이를 나타내어 큰 저항값(R)을 필요로 할수록 막대저항의 가로 및 세로의 길이(W.L)는 작아지게 되어 SRAM 고집적 시키기에 유리하게 되므로 상기 진성 폴리-실리콘(8)의 두께를 저항값(R)을 고려한 막대저항의 가로 및 세로의 길이(W,L)에 의해 결정된 약1[μm]이하로 증착하고(제 4 도(b)참조), 이어서 부하저항 형성용 마스크(도시하지 않음)를 이용하여 부하저항의 영역을 정의한 후, 상기 진성 폴리-실리콘(8), 제 1 산화막 배리어(16), 인터콘넥션 폴리-실리콘(15)을 상기 부하저항 패턴으로 패터닝한 다음 진성 폴리-실리콘(8)의 옆면에서 도우핑되는 것을 방지하기 위하여 LDD구조 게이트의 측벽 스페이서의 형성시와 동일한 방법으로 결과물 전면에 저온산화막(LTO)을 증착한 후 반응성 이온식각(R.I.E)으로 이방성 식각(Anicotrophic Etch)하여 측벽 스페이서(18)를 형성한다(제 4 도 (c)참조).
이어서 상기 제1산화막 배리어(15)형성시와 동일하게 급열 산화(RTO)등의 방법을 이용하여 100[Å]이하의 두께를 갖는 제2산화막 배리어(17)를 결과물상에 형성한 후 인터 콘넥션을 위한 제2인터콘넥션 폴리-실리콘(15)을 증착(또는 폴리-실리콘 증착 후 도우핑 실시)하고 이를 소정패턴으로 패터닝한다.(제4도(d)참조)
이후 계속 진행되는 공정은 종래의 제조공정과 동일하게 진행되어 절연층(Dielectric Layer)(10)증착, 접촉(Contact)형성, 메탈(Metal)(12)형성 등을 하여 첨부된 제3도에 도시된 바와 같은 버어티컬 폴리-실리콘 부하저항의 구조를 형성하게 된다.
따라서, 본 발명에 의한 버어티컬 폴리-실리콘 부하저항의 제조방법은 상기 저항값(R)의 계산식(제5도참조)에서 살펴본 바와 같이 막대저항(19)의 가로 및 세로의 길이(W,L)를 짧게 함으로써 저항값(R)을 크게 할 수 있게 되어 집적도가 높은 SRAM의 부하저항에 접합하게 하고, 또한 메탈라인의 바이어스에 따른 저항값의 변동을 막을 수 있도록 하는 효과를 갖게 된다.

Claims (1)

  1. 반도체 기판상의 소정영역에 통상의 공정에 의해 필드산화막(2)과 게이트(4)및 소오스/드레인을 각각 형성하는 공정과, 결과물상에 저온산화막(5)을 증착한 후 소정부분을 선택적으로 식각하여 버팅콘택영역(A)을 형성하는 공정, 결과물상에 도우핑된 제1인터콘넥션 폴리시리콘(15)을 증착하는 공정, 상기 폴리실리콘(15)위에 제1산화막 제1산화막 배리어(16)를 100Å이하의 두께로 형성하는 공정, 상기 제1산화막 배리어(16)위에 부하저항용 진성 폴리실리콘(8)을 1㎛이하의 두께로 형성하는 공정, 상기 진성폴리실리콘(8), 제1산화막배리어(16), 제1인터콘넥션 폴리실리콘(15)을 부하저항 패턴으로 패터닝하여 진성 폴리실리콘(8)으로 된 부하저항을 형성하는 공정, 상기 패터닝된 결과물의 측면에 측벽 스페이서(18)를 형성하는 공정, 결과물상에 제2산화막 배리어(17)을 100Å이하의 두께로 형성하는 공정, 및 결과물 저면에 제2인터콘넥션 폴리실리콘(15)을 증착한 후 소정패턴으로 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 부하저항 제조방법.
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