KR100202975B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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스가와라 시게까즈
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아끼구사 나오유끼
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Abstract

반도체 장치의 제조방법은 7±1020~2×1021atoms/cm3의 인을 도포하여 하지층상에 실리콘막을 퇴적하고, 그후에 실리콘막을 가열하는 단계를 포함한다. 저항률이 충분히 낮은 실리콘막을 갖는 반도체 장치가 제공된다.

Description

반도체 장치의 제조방법
제1a도 내지 제1c도는 인으로 도포된 실리콘 박막의 저항률을 인농도의 함수로서 도시한 그래프도 및 샘플(samle)의 구조를 도시한 개략 단면도.
제2a도 및 제2b도는 실리콘 박막을 사용한 캐퍼시터의 공핍율(depletion ratio)의 정의를 설명한 그래프도 및 공핍율을 막형성 직후에 인농도의 함수로서 도시한 그래프도.
제3a도 내지 제3l도는 본 발명의 실시예에 따른 DRAM의 제조방법을 설명한 개략단면도.
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 실리콘막의 증착단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.
불순물로 도포된 실리콘막은 도전성을 갖고 도전체로서 사용될 수가 있다. 불순물은 막형성시에 도포될 수도 있고, 또는 막형성후에 이온주입이나 확산으로 도포될 수도 있다.
불순물로 도포된 실리콘막은 MOSFET의 게이트 전극, 폴리사이드(다결정 실리콘과 실리사이드의 적층)게이트 전극의 일부, DRAM의 캐퍼시터 전극, 배선, 및 폴리사이드 배선의 일부등으로서 사용된다.
도전체로서 사용되는 실리콘막의 저항률은 가능한 낮은것이 바람직하다.
저항률은 캐리어(carrier)의 이동도와 캐리어 농도에 의존한다. 캐리어 이동도를 증대시키키 위하여는 비정질 실리콘보다 다결정 실리콘을 사용하는 것이 더 바람직하다. 단결정 실리콘을 사용하여 높은 이동도를 얻더라도, 실리콘과 다른 물질의 표면상에 단결정 실리콘막을 형성하는 것은 통상 실용적으로 곤란하다. 캐리어 농도는 통상 도포된 불순물량에 비례하고, 실리콘중의 불순물 원소의 고체 용해도에 의해 제한된다. 그러므로, 저저항률의 실리콘막을 형성하기 위하여는 고체 용해도 한계근처의 농도의 불순물로 도포된 다결정 실리콘막을 형성한다.
실리콘막의 n형 불순물로서는 인이, p형 불순물로서는 붕소가 가장 많이 사용된다. DRAM에 있어서는, 메모리 셀부는 n형 MOSFET에 의해 형성되고 주변회로부는 n채널 MOSFET와 p채널 MOSFET에 의해 형성된다. 따라서, n형 불순물로서 인이 가장 중요하다.
이하에 설명하는 바와같이, 고체 용해도 한계근처의 농도의 인으로 도포된 실리콘막의 저항률이 장치 제조공정의 완성후에 설계치보다 더 높게됨을 발견하였다.
본 발명의 목적은 장치 제조공정의 완성후 충분히 낮은 저항률을 갖는 실리콘막을 갖는 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 일양상에 따르면, 7×1020∼2×1021atoms/cm3의 인을 도포하여 실리콘막을 하지층상에 퇴적하고, 그후 실리콘막을 가열하는 단계를 포함하는 반도체 장치의 제조방법이 제공되어 있다.
7×1020atoms/cm3의 인은 실리콘중의 고체 용해도 한계를 상당히 초과한다. 그러나, 인이 그후의 가열처리에서 실리콘막으로 부터 달아나더라도, 실리콘막중에 인이 초기에 과잉으로 도포하였기 때문에, 충분한 양의 인이 확보되고 저저항률이 실현된다.
이와같이, 제조공정의 완성후에 반도체 장치의 실리콘 박막의 소망의 저저항률을 갖을 수가 있다.
또한, 실리콘 박막을 사용한 캐퍼시터에 대하여 공핍폭을 억제하고 용량변화를 감소시킬 수가 있다.
반도체 집적회로 장치의 집적도가 높게 됨에 따라, 그 구조가 다층화 되는 경향이 있다. 다층구조를 갖는 반도체 장치의 제조방법에 의해 형성된 막의 양호한 커버리지(coverage)를 보증하기 위하여, 장치의 각 층의 두께는 가능한 얇게 되는 것이 바람직하다. 얇은 패턴을 갖는 실리콘막의 저항률이 낮게되는 것이 바람직하는 경우에, 실리콘 저항률은 가능한 낮게되는 것이 필요하다.
반도체 장치중에 사용된 얇은 실리콘막의 저항률이 장지제조공정의 완성후에 설계치보다 높게되는 것이 발견되었다. 이 원인을 연구하기 위하여 본 발명자는 이하의 실험을 행하였다.
불순물 도포시 동시에 비정질(a-)실리콘 박막을 형성하였다. 도포된 불순물을 밀봉하기 위하여 각 비정질 실리콘 박막의 표면상에 산화막을 저온으로 퇴적하였다. 그후에, 850℃로 N2분위기하에 20분간 장치를 어닐링하여 비정질 실리콘을 다결정 실리콘으로 변환하고 나서 , HF수용액으로 산화막을 제거하였다. 그 후에, 시트(sheet)저항을 측정하였다. 측정된 각 시트 저항은 통상 표준 설계 데이타로서 사용된다.
실제 장치내의 실리콘막을 모방하기 위하여, DRAM의 핀형(fin type)케퍼시터에 대응하는 구조를 인으로 도포된 비정질 실리콘막을 사용하여 형성하고, DRAM제조공정과 동등한 열처리를 행한후에, 실리콘막의 시트저항을 측정하였다. 그 결과를 제1a도에 도시하였다.
제1a도에 있어서, 횡축은 막형성 직후에 인농도를 리니어 스케일(linear scale)표시한 것이고 종축은 저항률 (Ω㎝)을 리니어 스케일로 표시한 것이다. 곡선 r1은 불순물로 도포된 비정질 실리콘막을 산화막으로 피복하여 180℃에서 20분간 어닐링한 샘플의 저항률을 표시한 것이다. 곡선 r2은 DRAM의 핀형 캐퍼시터 전극과 동등한 구조를 갖는 불순물로 도포된 비정질 실리콘막을 실제 장치에 행해지는 공정등과 같은 열처리를 한 샘플의 저항률을 표시한 것이다.
제1b도 및 제1c도는 실험에 사용된 샘플의 구조를 도시한 것이다. 곡선 r1의 측정용 샘플의 구조가 제 1b도에 도시되어 있다. 실리콘 산화막 43을 실리콘 기판 42상에 형성하였고, 실리콘 산화막 43상에 비정질 실리콘막 44를 형성하였다. 비정질 실리콘막 44의 표면을 산화막으로 피복하였고, 장치를 어닐링하였다.
(비정질 실리콘을 다결정 실리콘으로 변화시킴). 그후에 표면 산화막을 제거하여, 다시 제1b도에 도시된 구조를 취하였다, 이 상태에서, 막 44의 저항을 4탐침법(four-probe method)으로 측정하였다. 제1c도는 곡선 r2의 측정용 샘플의 구조의 주요부분을 도시한 것이다. 이 구조는 후술되는 제5도에 도시된 막 22와 동등하다. 비정질 실리콘 패턴 46을 실리콘 산화막 영역 45상에 형성하였고, 페턴 46의 표면을 실리콘 산화막 47로 피복하였다. 실리콘 산화막 47에 콘택트홀(contact hole)48a와 48b를 형성하였고 패턴 46에 납 전극 49a와 49b를 접속하였다.
실리콘막은 기판온도 500℃에서, 실리콘 소스로서 디실란(Si2H6)을 유량 50sccm, 인소스로서 N2가스중에 2% 포스핀(PH3)을 혼합한 가스 및 N2가스의 혼합가스를 총유량 270 sccm 흘러보내서 형성되었다. 다실란의 유량은 일정하게 유지되었고, PH3/N2및N2의 총유량도 일정하게 유지되었다. PH3/N2가스대N2가스의 유량비를 변화시켜 각종의 인농도를 준비하였다. 곡선 r1의 샘플의 실리콘막은 막두께 약 1000Å의 넓은 면적을 갖고, 저항률은 4탐침법으로 측정하였다. 곡선 r2의 샘플의 실리콘막은 막두께가 약 50nm이고 스트립(stripe)형상이 6.5㎛× 65㎛이었다. 제1도에서 알수 있는 바와 같이, 곡선 r2의 저항률은 곡선 r1의 저항률의 2배이상이다. 곡선r2의 저항률은 특히 실리콘중의 인 고체 용해도 한계인 3~4×1020atoms/㎤근처의 인농도에 있어서는 곡선 r1의 저항률의 5배이상이 된다.
핀형 캐퍼시터를 사용하고 가능한 낮은 저항률을 실현하기 위하여는 곡선 r2를 사용하여 인농도를 선택하는 것이 바람직하다. 이 경우에 최적의 인농도는 약 1.0×1021atoms/㎤ 이고 7×1020atoms/㎤~2.0×1021atoms/㎤의 범위에서 선택하는 것이 바람직하다.
저항률간의 차이는 다음 같은 이유로 생길수도 있다. 다른막으로 피복된 (적어도 일부분은 피복된)실리콘 박막중에 인은 박막의 열처리, 다른막 형성중의 외부확산(out-diffusion)이나 그후의 열처리에 의해 다른막으로 확산한다. 따라서, 막형성 직후에 인농도는 서서히 저하하고 장치 제조공정의 완성후에 인농도는 막형성 직후에 인농도에서 상당히 벗어난다.
곡선 r2 의 저항률의 최대치가 곡선 r1의 저항률의 최대치 보다 훨씬 높은 이유는 샘플들간의 막두께 차이, 열처리에 의해 비정질 실리콘에서 변환된 다결정 실리콘간의 결정성 차이등에 의한 것으로 고려된다.
DRAM캐퍼시터는 전극의 저저항률과 소정의 용량을 갖는것이 바람직하다. 캐퍼시터 전극을 실리콘막으로 구성하고 불순물 농도가 낮은 경우에, 역 바이어스(reverse bias)전압을 인가할때 공핍층이 캐퍼시터 전극표면으로부터 성장하고, 전극간의 거리가 크게 되어서 용량이 저하한다.
제2a도에 도시된 바와같이 축전전극의 전압을 0V로 고정하고, 대향전극의 전압을 -1.5V에서 1.5V로 변화시켜서 용량을 측정하였다. 대향전극의 전압을 순 바이어스(forward bias)의 +1.5V때의 용량을 CO로 하고, 대향전극의 전압을 역 바이어스의 -1.5V로 변화시킨 때의 용량을 △C로 하여, 공핍률을△C/ CO로 정의한다.
샘플로서, 실리콘 질화물(SiN)막을 실리콘 막상에 두께 7nm로 형성한 후, 산화시켜서 SiO2유니트(unit)에 근거한 두께 약 6nm(측정된 용량으로 부터 산출)의 실리콘 산화질화막을 형성하였다. 약 7×1020atoms/㎤농도의 인을 도포하여 실리콘 산화질화막상에 대항전극을 형성하였다.
-1.5V전압을 대향전극에 인가한 경우, 약 바이어스 전압이 축적 전극의 표면에 인가되어 공핍층이 축적전극의 표면상에 성장한다. 공핍층의 폭은 축전전극의 실리콘막의 불순물 농도가 저하함에 따라 커지게 된다.
제2b도는 막형성 직후에 캐퍼시의 전극에서의 공핍율의 변화를 인농도의 함수로서 도시한 그래프이다. 횡축은 막형성 직후에 인농도를 atoms/㎤로 표시한 것이고 종축은 공핍율을 %로 표시한 것이다. 실험샘플은 제1c도에 도시된 핀형 캐퍼시터와 동등하다.
곡선 d로 표시된 공핍률은 인 고체용해도 한계 3~4×1020atoms/㎤에서 약 10 %이다. 공핍률은 인농도가 증가함에 따라 저하하고, 약 7.0×1020atoms/㎤ 에서는 2~3%정도, 1×5×1021atoms/㎤ 이상에서는 무시할만한 값을 취한다.
따라서 일정한 값의 캐퍼시터를 갖기 위하여는, 캐퍼시터 전극용 실리콘막은 적어도 7.0×1020atoms/㎤의 인농도, 바람직하게는 보다 높은 농도를 갖도록 구성된다. 또한, 인농도는 2×1021atoms/㎤을 초과하지 않는 것이 바람직하다. 적어도 7.0×1020atoms/㎤의 인을 실리콘막에 도포하는 것은 막형성 직후에 인 고체 용해도 한계의 약 2배의 인을 도포하는 것에 상당한다.
제3a도 -제3l도를 참조하여, DRAM의 제조공정을 설명한다.
제3a도에 도시된 바와같이, p-현실리콘 기판 1의 표면에 질화실리콘막을 마스크로서 사용하여 LOCOS 산화에 의해 두께 약 400nm의 필드산화막 2를 형성한다. LOCOS 산화후 , 질화실리콘막을 제거하고, 노출된 실리콘 표면에, 예를 들면 약 1000℃의 드라이 산화에 의해 두께 약 10nm 의 게이트 산화막 3을 형성한다.
게이트 산화막 3과 필드 산화막 2의 상에 기판온도 500℃에서 Si2H6유량 50sccm, 2% PH3/N2+N2유량 270sccm, 압력 0.2Torr의 감압 CVD에 의해 두께 약 200nm의 Si게이트 전극층 4를 형성한다.
게이트 전극층상에 레지스트 패턴을 형성하고 패턴화시켜 게이트 전극 4a와 4c 및 배선 4b를 형성한다. 게이트 전극 4a와 4c의 게이트 길이는 예를들면, 약 0.5㎛이다.
게이트 전극 4c를 사용하는 MOSFET는 주변회로의 트랜지스터이고 DRAM의 주변회로 영역에 형성된다. 제3b도의 좌측에 도시된 게이트 전극 4a와 배선 4b를 사용하는 MOSFET를 DRAM의 메모리 셀 영역에 형성한다. 제3a도-제3l도에 있어서, 도면을 간단화하기 위하여 이들을 인접하여 도시하였다.
다음에, 제3b도에 도시된 바와같이, 게이트 전극 4a와 4b를 마스크로서 사용하여, 가속에너지 20kev,도즈(dose)량 1013cm-2에서 인이온을 주입하여 n형 영역 6과 7을 형성한다. 이 n형 영역은 메모리 영역에 있어서는 MOSFET의 소스/드레인 영역이고 주변회로 영역에 있어서는 MOSFET의 LDD구조의 저불순 농도 영역이다.
제3c도에 도시된 바와같이, 기판온도 약 800℃에서 SiH4+N2O를 사용한 CVD에 의해 두께 약 100nm의 고온산화(HTO)막 8를 기판표면에 형성한다.
다음에, 기판표면에 레지스트 마스크 9를 형성하여 메모리 영역을 피복한다. 레지스트 마스크 9를 에칭마스크로서 사용하여, HTO막 8을 반응성 이온 에칭에 의해 수직방향으로 에칭한다. 주변회로 영역의 평탄면상에 형성된 HTO막 8을 제거하고, 게이트 전극 4c의 측상에 형성된 HTO막 8을 에칭하지 않은 상태로 잔류시켜 측벽 8w를 형성한다. 그 후에, 레지스트 마스크 9를 제거한다.
제3d도에 도시된 바와같이, 두께 약 100nm의 다른 HTO막 10을 동일한 공정에 의해 퇴적한다.
제3e도에 도시된 바와같이, HTO막 10에 대하여 반응성 이온 에칭을 행하여 평탄면상에 HTO막을 제거하고, 단차부분의 측벽상에만 측벽 10w을 잔류시킨다.
고온 산화막, 측벽 및 게이트 전극을 마스크로 하여, 가속에너지 20kev, 도즈량 1015cm-2의 인 이온을 주입하여서 주변회로 트랜지스터의 소스/드레인 영역인 n+형 영역 11을 형성한다.
제3f도에 도시된 바와같이,두께 약 100nm의 또다른 HTO막 12를 동일한 공정에 의하여 형성한다. 그후, HTO막 12상에 레지스트 마스크를 형성하고, MOSFET 의 접점영역에 개구 13을 형성한다. 개구의 크기는 예를들면, 0.5㎛평방이다.
제3g도에 도시된 바와같이, 개구 13에 노출된 실리콘 표면을 매립하도록 두께 약 50nm의 비정질 실리콘층 14와 두께 약 100nm의 WSix층 15를 감압 CVD에 의해 퇴적한다.
그 후에, 표면에 레지스트 마스크를 형성한다. 에칭을 행하여 비정질 실리콘층 14와 WSix층 15를 패턴화시켜 폴리사이드 전극을 형성한다. 비정질 실리콘층 14의 퇴적은 제3a도에 도시된 비정질 실리콘층의 퇴적과 동일한 공정에 의해 행할 수 있다.
제3h도에 도시된 바와 같이, HTO막 16을 퇴적하고, RIE에 의해 평탄평면상에 HTO막을 제거하여 전극의 측상에 측벽 16을 형성한다. 더우기, 두께 약 100nm의 HTO막 17을 퇴적한다. 이들 HTO막의 퇴적은 기판온도 800℃에서 상기의 HTO막 8, 10 및 12와 같이 행할 수 있다.
기판온도 775℃에서 두께 약 50nm의 SiNx막 18을 HTO막 17상에 형성한다. 기판온도 800℃에서 두께 약 50nm의 HTO막 20을 퇴적한다.
다음에, 기판온도 500℃에서 압력 0.2Torr, Si2H6유량 50sccm, 2%PH3/N2유량 110 sccm, N2유량 160 sccm의 조건으로 7×1020atom/㎤ 이상의 인으로 도포된 비정질 실리콘층 22를 두께 약 50nm로 퇴적한다.
다음에, 기판온도 800℃에서 두께 약 50nm의 HTO막 24를 퇴적한다. 이들 퇴적공정의 완성후, 기판표면에 레지스트 마스크를 형성하고, 메모리 영역의 MOSFET의 소스/드레인 영역 6중 하나에 이르는 약 0.5㎛평방의 개구 25를 형성한다. 그 후에, 레지스트를 제거한다.
제3i도에 도시된 바와 같이, HTO막 24의 표면상에, 제3h도에 도시된 비정질 실리콘층 22와 동일한 조건 ( 기판온도 500℃, 압력 0.2Torr, Si2H6유량 50 sccm, 2%PH3/N2유량 110sccm, N2유량 160sccm)으로 7×1020atoms/㎤ 이상의 인으로 도포된 비정질 실리콘층 28을 두께 약 50nm로 퇴적한다.
다음에, N2분위기에서 약 800℃에서의 어닐링을 행하여 비정질 실리콘층 22와 28을 다결정 실리콘으로 변환한다. 그 전에 형성된 비정질 실리콘층 4와 14도 그후의 열처리 또는 이 어닐링 공정에 의해 다결정 실리콘으로 변환된다.
그후, 기판 표면상에 레지스트 마스크를 형성하고, 비정질 실리콘층 22와 28 및 그 사이의 HTO막 24를 RIE에 의해 패턴화 한다. 이와 같이하여, DRAM메모리셀의 캐퍼시터의 축적전극을 형성한다.
제3j도에 도시된 바와 같이, 기판을 HF수용액에 침적하여 기판표면에 노출된 HTO막 20과 24를 제거한다. HTO막 20과 24가 제거되어, 숨겨진 핀표면이 노출된다.
감압 CVD에 의해 기판온도 725℃에서 두께 약 6nm의 SiNx막 29를 형성한다. 노출된 핀표면은 SiNx막 29로 피복된다. 다음에, 기판온도를 약 800℃로 하여 습식 산화분위기중에서 SiNx막 29의 표면을 산화한다. 이와 같이하여, 캐퍼시티 절연막 29가 형성된다.
제3k도에 도시된 바와 같이, 제3h도와 제3i도에 도시된 비정질 실리콘층의 퇴적과 동일한 공정에 의해, 7.0×1020∼ 1.2×1021atoms/㎤의 인 불순물로 도포된 비정질 실리콘층 30을 예를들면 두께 100nm로 퇴적하여 핀 사이의 갭(gap)을 매립하고 핀 전면을 피복한다.
퇴적된 비정질 실리콘층 30상에 레지스트 마스크를 형성하여 비정질 실리콘층 30과 그 아래의 SiNx층 18을 패턴화한다. 그후, 레지스트 마스크를 제거한다.
제3l도에 도시된 바와 같이, 기판온도 800℃에서 두께 약 50nm의 HTO막을 퇴적하고 나서, BPSG(boron phosphorous silicate glass)층 32를 두께 약 400nm로 퇴적한다. 그 다음에, 약 850℃로 기판을 가열하여 BPSG층 32를 용융시키고 표면을 평탄화 시킨다.
평탄화된 BPSG층 32상에 레지스트 마스크를 형성하고 RIE에 의해 주변회로의 MOSFET의 전극 인출영역에 개구 33을 형성한다. 그 후, AI전극층을 퇴적하고 패턴화하여 AI배선 35를 형성한다. 상기의 공정에 의해, DRAM장치를 제조한다.
상기의 설명에 있어서는, DRAM캐퍼시터의 실리콘전극에 인을 인고체용해도 한계의 2배이상의 농도(7×1020atoms/㎤이상)로 도포한다. 도포되는 인농도는 퇴적되는 실리콘막의 두께와 그후의 열처리를 고려하여 선택하는 것이 바람직하다.
또, 게이트전극의 실리콘층 4와 폴리사이드 전극의 하층 실리콘층 14를 형성할 때에, 고체 용해도 한계의 2배이상의 인을 도포할 수도 있다.
다결정 실리콘 또는 비정질 실리콘의 전극을 형성하는 경우, 실리콘층의 초기 인 농도를 7.0×1020∼ 1.0×1021atoms/㎤으로 설정하는 것이 바람직하다.
다결정 실리콘층과 실리사이드의 적층에 의해 형성된 폴리사이드 전극의 경우에는, 텅스텐 실리사이드(WSi)등의 실리사이드 층에서의 인은 층으로부터 달아나 멀리 이동하기 때문에 초기 인농도를 1.0×1021∼ 2.0×1021atoms/㎤ 으로 설정하는 것이 바람직하다.
캐퍼시터의 축적전극을 형성하는 경우, 장치 기능시 공핍효과가 크고 HTO막 형성 또는 어닐링중에 인이 달아나기 때문에 초기 인농도를 1.2×1021∼ 1.6×1021atoms/㎤ 으로 설정하는 것이 바람직하다.
캐퍼시터의 대항전극을 형성하는 경우, 막두께가 비교적 크더라도 장치기능시 공핍효과가 크기때문에 초기 인농도를 7.0×1020∼ 1.2×1021atoms/㎤으로 설정하는 것이 바람직하다.
이상, 본 발명은 바람직한 실시예들에 대해서만 설명하였지만 이들 실시예에 제한되지는 않는다. 예를 들면, 퇴적속도가 저하하더라도 모노실란등의 다른 실리콘 소스를 디실란 대신에 사용할 수도 있다. HTO막 대신에는 그 밖의 절연막을 사용할 수도 있다. 본 발명은 DRAM장치 뿐만아니라 도전성 실리콘막을 사용하는 기타 반도체 장치에 적용할 수가 있다. 그 밖의 각종의 변경, 개량, 조합등이 첨부된 특허청구의 범위의 범위에서 벗어남이 없이 가능하다는 것은 당업자에게 명백하다.

Claims (12)

  1. 실란과 포스핀을 함유하는 가스 스트림(gas stream)으로 부터 농도 7×1020∼ 2×1021atoms/㎤의 인이 도포된 비정질 실리콘막을 하지층상에 퇴적하고, 그후에 상기 비정질 실리콘막을 가열하여, 비정질 실리콘막중의 비정질 실리콘을 다결정 실리콘으로 변환하는 단계로 구성되는 반도체 장치의 제조방법.
  2. 제1항에 있어서 , 상기 가열단계가 상기 비정질 실리콘막상에 절연막을 퇴적하는 단계를 포함하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 가열단계가 상기 비정질 실리콘막상에 실리사이드막을 퇴적하는 단계를 포함하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 비정질 실리콘막을 퇴적하는 단계가 디실란(Si2H6)과 포스핀(PH3)을 소스가스로서 사용하는 CVD에 의해 행해지는 반도체 장치의 제조방법.
  5. 제2항에 있어서, 상기 하지층이 실리콘 기상판에 형성된 게이트 산화막이고, 상기 방법이 상기 비정질 실리콘막을 패턴화하여 게이트 전극을 형성하는 단계로 구성되는 반도체 장치의 제조방법.
  6. 제2항에 있어서, 상기 하지층이 실리콘 기상판에 형성되고 최상으로서 층간 절연막을 갖고 실리콘 기판의 표면을 노출하는 콘택트홀을 갖는 적층구조인 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 층간 절연막상에 7×1020∼ 2×1021atoms/㎤의 인으로 도포한 실리콘 막을 퇴적하는 단계로 더 구성되는 반도체 장치의 제조방법.
  8. 제3항에 있어서, 상기 하지층이 반도체 기상판에 형성된 층간 절연막이고, 상기 방법이 상기 실리사이드막과 비정질 실리콘막을 패턴화하여 배선패턴을 형성하는 단계로 더 구성되는 반도체 장치의 제조방법.
  9. 제1항에 있어서, 상기 실리콘막이 다결정 또는 비정질 실리콘 전극을 형성하고, 상기 인농도가 7.0×1020∼ 1.0×1021atoms/㎤으로 설정되는 반도체 장치의 제조방법.
  10. 제1항에 있어서, 상기 실리콘막이 폴리사이드 전극의 일부를 형성하고, 상기 인농도가 1.0×1021∼ 2.0×1021atoms/㎤으로 설정되는 반도체 장치의 제조방법.
  11. 제1항에 있어서, 상기 실리콘막이 캐퍼시티의 축적전극용으로 사용되고 상기 인농도가 1.2×1021∼ 1.6×1021atoms/㎤으로 설정되는 반도체 장치의 제조방법.
  12. 제1항에 있어서, 상기 실리콘막이 캐퍼시티의 대향전극용으로 사용되고, 상기 인농도가 7.0×1020∼ 1.2×1021atoms/㎤으로 설정되는 반도체 장치의 제조방법.
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