JPH0338732B2 - - Google Patents
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- JPH0338732B2 JPH0338732B2 JP55046820A JP4682080A JPH0338732B2 JP H0338732 B2 JPH0338732 B2 JP H0338732B2 JP 55046820 A JP55046820 A JP 55046820A JP 4682080 A JP4682080 A JP 4682080A JP H0338732 B2 JPH0338732 B2 JP H0338732B2
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- Japan
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- film
- insulating film
- sio
- etching
- forming
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
は、半導体装置の電極配線を、選択的かつ自己整
合的に、絶縁膜によつて被覆して自己整合型コン
タクトを形成する方法に関する。
は、半導体装置の電極配線を、選択的かつ自己整
合的に、絶縁膜によつて被覆して自己整合型コン
タクトを形成する方法に関する。
従来、自己整合的に配線に絶縁膜を被覆する方
法として、SELOCSとよばれる方法がよく知ら
れており、用いられている。この方法は不純物を
多量にドープされた多結晶シリコンと半導体基板
との酸化速度の差を利用し、熱酸化を行なつて、
配線表面を酸化皮膜で覆うものである。
法として、SELOCSとよばれる方法がよく知ら
れており、用いられている。この方法は不純物を
多量にドープされた多結晶シリコンと半導体基板
との酸化速度の差を利用し、熱酸化を行なつて、
配線表面を酸化皮膜で覆うものである。
しかし、この方法は、高温度の熱酸化工程が必
要である、配線がシリコンの場合に限定される、
得られる絶縁膜が酸化膜であつてリンガラス膜で
ないためナトリウムなどの影響を受けやすいな
ど、多くの問題がある。
要である、配線がシリコンの場合に限定される、
得られる絶縁膜が酸化膜であつてリンガラス膜で
ないためナトリウムなどの影響を受けやすいな
ど、多くの問題がある。
本発明の目的は、上記従来の問題を解決し、シ
リコンのみでなく、シリコン以外の材料からなる
配線にも、特性のすぐれた絶縁膜を自己整合的に
形成することのできる、半導体装置の製造方法を
提供することである。
リコンのみでなく、シリコン以外の材料からなる
配線にも、特性のすぐれた絶縁膜を自己整合的に
形成することのできる、半導体装置の製造方法を
提供することである。
以下、図面を用いて、本発明を詳細に説明す
る。
る。
第１図は、本発明に関連する構成を説明するた
めの工程図である。まず第１図Ａに示すように、
所望の基板１ａ上に電極配線２ａおよび絶縁膜３
ａの層状パターンを形成したのち、第１図Ｂに示
すように絶縁膜３ｂを被着する。つぎにたとえば
反応性スパツタエツチング法など、サイド・エツ
チがない（あるいは少ない）ドライ・エツチング
法を用いて、絶縁膜３ｂをエツチングすると、エ
ツチングは第１図Ｃに示すように縦方向（矢印
Ｙ）に選択的に進行し、横方向（矢印Ｘ）には進
行しない（あるいは縦方向と比較して進行が著し
く遅い）ため（点線Ｃはエツチング前の絶縁膜３
ｂの表面を示す）、基板１ａの表面が露出したと
ころでエツチングを停止する（必要に応じて基板
１ａもエツチングしてよい）と、第１図Ｄに示す
ように、電極配線２ａの上面を絶縁膜３ａ、側面
を絶縁膜３ｂによつて、選択的かつ自己整合的に
被覆することができる。
めの工程図である。まず第１図Ａに示すように、
所望の基板１ａ上に電極配線２ａおよび絶縁膜３
ａの層状パターンを形成したのち、第１図Ｂに示
すように絶縁膜３ｂを被着する。つぎにたとえば
反応性スパツタエツチング法など、サイド・エツ
チがない（あるいは少ない）ドライ・エツチング
法を用いて、絶縁膜３ｂをエツチングすると、エ
ツチングは第１図Ｃに示すように縦方向（矢印
Ｙ）に選択的に進行し、横方向（矢印Ｘ）には進
行しない（あるいは縦方向と比較して進行が著し
く遅い）ため（点線Ｃはエツチング前の絶縁膜３
ｂの表面を示す）、基板１ａの表面が露出したと
ころでエツチングを停止する（必要に応じて基板
１ａもエツチングしてよい）と、第１図Ｄに示す
ように、電極配線２ａの上面を絶縁膜３ａ、側面
を絶縁膜３ｂによつて、選択的かつ自己整合的に
被覆することができる。
上記技術において、絶縁膜３ａおよび３ｂは、
化学蒸着法や物理蒸着法など、電極配線２ａの化
学反応以外の方法で被着した酸化物や窒化物など
所望の材質が使えるため、電極配線２ａの材料
に、多結晶シリコンのように熱酸化によつて
SiO2膜を形成できるような物質のみではなく、
金属あるいは金属を含む材料も用いることができ
るという特長と、絶縁膜３ａおよび３ｂの厚さを
他の素子寸法に制限されることなく設定できると
いう特長がある。これらの特長によつて、上記技
術は、半導体装置、特に半導体集積回路の集積密
度、性能、信頼性の向上に著しく寄与するもので
ある。
化学蒸着法や物理蒸着法など、電極配線２ａの化
学反応以外の方法で被着した酸化物や窒化物など
所望の材質が使えるため、電極配線２ａの材料
に、多結晶シリコンのように熱酸化によつて
SiO2膜を形成できるような物質のみではなく、
金属あるいは金属を含む材料も用いることができ
るという特長と、絶縁膜３ａおよび３ｂの厚さを
他の素子寸法に制限されることなく設定できると
いう特長がある。これらの特長によつて、上記技
術は、半導体装置、特に半導体集積回路の集積密
度、性能、信頼性の向上に著しく寄与するもので
ある。
参考例
上記技術は、周知の２層シリコン・ゲートｎ・
MOSメモリの層間絶縁膜の形成に応用すると極
めて有効である。第２図Ａ〜Ｅはその参考例を示
す工程図である。まず第２図Ａに示すように、ｐ
型シリコン基板１のアクテイブ（能動）領域に周
知のMOSプロセス技術によつて１層ゲートSiO2
膜２１、１層ゲート多結晶シリコン膜３１を形成
し、さらに化学蒸着法によつて層間絶縁膜の１部
となるSiO2膜４１を被着したのち、ホトレジス
ト膜をマスクとして平行電極型プラズマ・エツチ
ング法でSiO2膜４１および多結晶シリコン膜３
１を選択エツチングして所望の形状とした後、ホ
トレジスト膜を除去する。つぎに第２図Ｂに示す
ように、化学蒸着法によつて層間絶縁膜の他の１
部となるSiO2膜４２を全面に被着する。しかる
のち、平行電極型プラズマ・エツチング法で
SiO2膜４２をエツチングし、さらに露出された
SiO2膜２１をエツチングし、シリコン基板１の
表面が露出したところでエツチングを停止する。
このようにすると、第２図Ｃに示すように１層ゲ
ート多結晶シリコン膜３１は、化学蒸着SiO2膜
４１および４２によつて選択的かつ自己整合的に
被覆され層間絶縁膜の形成が完了する。つぎに、
シリコン基板１を熱酸化して第２図Ｄに示すよう
に２層ゲートSiO2膜２２を形成する。続いて、
２層ゲートSiO2膜２２直下の基板１の表面にし
きい値制御用のホウ素をイオン打込したのち、第
２図Ｅに示すように２層ゲート多結晶シリコン膜
３２を被着し、以下、周知のMOSプロセス技術
によつて、ソース・ドレイン、金属配線等を形成
して２層シリコン・ゲートｎ・MOSメモリを完
成する。
MOSメモリの層間絶縁膜の形成に応用すると極
めて有効である。第２図Ａ〜Ｅはその参考例を示
す工程図である。まず第２図Ａに示すように、ｐ
型シリコン基板１のアクテイブ（能動）領域に周
知のMOSプロセス技術によつて１層ゲートSiO2
膜２１、１層ゲート多結晶シリコン膜３１を形成
し、さらに化学蒸着法によつて層間絶縁膜の１部
となるSiO2膜４１を被着したのち、ホトレジス
ト膜をマスクとして平行電極型プラズマ・エツチ
ング法でSiO2膜４１および多結晶シリコン膜３
１を選択エツチングして所望の形状とした後、ホ
トレジスト膜を除去する。つぎに第２図Ｂに示す
ように、化学蒸着法によつて層間絶縁膜の他の１
部となるSiO2膜４２を全面に被着する。しかる
のち、平行電極型プラズマ・エツチング法で
SiO2膜４２をエツチングし、さらに露出された
SiO2膜２１をエツチングし、シリコン基板１の
表面が露出したところでエツチングを停止する。
このようにすると、第２図Ｃに示すように１層ゲ
ート多結晶シリコン膜３１は、化学蒸着SiO2膜
４１および４２によつて選択的かつ自己整合的に
被覆され層間絶縁膜の形成が完了する。つぎに、
シリコン基板１を熱酸化して第２図Ｄに示すよう
に２層ゲートSiO2膜２２を形成する。続いて、
２層ゲートSiO2膜２２直下の基板１の表面にし
きい値制御用のホウ素をイオン打込したのち、第
２図Ｅに示すように２層ゲート多結晶シリコン膜
３２を被着し、以下、周知のMOSプロセス技術
によつて、ソース・ドレイン、金属配線等を形成
して２層シリコン・ゲートｎ・MOSメモリを完
成する。
上記参考例から明らかなように、層間絶縁膜
（SiO2膜４１，４２）と２層ゲートSiO2膜２２と
は、周知の低温選択酸化法のように同時に形成す
るのではなく各々独立に形成することができるた
め、２層ゲートSiO2膜２２の厚さに制約される
ことなく層間絶縁膜（SiO2膜４１，４２）の厚
さを設定できる。したがつて、例えばスケールダ
ウン思想に基ずいて薄い２層ゲートSiO2膜２２
を有するｎ―MOSメモリを製造する場合、層間
絶縁膜厚のみ厚く保つて層間容量の増大と層間耐
圧の低下を防止することができるため、高速化と
製造歩留・信頼性の向上を同時に達成できる。さ
らに、多結晶シリコンの酸化膜の絶縁耐圧は
3MV／cm程度と低いのにたいして、化学蒸着
SiO2膜の絶縁耐圧は5MV／cm以上あること、前
記低温選択酸化法と比較して１層結晶シリコン・
ゲート端で層間絶縁膜中のストレスが小さいこと
などの利点もあり製造歩留・信頼性の向上にさら
に寄与する。なお、上記実施例において化学蒸着
SiO2膜４１，４２としてPSG膜
（phosphosilicateglass.リンガラス）を用いても
よい。
（SiO2膜４１，４２）と２層ゲートSiO2膜２２と
は、周知の低温選択酸化法のように同時に形成す
るのではなく各々独立に形成することができるた
め、２層ゲートSiO2膜２２の厚さに制約される
ことなく層間絶縁膜（SiO2膜４１，４２）の厚
さを設定できる。したがつて、例えばスケールダ
ウン思想に基ずいて薄い２層ゲートSiO2膜２２
を有するｎ―MOSメモリを製造する場合、層間
絶縁膜厚のみ厚く保つて層間容量の増大と層間耐
圧の低下を防止することができるため、高速化と
製造歩留・信頼性の向上を同時に達成できる。さ
らに、多結晶シリコンの酸化膜の絶縁耐圧は
3MV／cm程度と低いのにたいして、化学蒸着
SiO2膜の絶縁耐圧は5MV／cm以上あること、前
記低温選択酸化法と比較して１層結晶シリコン・
ゲート端で層間絶縁膜中のストレスが小さいこと
などの利点もあり製造歩留・信頼性の向上にさら
に寄与する。なお、上記実施例において化学蒸着
SiO2膜４１，４２としてPSG膜
（phosphosilicateglass.リンガラス）を用いても
よい。
実施例
本発明は、例えば上記参考例のｎ・MOSメモ
リにも適用でき、高集積・高性能化を達成でき
る。第３図Ａ〜Ｃはその実施例を示す工程図であ
る。まず、実施例１にしたがつて、第２図Ｅに示
す構造を形成した後、２層ゲート多結晶シリコン
膜３２上にPSG膜５１を被着し、第２図Ａと同
様にしてPSG膜５１および多結晶シリコン膜３
２をエツチングする（第３図Ａ）。しかるのち、
基板１表面に高濃度のヒ素打込層６を形成し、
PSG膜５２を被着し、ホトレジスト・マスク７
を形成する（第３図Ｂ）。つぎに平行電極型プラ
ズマ・エツチング法でPSG膜５２をエツチング
し、さらに、SiO2膜２２をエツチングし、ヒ素
打込層６の表面が露出したところでエツチングを
停止しホトレジスト・マスク７を除去すると、第
３図Ｃに示すように２層ゲート多結晶シリコン膜
３２はPSG膜５１，５２で被覆された状態でヒ
素打込層７へのコンタクト孔８が自己整合的に形
成される。続いて、Al電極配線、表面保護膜等
を形成して所望のｎ―MOSメモリを完成する。
なお第３図はメモリ・セル部のみを示すが本実施
例の自己整合型コンタクトは必要に応じて周辺回
路にも用いることができる。
リにも適用でき、高集積・高性能化を達成でき
る。第３図Ａ〜Ｃはその実施例を示す工程図であ
る。まず、実施例１にしたがつて、第２図Ｅに示
す構造を形成した後、２層ゲート多結晶シリコン
膜３２上にPSG膜５１を被着し、第２図Ａと同
様にしてPSG膜５１および多結晶シリコン膜３
２をエツチングする（第３図Ａ）。しかるのち、
基板１表面に高濃度のヒ素打込層６を形成し、
PSG膜５２を被着し、ホトレジスト・マスク７
を形成する（第３図Ｂ）。つぎに平行電極型プラ
ズマ・エツチング法でPSG膜５２をエツチング
し、さらに、SiO2膜２２をエツチングし、ヒ素
打込層６の表面が露出したところでエツチングを
停止しホトレジスト・マスク７を除去すると、第
３図Ｃに示すように２層ゲート多結晶シリコン膜
３２はPSG膜５１，５２で被覆された状態でヒ
素打込層７へのコンタクト孔８が自己整合的に形
成される。続いて、Al電極配線、表面保護膜等
を形成して所望のｎ―MOSメモリを完成する。
なお第３図はメモリ・セル部のみを示すが本実施
例の自己整合型コンタクトは必要に応じて周辺回
路にも用いることができる。
上記実施例に示した方法によつて、ｎ―MOS
メモリ・セルのドレイン拡散層６の面積を著しく
低減できるためメモリ・セルの微細化が可能にな
るとともに、データ線の寄生容量が著しく低下
し、さらに周辺回路の微細化・寄生容量の低減に
も寄与し、集積密度・性能の向上に大きく寄与す
る。また、開口部８の側面には途中に段のある２
段構造になつており、このような途中における段
差を有さない場合にくらべて、段差が著しく小さ
くなり、断線などの障害減少に極めて有効であ
る。
メモリ・セルのドレイン拡散層６の面積を著しく
低減できるためメモリ・セルの微細化が可能にな
るとともに、データ線の寄生容量が著しく低下
し、さらに周辺回路の微細化・寄生容量の低減に
も寄与し、集積密度・性能の向上に大きく寄与す
る。また、開口部８の側面には途中に段のある２
段構造になつており、このような途中における段
差を有さない場合にくらべて、段差が著しく小さ
くなり、断線などの障害減少に極めて有効であ
る。
上記実施例から本発明の効果は明らかである
が、本発明の方法はさらに広範な応用分野が開け
ている。前記の如く、第１図の電極配線２ａとし
て多結晶シリコンのように熱酸化によつてSiO2
膜を形成できるような材料のみならず、金属ある
いは金属を含む材料を用いることができるため、
例えば、第２図の参考例において、２層ゲート多
結晶シリコン膜３２の代わりにモリブデン、タン
グステンのような高融点金属あるいはシリサイド
などを用いることができ、その結果配線抵抗の減
少によつて、さらに性能向上（高速化）を図るこ
とができる。さらに、電極・絶縁膜・電極のよう
な多層構造あるいはシリコンその他の半導体基板
や所望の材料の凸部を選択的かつ自己整合的に絶
縁膜で被覆することもできる。
が、本発明の方法はさらに広範な応用分野が開け
ている。前記の如く、第１図の電極配線２ａとし
て多結晶シリコンのように熱酸化によつてSiO2
膜を形成できるような材料のみならず、金属ある
いは金属を含む材料を用いることができるため、
例えば、第２図の参考例において、２層ゲート多
結晶シリコン膜３２の代わりにモリブデン、タン
グステンのような高融点金属あるいはシリサイド
などを用いることができ、その結果配線抵抗の減
少によつて、さらに性能向上（高速化）を図るこ
とができる。さらに、電極・絶縁膜・電極のよう
な多層構造あるいはシリコンその他の半導体基板
や所望の材料の凸部を選択的かつ自己整合的に絶
縁膜で被覆することもできる。
したがつて、本発明は、MOS集積回路のみで
はなく、バイポーラ集積回路にも適用できて、そ
の高性能・高集積化に大きく寄与することがで
き、しかも、製造歩留・信頼性の向上にも寄与
し、さらに薄膜・厚膜集積回路や、単体デバイス
にも適用でき、その効果著しいものである。
はなく、バイポーラ集積回路にも適用できて、そ
の高性能・高集積化に大きく寄与することがで
き、しかも、製造歩留・信頼性の向上にも寄与
し、さらに薄膜・厚膜集積回路や、単体デバイス
にも適用でき、その効果著しいものである。
なお、本発明で用いるドライ・エツチング法と
しては、平行電極型プラズマ・エツチング法のみ
ではなく、他のプラズマ・エツチング法や、スパ
ツタ・エツチング法、イオン・エツチング法、そ
の他、サイド・エツチのない（あるいは少ない）
方法であれば所望の方法を用いてよい。また本発
明の主旨を逸脱しない範囲で、所望の処理、例え
ば洗浄、不純物ドーピング熱処理、エツチングな
ど、を行なつてよいことはいうまでもない。
しては、平行電極型プラズマ・エツチング法のみ
ではなく、他のプラズマ・エツチング法や、スパ
ツタ・エツチング法、イオン・エツチング法、そ
の他、サイド・エツチのない（あるいは少ない）
方法であれば所望の方法を用いてよい。また本発
明の主旨を逸脱しない範囲で、所望の処理、例え
ば洗浄、不純物ドーピング熱処理、エツチングな
ど、を行なつてよいことはいうまでもない。
第１図は本発明に関連する構成を説明するため
の工程図、第２図は本発明に関連する参考例を示
す工程図、第３図は本発明の実施例を示す工程図
である。 １ａ，１……基板、２ａ，３１……配線（多結
晶シリコン）、３ａ，３ｂ，４１，４２……絶縁
物。
の工程図、第２図は本発明に関連する参考例を示
す工程図、第３図は本発明の実施例を示す工程図
である。 １ａ，１……基板、２ａ，３１……配線（多結
晶シリコン）、３ａ，３ｂ，４１，４２……絶縁
物。
Claims (1)
- １ 導電性膜とその上に重ねて形成された第１の
絶縁膜からなり、開口部を有する積層膜を半導体
基板上に形成する工程と、上記開口部を介して上
記半導体基板の表面領域に不純物をドープする工
程と、第２の絶縁膜を全面に形成する工程と、上
記第２の絶縁膜の上記開口部およびその近傍上に
形成された部分の表面を露出し、他の部分を覆う
レジスト膜を形成する工程と、上記レジスト膜を
マスクに用いて、上記第２の絶縁膜を、上記積層
膜の側面上に形成された部分および上記レジスト
膜に覆われた部分を残してエツチし、上記半導体
基板表面の上記不純物をドープされた領域の一部
を露出させる工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4682080A JPS56144553A (en) | 1980-04-11 | 1980-04-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4682080A JPS56144553A (en) | 1980-04-11 | 1980-04-11 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56144553A JPS56144553A (en) | 1981-11-10 |
| JPH0338732B2 true JPH0338732B2 (ja) | 1991-06-11 |
Family
ID=12757966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4682080A Granted JPS56144553A (en) | 1980-04-11 | 1980-04-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56144553A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984442A (ja) * | 1982-11-04 | 1984-05-16 | Nec Corp | 半導体装置の製造方法 |
| JPS6020564A (ja) * | 1983-07-13 | 1985-02-01 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6193627A (ja) * | 1984-10-15 | 1986-05-12 | Mitsubishi Electric Corp | パタ−ンの形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1980
- 1980-04-11 JP JP4682080A patent/JPS56144553A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56144553A (en) | 1981-11-10 |
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